JPH09246881A - トランジスタのバイアス安定化回路 - Google Patents
トランジスタのバイアス安定化回路Info
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- JPH09246881A JPH09246881A JP7937096A JP7937096A JPH09246881A JP H09246881 A JPH09246881 A JP H09246881A JP 7937096 A JP7937096 A JP 7937096A JP 7937096 A JP7937096 A JP 7937096A JP H09246881 A JPH09246881 A JP H09246881A
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Abstract
(57)【要約】
【課題】 外付け部品を用いることなく且つ無調整で、
デバイス特性のばらつきや電源電圧変動の影響を受けず
にバイアスを安定化させる。 【解決手段】 ＦＥＴ１３のソースは電流飽和抵抗Ｒcs
およびバイパスコンデンサＣs の並列回路を介して接地
される。電流飽和抵抗Ｒcsは、印加電圧が所定の電圧に
達するまでは電流が印加電圧に比例して増加するが、印
加電圧が所定の電圧以上のときには電流が飽和して略一
定になる。ＲＦ入力信号が十分小さい場合、回路に流れ
る電流は電圧飽和抵抗Ｒcsの飽和電流Ｉcsに一致し、Ｆ
ＥＴ１３のソース・ゲート間電圧Ｖgsは、ＦＥＴ１３の
しきい値電圧にかかわらず電流が飽和電流Ｉcsになるよ
うにバイアスされる。ゲートバイアス電圧Ｖggが変動し
た場合でも、ＦＥＴ１３のバイアス点は常に電流が飽和
電流Ｉcsとなるように保たれる。
デバイス特性のばらつきや電源電圧変動の影響を受けず
にバイアスを安定化させる。 【解決手段】 ＦＥＴ１３のソースは電流飽和抵抗Ｒcs
およびバイパスコンデンサＣs の並列回路を介して接地
される。電流飽和抵抗Ｒcsは、印加電圧が所定の電圧に
達するまでは電流が印加電圧に比例して増加するが、印
加電圧が所定の電圧以上のときには電流が飽和して略一
定になる。ＲＦ入力信号が十分小さい場合、回路に流れ
る電流は電圧飽和抵抗Ｒcsの飽和電流Ｉcsに一致し、Ｆ
ＥＴ１３のソース・ゲート間電圧Ｖgsは、ＦＥＴ１３の
しきい値電圧にかかわらず電流が飽和電流Ｉcsになるよ
うにバイアスされる。ゲートバイアス電圧Ｖggが変動し
た場合でも、ＦＥＴ１３のバイアス点は常に電流が飽和
電流Ｉcsとなるように保たれる。
Description
【０００１】
【発明の属する技術分野】本発明は、例えばモノリシッ
クマイクロ波集積回路における電界効果トランジスタま
たはバイポーラトランジスタのバイアスを安定化させる
トランジスタのバイアス安定化回路に関する。
クマイクロ波集積回路における電界効果トランジスタま
たはバイポーラトランジスタのバイアスを安定化させる
トランジスタのバイアス安定化回路に関する。
【０００２】
【従来の技術】ガリウムヒ素等の化合物半導体を用いた
電界効果トランジスタ（以下、ＦＥＴと記す。）や、バ
イポーラトランジスタを有するモノリシックマイクロ波
集積回路（以下、ＭＭＩＣと記す。）は、高周波特性に
優れ、低雑音であることから、移動体通信に代表される
高周波システムに広く利用されている。このような高周
波システムにおける機器では、特性の均一化をいかに簡
単に行うかがコスト低減の一つのキーポイントであるこ
とから、集積回路（以下、ＩＣと記す。）の無調整化が
望まれている。また、上記機器では、動作時間の確保す
なわち使い勝手の観点から、電源電圧変動に対するＩＣ
の特性保証も不可欠である。
電界効果トランジスタ（以下、ＦＥＴと記す。）や、バ
イポーラトランジスタを有するモノリシックマイクロ波
集積回路（以下、ＭＭＩＣと記す。）は、高周波特性に
優れ、低雑音であることから、移動体通信に代表される
高周波システムに広く利用されている。このような高周
波システムにおける機器では、特性の均一化をいかに簡
単に行うかがコスト低減の一つのキーポイントであるこ
とから、集積回路（以下、ＩＣと記す。）の無調整化が
望まれている。また、上記機器では、動作時間の確保す
なわち使い勝手の観点から、電源電圧変動に対するＩＣ
の特性保証も不可欠である。
【０００３】以下、図７ないし図１０を参照して、ＦＥ
Ｔを有するＭＭＩＣの場合を例に取り、上述のＩＣの無
調整化および電源電圧変動に対するＩＣの特性保証につ
いて考察する。図７は、ＭＭＩＣによる１段アンプの代
表的な回路の構成を示したものである。この図に示した
ＭＭＩＣ１００は、無線周波数（以下、ＲＦと記す。）
入力信号を入力するための入力端子１０１と、ＲＦ出力
信号を出力するための出力端子１０２と、ガリウムヒ素
等の化合物半導体を用いたＦＥＴ１０３と、入力端子１
０１とＦＥＴ１０３のゲートとの間に設けられ、所望の
周波数帯における利得および入力インピーダンス整合を
得るための入力整合回路１０４と、出力端子１０２とＦ
ＥＴ１０３のドレインとの間に設けられ、所望の周波数
帯における利得および出力インピーダンス整合を得るた
めの出力整合回路１０５とを備えている。ＦＥＴ１０３
のドレインには、出力整合回路１０５の一部を通して電
源電圧Ｖdd′が印加されるようになっている。ＦＥＴ１
０３のゲートには、入力整合回路１０４の一部を通して
直流ゲートバイアス電圧Ｖggが印加されるようになって
いる。
Ｔを有するＭＭＩＣの場合を例に取り、上述のＩＣの無
調整化および電源電圧変動に対するＩＣの特性保証につ
いて考察する。図７は、ＭＭＩＣによる１段アンプの代
表的な回路の構成を示したものである。この図に示した
ＭＭＩＣ１００は、無線周波数（以下、ＲＦと記す。）
入力信号を入力するための入力端子１０１と、ＲＦ出力
信号を出力するための出力端子１０２と、ガリウムヒ素
等の化合物半導体を用いたＦＥＴ１０３と、入力端子１
０１とＦＥＴ１０３のゲートとの間に設けられ、所望の
周波数帯における利得および入力インピーダンス整合を
得るための入力整合回路１０４と、出力端子１０２とＦ
ＥＴ１０３のドレインとの間に設けられ、所望の周波数
帯における利得および出力インピーダンス整合を得るた
めの出力整合回路１０５とを備えている。ＦＥＴ１０３
のドレインには、出力整合回路１０５の一部を通して電
源電圧Ｖdd′が印加されるようになっている。ＦＥＴ１
０３のゲートには、入力整合回路１０４の一部を通して
直流ゲートバイアス電圧Ｖggが印加されるようになって
いる。
【０００４】図７に示したＭＭＩＣ１００では、ＦＥＴ
１０３のしきい値電圧のばらつきに対してＩＣ動作電流
を安定化するため、ひいてはＩＣの高周波特性を均一化
するために、ゲートバイアス電圧Ｖggを、個々のＭＭＩ
Ｃ１００毎に調整する必要が生じていた。そのため従来
は、例えば特開平６−２８３９４２号公報に示されるよ
うに、ＭＭＩＣ１００が実装される基板上に、ＭＭＩＣ
１００とは別に例えば図８に示すようなバイアス無調整
回路１１０を設けるようにしていた。
１０３のしきい値電圧のばらつきに対してＩＣ動作電流
を安定化するため、ひいてはＩＣの高周波特性を均一化
するために、ゲートバイアス電圧Ｖggを、個々のＭＭＩ
Ｃ１００毎に調整する必要が生じていた。そのため従来
は、例えば特開平６−２８３９４２号公報に示されるよ
うに、ＭＭＩＣ１００が実装される基板上に、ＭＭＩＣ
１００とは別に例えば図８に示すようなバイアス無調整
回路１１０を設けるようにしていた。
【０００５】図８に示したバイアス無調整回路１１０は
ＰＮＰ型のバイポーラトランジスタ１１１と、一端がト
ランジスタ１１１のベースに接続され他端には電源電圧
Ｖddが印加される抵抗Ｒ1 と、一端がトランジスタ１１
１のベースに接続され他端が接地される抵抗Ｒ2 と、一
端がトランジスタ１１１のエミッタに接続され他端には
電源電圧Ｖddが印加される抵抗Ｒe と、一端がトランジ
スタ１１１のコレクタに接続され他端が接地される抵抗
Ｒc とを備え、トランジスタ１１１のエミッタが図７に
示したＭＭＩＣ１００の電源電圧Ｖdd′の入力端子に接
続され、ＭＭＩＣ１００の電源電圧Ｖdd′を供給し、ト
ランジスタ１１１のコレクタが図７におけるＦＥＴ１０
３のゲートに接続され、ＦＥＴ１０３のゲートバイアス
電圧Ｖggを供給するようになっている。
ＰＮＰ型のバイポーラトランジスタ１１１と、一端がト
ランジスタ１１１のベースに接続され他端には電源電圧
Ｖddが印加される抵抗Ｒ1 と、一端がトランジスタ１１
１のベースに接続され他端が接地される抵抗Ｒ2 と、一
端がトランジスタ１１１のエミッタに接続され他端には
電源電圧Ｖddが印加される抵抗Ｒe と、一端がトランジ
スタ１１１のコレクタに接続され他端が接地される抵抗
Ｒc とを備え、トランジスタ１１１のエミッタが図７に
示したＭＭＩＣ１００の電源電圧Ｖdd′の入力端子に接
続され、ＭＭＩＣ１００の電源電圧Ｖdd′を供給し、ト
ランジスタ１１１のコレクタが図７におけるＦＥＴ１０
３のゲートに接続され、ＦＥＴ１０３のゲートバイアス
電圧Ｖggを供給するようになっている。
【０００６】図８に示したバイアス無調整回路１１０
は、抵抗Ｒe での電圧降下をフィードバックしてＦＥＴ
１０３のバイアスを安定化させるものである。このバイ
アス無調整回路１１０を用いた場合、例えばＦＥＴ１０
３のドレイン電流が増加すると、抵抗Ｒe での電圧降下
が増加し、その結果、トランジスタ１１１のコレクタ電
位、すなわちＭＭＩＣ１００のゲートバイアス電圧Ｖgg
が低下してＦＥＴ１０３のドレイン電流の増加が抑えら
れるようになっている。
は、抵抗Ｒe での電圧降下をフィードバックしてＦＥＴ
１０３のバイアスを安定化させるものである。このバイ
アス無調整回路１１０を用いた場合、例えばＦＥＴ１０
３のドレイン電流が増加すると、抵抗Ｒe での電圧降下
が増加し、その結果、トランジスタ１１１のコレクタ電
位、すなわちＭＭＩＣ１００のゲートバイアス電圧Ｖgg
が低下してＦＥＴ１０３のドレイン電流の増加が抑えら
れるようになっている。
【０００７】
【発明が解決しようとする課題】しかしながら、図８に
示したようなバイアス無調整回路１１０をＭＭＩＣ１０
０とは別に基板上に設ける場合には、部品点数と実装面
積の増大を招くという問題点がある。
示したようなバイアス無調整回路１１０をＭＭＩＣ１０
０とは別に基板上に設ける場合には、部品点数と実装面
積の増大を招くという問題点がある。
【０００８】これに対処するに、図９に示すようなセル
フバイアス方式を用いた構成のＭＭＩＣ１２０が考えら
れる。このＭＭＩＣ１２０は、図７に示したＭＭＩＣ１
００におけるＦＥＴ１０３のソースを抵抗Ｒs およびバ
イパスコンデンサＣs の並列回路を介して接地するよう
にしたものである。なお、図９では、ＭＭＩＣ１２０の
電源電圧をＶddとしている。このＭＭＩＣ１２０では、
仮にゲートバイアス電圧Ｖggを固定した場合、ＦＥＴ１
０３のソース・ゲート間電圧Ｖgsに対して、抵抗Ｒs を
介してＦＥＴ１０３のしきい値Ｖthのばらつきによるド
レイン電流Ｉddの変化に基づく負帰還がかかるため、図
７に示したＭＭＩＣ１００において図８に示したバイア
ス無調整回路１１０を設けない場合に比べて、ドレイン
電流Ｉddの変化を減少させることが可能である。
フバイアス方式を用いた構成のＭＭＩＣ１２０が考えら
れる。このＭＭＩＣ１２０は、図７に示したＭＭＩＣ１
００におけるＦＥＴ１０３のソースを抵抗Ｒs およびバ
イパスコンデンサＣs の並列回路を介して接地するよう
にしたものである。なお、図９では、ＭＭＩＣ１２０の
電源電圧をＶddとしている。このＭＭＩＣ１２０では、
仮にゲートバイアス電圧Ｖggを固定した場合、ＦＥＴ１
０３のソース・ゲート間電圧Ｖgsに対して、抵抗Ｒs を
介してＦＥＴ１０３のしきい値Ｖthのばらつきによるド
レイン電流Ｉddの変化に基づく負帰還がかかるため、図
７に示したＭＭＩＣ１００において図８に示したバイア
ス無調整回路１１０を設けない場合に比べて、ドレイン
電流Ｉddの変化を減少させることが可能である。
【０００９】しかしながら、図９に示した回路では、抵
抗Ｒs を設けているためにソース・ドレイン間電圧Ｖds
が低下するが、ドレイン電流Ｉddの安定度を増すために
抵抗Ｒs の抵抗値を大きくするとソース・ドレイン間電
圧Ｖdsの低下量が大きくなり、ＦＥＴ１０３の高周波特
性が変化するおそれがあるという不具合がある。従っ
て、ＦＥＴ１０３のソース・ドレイン間電圧Ｖdsを保つ
こととドレイン電流Ｉddの安定度を増すこととはトレー
ドオフであり、ドレイン電流Ｉddの変動を無くすことは
できない。
抗Ｒs を設けているためにソース・ドレイン間電圧Ｖds
が低下するが、ドレイン電流Ｉddの安定度を増すために
抵抗Ｒs の抵抗値を大きくするとソース・ドレイン間電
圧Ｖdsの低下量が大きくなり、ＦＥＴ１０３の高周波特
性が変化するおそれがあるという不具合がある。従っ
て、ＦＥＴ１０３のソース・ドレイン間電圧Ｖdsを保つ
こととドレイン電流Ｉddの安定度を増すこととはトレー
ドオフであり、ドレイン電流Ｉddの変動を無くすことは
できない。
【００１０】また、図９に示したＭＭＩＣ１２０におけ
るＦＥＴ１０３のゲートバイアス電圧Ｖggを発生する回
路としては、図１０に示すような回路がある。この回路
は、一端に電源電圧Ｖddが印加される抵抗Ｒ3 と、一端
が抵抗Ｒ3 の他端に接続され他端が接地されるＲ4 とを
有し、抵抗Ｒ3 ，Ｒ4 の接続点が図９に示したＦＥＴ１
０３のゲートに接続され、ＦＥＴ１０３のゲートバイア
ス電圧Ｖggを供給するようになっている。図１０に示し
た回路を用いてゲートバイアス電圧Ｖggを供給してバイ
アスの無調整化を図る場合には、電源電圧Ｖddの変動に
よってゲートバイアス電圧Ｖggの変動が起こるため、ド
レイン電流Ｉddの安定化は一層困難となる。
るＦＥＴ１０３のゲートバイアス電圧Ｖggを発生する回
路としては、図１０に示すような回路がある。この回路
は、一端に電源電圧Ｖddが印加される抵抗Ｒ3 と、一端
が抵抗Ｒ3 の他端に接続され他端が接地されるＲ4 とを
有し、抵抗Ｒ3 ，Ｒ4 の接続点が図９に示したＦＥＴ１
０３のゲートに接続され、ＦＥＴ１０３のゲートバイア
ス電圧Ｖggを供給するようになっている。図１０に示し
た回路を用いてゲートバイアス電圧Ｖggを供給してバイ
アスの無調整化を図る場合には、電源電圧Ｖddの変動に
よってゲートバイアス電圧Ｖggの変動が起こるため、ド
レイン電流Ｉddの安定化は一層困難となる。
【００１１】このように、従来は、ＦＥＴ１０３の特性
のばらつきや電源電圧の変動によってドレイン電流Ｉdd
が影響を受けないＭＭＩＣを実現するに当たり、外付け
部品を用いずに且つ無調整であるような例は報告されて
いない。
のばらつきや電源電圧の変動によってドレイン電流Ｉdd
が影響を受けないＭＭＩＣを実現するに当たり、外付け
部品を用いずに且つ無調整であるような例は報告されて
いない。
【００１２】本発明はかかる問題点に鑑みてなされたも
ので、その課題は、外付け部品を用いることなく且つ無
調整で、デバイスの特性のばらつきや電源電圧の変動に
よって影響を受けずにトランジスタのバイアスを安定化
させることができるようにしたトランジスタのバイアス
安定化回路を提供することにある。
ので、その課題は、外付け部品を用いることなく且つ無
調整で、デバイスの特性のばらつきや電源電圧の変動に
よって影響を受けずにトランジスタのバイアスを安定化
させることができるようにしたトランジスタのバイアス
安定化回路を提供することにある。
【００１３】
【課題を解決するための手段】本発明のトランジスタの
バイアス安定化回路は、バイアス安定化の対象となるト
ランジスタのソース・ドレインまたはエミッタ・コレク
タに対して直列に、所定値以上の印加電圧に対して電流
が飽和する電流飽和抵抗を設けたものである。
バイアス安定化回路は、バイアス安定化の対象となるト
ランジスタのソース・ドレインまたはエミッタ・コレク
タに対して直列に、所定値以上の印加電圧に対して電流
が飽和する電流飽和抵抗を設けたものである。
【００１４】このトランジスタのバイアス安定化回路で
は、電流飽和抵抗によって、デバイスの特性のばらつき
や電源電圧の変動によらずに、回路の電流が一定に保持
される。
は、電流飽和抵抗によって、デバイスの特性のばらつき
や電源電圧の変動によらずに、回路の電流が一定に保持
される。
【００１５】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照して詳細に説明する。
て図面を参照して詳細に説明する。
【００１６】図１は本発明の一実施の形態に係るトラン
ジスタのバイアス安定化回路を含み、１段アンプを構成
するＭＭＩＣの構成を示す回路図である。このＭＭＩＣ
１０は、ＲＦ入力信号を入力するための入力端子１１
と、ＲＦ出力信号を出力するための出力端子１２と、ガ
リウムヒ素等の化合物半導体を用いたＦＥＴ１３と、入
力端子１１とＦＥＴ１３のゲートとの間に設けられ、所
望の周波数帯における利得および入力インピーダンス整
合を得るための入力整合回路１４と、出力端子１２とＦ
ＥＴ１３のドレインとの間に設けられ、所望の周波数帯
における利得および出力インピーダンス整合を得るため
の出力整合回路１５とを備えている。ＦＥＴ１３のドレ
インには、出力整合回路１５の一部を通して電源電圧Ｖ
ddが印加されるようになっている。ＦＥＴ１３のゲート
には、入力整合回路１４の一部を通して直流ゲートバイ
アス電圧Ｖggが印加されるようになっている。ＦＥＴ１
３のソースには、電流飽和抵抗Ｒcsの一端およびバイパ
スコンデンサＣs の一端が接続され、電流飽和抵抗Ｒcs
およびバイパスコンデンサＣs の各他端は接地されるよ
うになっている。ＦＥＴ１３としては、具体的には、例
えばＭＥＳＦＥＴ（金属半導体接合型ＦＥＴ）やＪＦＥ
Ｔ（ＰＮ接合型ＦＥＴ）が用いられる。
ジスタのバイアス安定化回路を含み、１段アンプを構成
するＭＭＩＣの構成を示す回路図である。このＭＭＩＣ
１０は、ＲＦ入力信号を入力するための入力端子１１
と、ＲＦ出力信号を出力するための出力端子１２と、ガ
リウムヒ素等の化合物半導体を用いたＦＥＴ１３と、入
力端子１１とＦＥＴ１３のゲートとの間に設けられ、所
望の周波数帯における利得および入力インピーダンス整
合を得るための入力整合回路１４と、出力端子１２とＦ
ＥＴ１３のドレインとの間に設けられ、所望の周波数帯
における利得および出力インピーダンス整合を得るため
の出力整合回路１５とを備えている。ＦＥＴ１３のドレ
インには、出力整合回路１５の一部を通して電源電圧Ｖ
ddが印加されるようになっている。ＦＥＴ１３のゲート
には、入力整合回路１４の一部を通して直流ゲートバイ
アス電圧Ｖggが印加されるようになっている。ＦＥＴ１
３のソースには、電流飽和抵抗Ｒcsの一端およびバイパ
スコンデンサＣs の一端が接続され、電流飽和抵抗Ｒcs
およびバイパスコンデンサＣs の各他端は接地されるよ
うになっている。ＦＥＴ１３としては、具体的には、例
えばＭＥＳＦＥＴ（金属半導体接合型ＦＥＴ）やＪＦＥ
Ｔ（ＰＮ接合型ＦＥＴ）が用いられる。
【００１７】図２に電流飽和抵抗Ｒcsの電圧−電流特性
を示す。この図に示したように、電流飽和抵抗Ｒcsで
は、印加電圧が所定の電圧Ｖcsに達するまでは電流は印
加電圧に比例して増加するが、印加電圧が所定の電圧Ｖ
cs以上のときには電流が飽和して略一定になる。以下、
Ｖcsを飽和電圧と呼び、飽和したときの電流を飽和電流
Ｉcsと記す。図２に示したような性質は、ＧａＡｓ、Ａ
ｌＧａＡｓ／ＧａＡｓ（ＡｌＧａＡｓとＧａＡｓのヘテ
ロ接合）等のガリウムヒ素系の化合物半導体にみられ
る。従って、電流飽和抵抗Ｒcsには、ＧａＡｓ、ＡｌＧ
ａＡｓ／ＧａＡｓ等のガリウムヒ素系の化合物半導体が
用いられる。電流飽和抵抗Ｒcsの材料として、化合物半
導体の最も代表的なＧａＡｓを用いた場合を例にとる
と、電流飽和抵抗Ｒcs内の電子走行方向の電界が約３．
５×１０3 Ｖ／ｃｍ（以下、Ｅcsとする。）以上になる
と電子走行速度の飽和が起こる。この現象は、電界から
得たエネルギによる電子のバレイ（伝導帯の谷）間遷移
に基づくものであり、比較的低い電界において急峻な速
度飽和が起こるのは、バレイ間のエネルギ差が０．２９
ｅＶ（絶対温度３００度において）と小さいこと、低電
界における電子移動度が高く電界による加速が良いこ
と、および遷移後のバレイの電子移動度が遷移前に比べ
て非常に小さいことによる。つまり、電流飽和抵抗Ｒcs
は、このようなＧａＡｓ等に特有の物理的性質を利用し
たものであり、シリコンによっては得られないデバイス
である。
を示す。この図に示したように、電流飽和抵抗Ｒcsで
は、印加電圧が所定の電圧Ｖcsに達するまでは電流は印
加電圧に比例して増加するが、印加電圧が所定の電圧Ｖ
cs以上のときには電流が飽和して略一定になる。以下、
Ｖcsを飽和電圧と呼び、飽和したときの電流を飽和電流
Ｉcsと記す。図２に示したような性質は、ＧａＡｓ、Ａ
ｌＧａＡｓ／ＧａＡｓ（ＡｌＧａＡｓとＧａＡｓのヘテ
ロ接合）等のガリウムヒ素系の化合物半導体にみられ
る。従って、電流飽和抵抗Ｒcsには、ＧａＡｓ、ＡｌＧ
ａＡｓ／ＧａＡｓ等のガリウムヒ素系の化合物半導体が
用いられる。電流飽和抵抗Ｒcsの材料として、化合物半
導体の最も代表的なＧａＡｓを用いた場合を例にとる
と、電流飽和抵抗Ｒcs内の電子走行方向の電界が約３．
５×１０3 Ｖ／ｃｍ（以下、Ｅcsとする。）以上になる
と電子走行速度の飽和が起こる。この現象は、電界から
得たエネルギによる電子のバレイ（伝導帯の谷）間遷移
に基づくものであり、比較的低い電界において急峻な速
度飽和が起こるのは、バレイ間のエネルギ差が０．２９
ｅＶ（絶対温度３００度において）と小さいこと、低電
界における電子移動度が高く電界による加速が良いこ
と、および遷移後のバレイの電子移動度が遷移前に比べ
て非常に小さいことによる。つまり、電流飽和抵抗Ｒcs
は、このようなＧａＡｓ等に特有の物理的性質を利用し
たものであり、シリコンによっては得られないデバイス
である。
【００１８】図３はガリウムヒ素を用いた電流飽和抵抗
Ｒcsの素子構造の一例を示す平面図、図４は図３の断面
図である。これらの図に示した電流飽和抵抗Ｒcsは、半
絶縁性のＧａＡｓ基板２０に、抵抗層２２を形成するた
めに、Ｎ型の不純物層からなるチャネル２１を形成し、
抵抗層２２を挟んで対向する位置におけるチャネル２１
上にオーミック電極２３，２４を接合して構成してい
る。チャネル２１は例えばイオン注入や結晶成長によっ
て形成される。なお図４に示した例では、簡略化のため
にチャネル２１におけるオーミック電極２３，２４の下
方の部分は、抵抗層２２と同一の不純物濃度の層として
いるが、抵抗層２２よりも不純物濃度の濃い層としても
良い。このように、電流飽和抵抗Ｒcsの素子構造は、Ｍ
ＭＩＣ１０における通常の抵抗と同じ構造であり、ＭＭ
ＩＣ１０において電流飽和抵抗Ｒcsを形成するに当たっ
てのプロセスの工程追加は一切ない。
Ｒcsの素子構造の一例を示す平面図、図４は図３の断面
図である。これらの図に示した電流飽和抵抗Ｒcsは、半
絶縁性のＧａＡｓ基板２０に、抵抗層２２を形成するた
めに、Ｎ型の不純物層からなるチャネル２１を形成し、
抵抗層２２を挟んで対向する位置におけるチャネル２１
上にオーミック電極２３，２４を接合して構成してい
る。チャネル２１は例えばイオン注入や結晶成長によっ
て形成される。なお図４に示した例では、簡略化のため
にチャネル２１におけるオーミック電極２３，２４の下
方の部分は、抵抗層２２と同一の不純物濃度の層として
いるが、抵抗層２２よりも不純物濃度の濃い層としても
良い。このように、電流飽和抵抗Ｒcsの素子構造は、Ｍ
ＭＩＣ１０における通常の抵抗と同じ構造であり、ＭＭ
ＩＣ１０において電流飽和抵抗Ｒcsを形成するに当たっ
てのプロセスの工程追加は一切ない。
【００１９】ここで、抵抗層２２のシート抵抗をρs 、
オーミック電極２３，２４とチャネル２１間のオーミッ
ク接触抵抗をＲc とし、図３に示したようにオーミック
電極２３，２４間の抵抗層２２の幅をＷ，長さをＬと
し、チャネル２１内での電界分布を均一とすると、飽和
電圧Ｖcsと飽和電流Ｉcsは次の式で表される。
オーミック電極２３，２４とチャネル２１間のオーミッ
ク接触抵抗をＲc とし、図３に示したようにオーミック
電極２３，２４間の抵抗層２２の幅をＷ，長さをＬと
し、チャネル２１内での電界分布を均一とすると、飽和
電圧Ｖcsと飽和電流Ｉcsは次の式で表される。
【００２０】
【数１】Ｖcs＝Ｅcs×Ｌ＋２Ｒc ×Ｉcs Ｉcs＝Ｖcs／｛（ρs ×Ｌ／Ｗ）＋２Ｒc ｝
【００２１】つまり、図３および図４に示した構造の電
流飽和抵抗Ｒcsの特性は、デバイス寸法（Ｗ，Ｌ）とプ
ロセス条件によって決定されるが、ρs とＲc は共に条
件決定後のばらつきは比較的小さいので、安定した特性
で電流飽和抵抗Ｒcsを作成することができる。
流飽和抵抗Ｒcsの特性は、デバイス寸法（Ｗ，Ｌ）とプ
ロセス条件によって決定されるが、ρs とＲc は共に条
件決定後のばらつきは比較的小さいので、安定した特性
で電流飽和抵抗Ｒcsを作成することができる。
【００２２】次に、本実施の形態に係るトランジスタの
バイアス安定化回路を含むＭＭＩＣ１０の動作について
説明する。
バイアス安定化回路を含むＭＭＩＣ１０の動作について
説明する。
【００２３】図１に示した回路において、電源電圧Ｖdd
は十分大きいとする。今、仮にゲートバイアス電圧Ｖgg
を固定したとする。ＲＦ入力信号が十分小さい場合、回
路に流れる電流は電圧飽和抵抗Ｒcsの飽和電流Ｉcsに一
致し、ＦＥＴ１３のソース・ゲート間電圧ＶgsはＦＥＴ
１３のしきい値電圧Ｖthがいくらであろうとも電流が飽
和電流Ｉcsになるようにバイアスされる。ゲートバイア
ス電圧Ｖggは固定なので、ＦＥＴ１３のソース電位Ｖs
は飽和電流Ｉcsに応じて決まることになる。また、ゲー
トバイアス電圧Ｖggが変動した場合でもＦＥＴ１３のソ
ース電位Ｖs がそれにつれて変動するため、ＦＥＴ１３
のバイアス点は常に電流が飽和電流Ｉcsとなるように保
たれる。
は十分大きいとする。今、仮にゲートバイアス電圧Ｖgg
を固定したとする。ＲＦ入力信号が十分小さい場合、回
路に流れる電流は電圧飽和抵抗Ｒcsの飽和電流Ｉcsに一
致し、ＦＥＴ１３のソース・ゲート間電圧ＶgsはＦＥＴ
１３のしきい値電圧Ｖthがいくらであろうとも電流が飽
和電流Ｉcsになるようにバイアスされる。ゲートバイア
ス電圧Ｖggは固定なので、ＦＥＴ１３のソース電位Ｖs
は飽和電流Ｉcsに応じて決まることになる。また、ゲー
トバイアス電圧Ｖggが変動した場合でもＦＥＴ１３のソ
ース電位Ｖs がそれにつれて変動するため、ＦＥＴ１３
のバイアス点は常に電流が飽和電流Ｉcsとなるように保
たれる。
【００２４】つまり、Ｖs ≧Ｖcsの条件を満たしてさえ
いれば、図１に示した回路はＦＥＴ１３のしきい値電圧
Ｖthのようなデバイスの変動要因や電源電圧変動の影響
を受けずに、常にＩcsの定電流が流れるようになる。ま
た、ＲＦ入力信号が大きくなった場合には、ＦＥＴ１３
の動作状態によりＩcsから電流値が変わることがある
が、この場合の電流変化は、電流飽和抵抗Ｒcsと並列の
バイパスコンデンサＣsを介して行われるものであり、
ＦＥＴ１３のバイアス点としてはＲＦ入力信号に依存し
ない。
いれば、図１に示した回路はＦＥＴ１３のしきい値電圧
Ｖthのようなデバイスの変動要因や電源電圧変動の影響
を受けずに、常にＩcsの定電流が流れるようになる。ま
た、ＲＦ入力信号が大きくなった場合には、ＦＥＴ１３
の動作状態によりＩcsから電流値が変わることがある
が、この場合の電流変化は、電流飽和抵抗Ｒcsと並列の
バイパスコンデンサＣsを介して行われるものであり、
ＦＥＴ１３のバイアス点としてはＲＦ入力信号に依存し
ない。
【００２５】ここで、図５を参照して、本実施の形態に
おける具体例について説明する。図５は図１に示したＭ
ＭＩＣ１０におけるＦＥＴ１０のしきい値電圧Ｖthとソ
ース電位Ｖs との関係の一例を示す特性図である。この
例では、Ｖdd＝３Ｖ、Ｖcs＝０．８Ｖ、Ｉcs＝１０ｍＡ
とし、ＦＥＴ１３はドレインコンダクタンスが十分小さ
く、すなわちＦＥＴ１３のドレイン電流飽和領域におい
てドレイン電流ＩdsはＶgsで決まるとし、Ｖgs（Ｉcs＝
１０ｍＡのとき）−Ｖth＝０．３Ｖとする。また、Ｖth
が中心値０．２Ｖに対して±０．２Ｖ変動する可能性が
あるとする。これらの仮定は、移動体通信用ＭＭＩＣと
して一般的なものである。Ｖggを１．６Ｖに設定する
と、図５に示したように、Ｖth＝０ＶのときはＶs ＝
１．３Ｖとなり、Ｖth＝０．４ＶのときはＶs ＝０．９
Ｖとなり、Ｖs ≧Ｖcsの条件を満足できることが分か
る。また、それぞれの場合において、Ｖgg変動の下限と
してＶggが０．１Ｖ減少した（すなわち、Ｖgg＝１．５
Ｖ）として、それにつれてＶs が０．１Ｖ減少しても、
Ｖs はＶcs＝０．８Ｖ以上であり、Ｖs ≧Ｖcsの条件を
満足し、電流飽和抵抗Ｒcsによる電流の安定は保たれ
る。なお、Ｖgg変動の上限として、Ｖggが０．１Ｖ増加
した（すなわち、Ｖgg＝１．７Ｖ）場合は、言うまでも
なくＶs ≧Ｖcsの条件を満足する。
おける具体例について説明する。図５は図１に示したＭ
ＭＩＣ１０におけるＦＥＴ１０のしきい値電圧Ｖthとソ
ース電位Ｖs との関係の一例を示す特性図である。この
例では、Ｖdd＝３Ｖ、Ｖcs＝０．８Ｖ、Ｉcs＝１０ｍＡ
とし、ＦＥＴ１３はドレインコンダクタンスが十分小さ
く、すなわちＦＥＴ１３のドレイン電流飽和領域におい
てドレイン電流ＩdsはＶgsで決まるとし、Ｖgs（Ｉcs＝
１０ｍＡのとき）−Ｖth＝０．３Ｖとする。また、Ｖth
が中心値０．２Ｖに対して±０．２Ｖ変動する可能性が
あるとする。これらの仮定は、移動体通信用ＭＭＩＣと
して一般的なものである。Ｖggを１．６Ｖに設定する
と、図５に示したように、Ｖth＝０ＶのときはＶs ＝
１．３Ｖとなり、Ｖth＝０．４ＶのときはＶs ＝０．９
Ｖとなり、Ｖs ≧Ｖcsの条件を満足できることが分か
る。また、それぞれの場合において、Ｖgg変動の下限と
してＶggが０．１Ｖ減少した（すなわち、Ｖgg＝１．５
Ｖ）として、それにつれてＶs が０．１Ｖ減少しても、
Ｖs はＶcs＝０．８Ｖ以上であり、Ｖs ≧Ｖcsの条件を
満足し、電流飽和抵抗Ｒcsによる電流の安定は保たれ
る。なお、Ｖgg変動の上限として、Ｖggが０．１Ｖ増加
した（すなわち、Ｖgg＝１．７Ｖ）場合は、言うまでも
なくＶs ≧Ｖcsの条件を満足する。
【００２６】このように本実施の形態に係るトランジス
タのバイアス安定化回路によれば、ＦＥＴ１３のソース
・ドレインと直列に電流飽和抵抗Ｒcsを設けたので、外
付け部品を用いることなく且つ無調整で、デバイスの特
性のばらつきや電源電圧の変動によって影響を受けずに
ＦＥＴ１３のバイアスを安定化させることができる。そ
の結果、歩留りの向上や部品の削減によるＩＣ並びにセ
ットのコスト低減、ＩＣの使い勝手の向上が期待でき
る。また、ＭＭＩＣ１０内に電流飽和抵抗Ｒcsを設ける
ことは、従来のＭＭＩＣにおけるプロセスの工程を変更
することなく行うことができる。また、電流飽和抵抗Ｒ
csと並列にバイパスコンデンサＣs を設けているので、
ＲＦ入力信号による電流変化は妨げられない。
タのバイアス安定化回路によれば、ＦＥＴ１３のソース
・ドレインと直列に電流飽和抵抗Ｒcsを設けたので、外
付け部品を用いることなく且つ無調整で、デバイスの特
性のばらつきや電源電圧の変動によって影響を受けずに
ＦＥＴ１３のバイアスを安定化させることができる。そ
の結果、歩留りの向上や部品の削減によるＩＣ並びにセ
ットのコスト低減、ＩＣの使い勝手の向上が期待でき
る。また、ＭＭＩＣ１０内に電流飽和抵抗Ｒcsを設ける
ことは、従来のＭＭＩＣにおけるプロセスの工程を変更
することなく行うことができる。また、電流飽和抵抗Ｒ
csと並列にバイパスコンデンサＣs を設けているので、
ＲＦ入力信号による電流変化は妨げられない。
【００２７】なお、本発明は上記実施の形態に限定され
ず、例えば、バイアス安定化の対象となるトランジスタ
は、ＦＥＴに限らず、バイポーラトランジスタでも良
い。この場合には、バイポーラトランジスタのエミッタ
・コレクタに対して直列に電流飽和抵抗Ｒcsを設ける。
図６に示すＭＭＩＣ３０は、図１においてＦＥＴ１３の
代わりにＮＰＮ型バイポーラトランジスタ３３を設けた
例である。このトランジスタ３３のコレクタは出力整合
回路１５に接続され、エミッタは電流飽和抵抗Ｒcsおよ
びバイパスコンデンサＣs に接続され、ベースは入力整
合回路１４に接続されている。この例の場合には、トラ
ンジスタ３３のベース・エミッタ間電圧をＶBEとする
と、Ｖgg≧ＶBE＋Ｖcsとなるようにバイアス電圧Ｖggを
決めることで、トランジスタ３３のバイアスを安定化さ
せることができる。
ず、例えば、バイアス安定化の対象となるトランジスタ
は、ＦＥＴに限らず、バイポーラトランジスタでも良
い。この場合には、バイポーラトランジスタのエミッタ
・コレクタに対して直列に電流飽和抵抗Ｒcsを設ける。
図６に示すＭＭＩＣ３０は、図１においてＦＥＴ１３の
代わりにＮＰＮ型バイポーラトランジスタ３３を設けた
例である。このトランジスタ３３のコレクタは出力整合
回路１５に接続され、エミッタは電流飽和抵抗Ｒcsおよ
びバイパスコンデンサＣs に接続され、ベースは入力整
合回路１４に接続されている。この例の場合には、トラ
ンジスタ３３のベース・エミッタ間電圧をＶBEとする
と、Ｖgg≧ＶBE＋Ｖcsとなるようにバイアス電圧Ｖggを
決めることで、トランジスタ３３のバイアスを安定化さ
せることができる。
【００２８】また、本発明が適用される回路は、図１あ
るいは図６に示した構成の回路に限定されず、更に、本
発明は、ＭＭＩＣに限らず他の用途の回路にも適用する
ことができる。
るいは図６に示した構成の回路に限定されず、更に、本
発明は、ＭＭＩＣに限らず他の用途の回路にも適用する
ことができる。
【００２９】
【発明の効果】以上説明したように本発明のトランジス
タのバイアス安定化回路によれば、バイアス安定化の対
象となるトランジスタのソース・ドレインまたはエミッ
タ・コレクタに対して直列に、所定値以上の印加電圧に
対して電流が飽和する電流飽和抵抗を設けたので、外付
け部品を用いることなく且つ無調整で、デバイスの特性
のばらつきや電源電圧の変動によって影響を受けずにト
ランジスタのバイアスを安定化させることができるとい
う効果を奏する。
タのバイアス安定化回路によれば、バイアス安定化の対
象となるトランジスタのソース・ドレインまたはエミッ
タ・コレクタに対して直列に、所定値以上の印加電圧に
対して電流が飽和する電流飽和抵抗を設けたので、外付
け部品を用いることなく且つ無調整で、デバイスの特性
のばらつきや電源電圧の変動によって影響を受けずにト
ランジスタのバイアスを安定化させることができるとい
う効果を奏する。
【図１】本発明の一実施の形態に係るトランジスタのバ
イアス安定化回路を含むＭＭＩＣの構成を示す回路図で
ある。
イアス安定化回路を含むＭＭＩＣの構成を示す回路図で
ある。
【図２】図１における電流飽和抵抗の電圧−電流特性を
示す特性図である。
示す特性図である。
【図３】ガリウムヒ素を用いた電流飽和抵抗の素子構造
の一例を示す平面図である。
の一例を示す平面図である。
【図４】図３に示した電流飽和抵抗の素子構造の断面図
である。
である。
【図５】図１に示したＭＭＩＣおけるＦＥＴのしきい値
電圧とソース電位との関係の一例を示す特性図である。
電圧とソース電位との関係の一例を示す特性図である。
【図６】本発明の一実施の形態に係るトランジスタのバ
イアス安定化回路を含むＭＭＩＣの変形例の構成を示す
回路図である。
イアス安定化回路を含むＭＭＩＣの変形例の構成を示す
回路図である。
【図７】従来のＭＭＩＣによる１段アンプの代表的な回
路の構成を示す回路図である。
路の構成を示す回路図である。
【図８】従来のバイアス無調整回路の構成を示す回路図
である。
である。
【図９】従来のセルフバイアス方式を用いたＭＭＩＣの
構成を示す回路図である。
構成を示す回路図である。
【図１０】図９に示した回路のゲートバイアス電圧を発
生する回路の構成を示す回路図である。
生する回路の構成を示す回路図である。
１０…ＭＭＩＣ、１３…ＦＥＴ、１４…入力整合回路、
１５…出力整合回路、Ｒcs…電流飽和抵抗、Ｃs …バイ
パスコンデンサ
１５…出力整合回路、Ｒcs…電流飽和抵抗、Ｃs …バイ
パスコンデンサ
Claims (2)
- 【請求項１】 バイアス安定化の対象となるトランジス
タのソース・ドレインまたはエミッタ・コレクタに対し
て直列に、所定値以上の印加電圧に対して電流が飽和す
る電流飽和抵抗を設けたことを特徴とするトランジスタ
のバイアス安定化回路。 - 【請求項２】 前記電流飽和抵抗と並列にコンデンサを
設けたことを特徴とする請求項１記載のトランジスタの
バイアス安定化回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7937096A JPH09246881A (ja) | 1996-03-08 | 1996-03-08 | トランジスタのバイアス安定化回路 |
| US08/811,948 US5900765A (en) | 1996-03-08 | 1997-03-05 | Bias circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7937096A JPH09246881A (ja) | 1996-03-08 | 1996-03-08 | トランジスタのバイアス安定化回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09246881A true JPH09246881A (ja) | 1997-09-19 |
Family
ID=13688000
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7937096A Pending JPH09246881A (ja) | 1996-03-08 | 1996-03-08 | トランジスタのバイアス安定化回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09246881A (ja) |
-
1996
- 1996-03-08 JP JP7937096A patent/JPH09246881A/ja active Pending
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