JPH09246882A - 電界効果トランジスタのバイアス安定化回路 - Google Patents

Abstract

(57)【要約】 【課題】 外付け部品を用いることなく且つ無調整で、
デバイス特性のばらつきや電源電圧変動の影響を受けず
にバイアスを安定化させる。 【解決手段】 ＦＥＴ１３のバイアスを安定化させるカ
レントミラー方式によるバイアス安定化回路は、ＦＥＴ
１３と共にカレントミラー回路を構成するバイアス制御
用のＦＥＴ１９と、ＦＥＴ１９に対する負荷抵抗として
の電流飽和抵抗Ｒ_csとを備えている。電流飽和抵抗Ｒ_cs
は、印加電圧が所定の電圧に達するまでは電流が印加電
圧に比例して増加するが、印加電圧が所定の電圧以上の
ときには電流が飽和して略一定になる。電流飽和抵抗Ｒ
_csによって、ＦＥＴ１３，１９の特性のばらつきや電源
電圧の変動によらずに、ＦＥＴ１９側の電流Ｉ_dd1 は一
定に保持され、その結果ＦＥＴ１３側の電流Ｉ_dd2 も一
定に保持される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、例えばモノリシッ
クマイクロ波集積回路における電界効果トランジスタの
バイアスを安定化させる電界効果トランジスタのバイア
ス安定化回路に関する。

【０００２】

【従来の技術】ガリウムヒ素等の化合物半導体を用いた
電界効果トランジスタ（以下、ＦＥＴとも記す。）を有
するモノリシックマイクロ波集積回路（以下、ＭＭＩＣ
と記す。）は、高周波特性に優れ、低雑音であることか
ら、移動体通信に代表される高周波システムに広く利用
されている。このような高周波システムにおける機器で
は、特性の均一化をいかに簡単に行うかがコスト低減の
一つのキーポイントであることから、集積回路（以下、
ＩＣと記す。）の無調整化が望まれている。また、上記
機器では、動作時間の確保すなわち使い勝手の観点か
ら、電源電圧変動に対するＩＣの特性保証も不可欠であ
る。

【０００３】以下、図１６ないし図２３を参照して、Ｆ
ＥＴを有するＭＭＩＣの場合を例に取り、上述のＩＣの
無調整化および電源電圧変動に対するＩＣの特性保証に
ついて考察する。図１６は、ＭＭＩＣによる１段アンプ
の代表的な回路の構成を示したものである。この図に示
したＭＭＩＣ１００は、無線周波数（以下、ＲＦと記
す。）入力信号を入力するための入力端子１０１と、Ｒ
Ｆ出力信号を出力するための出力端子１０２と、ガリウ
ムヒ素等の化合物半導体を用いたＦＥＴ１０３と、入力
端子１０１とＦＥＴ１０３のゲートとの間に設けられた
コンデンサ１０４と、一端がＦＥＴ１０３のゲートに接
続され他端に直流ゲートバイアス電圧Ｖ_ggが印加される
抵抗１０５と、出力端子１０２とＦＥＴ１０３のドレイ
ンとの間に設けられたコンデンサ１０６と、一端がＦＥ
Ｔ１０３のドレインに接続され他端に電源電圧Ｖ_dd′が
印加されるコイル１０７と、一端がコイル１０７の他端
に接続され他端が接地されるコンデンサ１０８とを備え
ている。コンデンサ１０６，１０８およびコイル１０７
は、所望の周波数帯における利得および出力インピーダ
ンス整合を得るための出力整合回路を構成している。

【０００４】図１６に示したＭＭＩＣ１００では、ＦＥ
Ｔ１０３のしきい値電圧のばらつきに対してＩＣ動作電
流を安定化するため、ひいてはＩＣの高周波特性を均一
化するために、ゲートバイアス電圧Ｖ_ggを、個々のＭＭ
ＩＣ１００毎に調整する必要が生じていた。そのため従
来は、例えば特開平６−２８３９４２号公報に示される
ように、ＭＭＩＣ１００が実装される基板上に、ＭＭＩ
Ｃ１００とは別に例えば図１７に示すようなバイアス無
調整回路１１０を設けるようにしていた。

【０００５】図１７に示したバイアス無調整回路１１０
は、ＰＮＰ型のバイポーラトランジスタ１１１と、一端
がトランジスタ１１１のベースに接続され他端には電源
電圧Ｖ_ddが印加される抵抗Ｒ₁ と、一端がトランジスタ
１１１のベースに接続され他端が接地される抵抗Ｒ
₂ と、一端がトランジスタ１１１のエミッタに接続され
他端には電源電圧Ｖ_ddが印加される抵抗Ｒ_e と、一端が
トランジスタ１１１のコレクタに接続され他端が接地さ
れる抵抗Ｒ_c とを備え、トランジスタ１１１のエミッタ
が図１６に示したＭＭＩＣ１００の電源電圧Ｖ_dd′の入
力端子に接続され、ＭＭＩＣ１００の電源電圧Ｖ_dd′を
供給し、トランジスタ１１１のコレクタが図１６におけ
るＦＥＴ１０３のゲートに接続され、ＦＥＴ１０３のゲ
ートバイアス電圧Ｖ_ggを供給するようになっている。

【０００６】図１７に示したバイアス無調整回路１１０
は、抵抗Ｒ_e での電圧降下をフィードバックしてＦＥＴ
１０３のバイアスを安定化させるものである。このバイ
アス無調整回路１１０を用いた場合、例えばＦＥＴ１０
３のドレイン電流が増加すると、抵抗Ｒ_e での電圧降下
が増加し、その結果、トランジスタ１１１のコレクタ電
位、すなわちＭＭＩＣ１００のゲートバイアス電圧Ｖ_gg
が低下してＦＥＴ１０３のドレイン電流の増加が抑えら
れるようになっている。

【０００７】

【発明が解決しようとする課題】しかしながら、図１７
に示したようなバイアス無調整回路１１０をＭＭＩＣ１
００とは別に基板上に設ける場合には、部品点数と実装
面積の増大を招くという問題点がある。

【０００８】これに対処するに、図１８あるいは図２０
に示すような構成のバイアス安定化回路を含むＭＭＩＣ
も提案されている。

【０００９】図１８に示したＭＭＩＣ１２０は、セルフ
バイアス方式を用いたものであり、その構成は、図１６
に示したＭＭＩＣ１００におけるＦＥＴ１０３のソース
を抵抗Ｒ_s およびバイパスコンデンサＣ_s1の並列回路を
介して接地するようにしたものである。なお、図１８で
は、ＭＭＩＣ１２０の電源電圧をＶ_ddとしている。この
ＭＭＩＣ１２０では、仮にゲートバイアス電圧Ｖ_ggを固
定した場合、ＦＥＴ１０３のソース・ゲート間電圧Ｖ_gs
に対して、抵抗Ｒ_s を介して、ＦＥＴ１０３のしきい値
Ｖ_thのばらつきによるドレイン電流Ｉ_ddの変化に基づく
負帰還がかかるため、図１６に示したＭＭＩＣ１００に
おいて図１７に示したバイアス無調整回路１１０を設け
ない場合に比べて、ドレイン電流Ｉ_ddの変化を減少させ
ることが可能である。

【００１０】しかしながら、図１８に示した回路では、
抵抗Ｒ_s を設けているためにソース・ドレイン間電圧Ｖ
_dsが低下するが、ドレイン電流Ｉ_ddの安定度を増すため
に抵抗Ｒ_s の抵抗値を大きくするとソース・ドレイン間
電圧Ｖ_dsの低下量が大きくなり、ＦＥＴ１０３の高周波
特性が変化するおそれがあるという不具合がある。従っ
てＦＥＴ１０３のソース・ドレイン間電圧Ｖ_dsを保つこ
ととドレイン電流Ｉ_ddの安定度を増すこととはトレード
オフであり、ドレイン電流Ｉ_ddの変動を無くすことはで
きない。

【００１１】また、図１８に示したＭＭＩＣ１２０にお
けるＦＥＴ１０３のゲートバイアス電圧Ｖ_ggを発生する
回路としては、図１９に示すような回路がある。この回
路は、一端に電源電圧Ｖ_ddが印加される抵抗Ｒ₃ と、一
端が抵抗Ｒ₃ の他端に接続され他端が接地されるＲ₄ と
を有し、抵抗Ｒ₃ ，Ｒ₄ の接続点が図１８に示したおけ
るＦＥＴ１０３のゲートに接続され、ＦＥＴ１０３のゲ
ートバイアス電圧Ｖ_ggを供給するようになっている。図
１９に示した回路を用いてゲートバイアス電圧Ｖ_ggを供
給してバイアスの無調整化を図る場合には、電源電圧Ｖ
_ddの変動によってゲートバイアス電圧Ｖ_ggの変動が起こ
るため、ドレイン電流Ｉ_ddの安定化は一層困難となる。

【００１２】一方、図２０に示したＭＭＩＣ１３０は、
例えば特開平６−２０４７５７号公報に示されるような
カレントミラー方式によるアクティブバイアス安定化回
路を用いたものである。このＭＭＩＣ１３０は、図１６
における抵抗１０５がなく、代わりに、ＦＥＴ１３１
と、一端がＦＥＴ１３１のドレインに接続され他端に電
源電圧Ｖ_ddが印加される抵抗Ｒ₅ と、一端がＦＥＴ１３
１のゲートに接続され他端がＦＥＴ１０３のゲートに接
続された抵抗Ｒ_g1と、一端がＦＥＴ１３１のゲートに接
続され他端が接地されるコンデンサＣ_s2とを備えてい
る。ＦＥＴ１３１のドレインとゲートは接続され、ソー
スは接地されるようになっている。

【００１３】図２０に示した構成によれば、図１８に示
したバイアス方式を用いたものに比べて、ＦＥＴ１０３
のソース抵抗（図１８における抵抗Ｒ_s ）と並列にバイ
パスコンデンサＣ_s1を設ける必要がないことから、チッ
プ面積の大幅な低減、あるいはチップ部品としてのコン
デンサを外付けする場合にはピン数の削減にも寄与す
る。また、図１８に示したようにソース抵抗Ｒ_s を使用
した場合における電圧降下が生じないことから低電源電
圧化も可能であるという特徴を有する。

【００１４】ここで、図２１を用いて、図２０に示した
回路の動作原理について説明する。簡単にするために、
図２０における電源電圧Ｖ_ddは十分大きく、またＦＥＴ
１３１とＦＥＴ１０３はデバイス特性が同じ（ただし、
ゲート幅のみ、それぞれＷ_g1，Ｗ_g2と異なる。）で、ド
レインコンダクタンスは十分小さいとする。ＦＥＴ１３
１は、ゲートとドレインが短絡されており、且つエンハ
ンスメントモードであるので、常にドレイン電流飽和領
域にあり、そのドレイン電圧（Ｖ_d1）−ドレイン電流
（Ｉ_dd1 ）特性は、次の（１）式および図２１において
特性線１４１で示すように振る舞う。なお、（１）式に
おいてｋは、ＦＥＴ１３１のゲート長、電子移動度、ゲ
ート容量で決まる定数、Ｖ_thはＦＥＴ１３１のしきい値
である。

【００１５】

【数１】Ｉ_dd1 ＝ｋ（Ｖ_d1−Ｖ_th）² …（１）

【００１６】ここで、抵抗Ｒ₅ がＦＥＴ１３１のドレイ
ン側に負荷抵抗として付くので、図２０におけるノード
ｎ10（ＦＥＴ１３１のゲートとドレインの接続点）の電
圧をＶ_g1（＝Ｖ_d1）とすると、次の（２）式が成り立
つ。なお、（２）式において、Ｒ₅ は、抵抗Ｒ₅ の抵抗
値とする。また、（２）式の特性を図２１において特性
線１４２で示す。

【００１７】

【数２】Ｖ_dd＝Ｉ_dd1 ×Ｒ₅ ＋Ｖ_g1 ∴Ｉ_dd1 ＝（−１／Ｒ₅ ）Ｖ_g1＋Ｖ_dd／Ｒ₅ …（２）

【００１８】従ってノードｎ10の電圧Ｖ_g1とバイアス安
定化回路部（ＦＥＴ１３１側）の電流Ｉ_dd1 は、図２１
における特性線１４１と特性線１４２との交点Ａの電圧
Ｖ_a、電流Ｉ_a となる。図２０における抵抗Ｒ_g とコン
デンサＣ_s2は、バイアス安定化回路部と高周波動作部
（ＦＥＴ１０３側）とを高周波的に絶縁するために挿入
されるローパスフィルタを構成しており、抵抗Ｒ_g の抵
抗値を数十キロオーム、コンデンサＣ_s2の容量を数ピコ
ファラッド程度にとれば、ＦＥＴ１０３のゲート電流が
小さいことも相まって、ＦＥＴ１０３にかかるゲート電
圧もＶ_a とみなすことができる。従って、ＦＥＴ１０３
に流れるドレイン電流Ｉ_dd2 は、次の（３）式で表すこ
とができる。

【００１９】

【数３】

【００２０】ここで、ＦＥＴ１０３，１３１の各しきい
値Ｖ_thが変動した場合を考える。図２２は、ＦＥＴ１０
３，１３１の各しきい値Ｖ_thが変動した場合ににおける
特性線１４１の変化を示したものである。この図に示し
たように、ＦＥＴ１０３，１３１の各しきい値Ｖ_thが変
動すると（１）式よりＩ_dd1 が変化するため、Ｉ
_dd1は、ＦＥＴ１０３，１３１の各しきい値Ｖ_thの増減
に対応して、図２２において符号１４１ａあるいは１４
１ｂで示すような特性線に変化する。この場合、特性線
１４１と特性線１４２との交点Ａは、それぞれＡ１，Ａ
２に移動することから、電流Ｉ_a もＩ_a1，Ｉ_a2に変化す
るので、（３）式よりＩ_dd2 も変化する。

【００２１】次に、電源電圧Ｖ_ddが変動した場合を考え
る。図２３は、電源電圧Ｖ_ddが変動した場合における特
性線１４２の変化を示したものである。この図に示した
ように、電源電圧Ｖ_ddが変動すると、（２）式よりＩ
_dd1 が変化するため、Ｉ_dd1 は電源電圧Ｖ_ddの増減に対
応して、符号１４２ａあるいは１４２ｂで示すような特
性線に変化する。この場合、特性線１４１と特性線１４
２との交点Ａは、それぞれＡ３，Ａ４に移動することか
ら、電流Ｉ_a もＩ_a3，Ｉ_a4に変化するので、（３）式よ
りＩ_dd2 も変化する。

【００２２】このように、従来は、外付け部品を用いる
ことなく且つ無調整で、ＦＥＴ１０３，１１３の特性の
ばらつきや電源電圧の変動によってＦＥＴ１０３のドレ
イン電流Ｉ_dd2 が影響を受けないＭＭＩＣを実現するこ
とは、セルフバイアス方式、カレントミラー方式のいず
れの場合においても不十分であった。

【００２３】本発明はかかる問題点に鑑みてなされたも
ので、その課題は、外付け部品を用いることなく且つ無
調整で、電界効果トランジスタの特性のばらつきや電源
電圧の変動によって影響を受けずに電界効果トランジス
タのバイアスを安定化させることができるようにした電
界効果トランジスタのバイアス安定化回路を提供するこ
とにある。

【００２４】

【課題を解決するための手段】請求項１記載の電界効果
トランジスタのバイアス安定化回路は、バイアス安定化
の対象となるエンハンスメントモードの電界効果トラン
ジスタと共にカレントミラー回路を構成するバイアス制
御用のエンハンスメントモードの電界効果トランジスタ
を備え、バイアス安定化の対象となる電界効果トランジ
スタのバイアスを安定化させるカレントミラー方式によ
る電界効果トランジスタのバイアス安定化回路におい
て、バイアス制御用の電界効果トランジスタに対する負
荷抵抗として、所定値以上の印加電圧に対して電流が飽
和する電流飽和抵抗を設けたものである。

【００２５】請求項２記載の電界効果トランジスタのバ
イアス安定化回路は、バイアス安定化の対象となる電界
効果トランジスタと共にカレントミラー回路を構成する
バイアス制御用の電界効果トランジスタを備え、バイア
ス安定化の対象となる電界効果トランジスタのバイアス
を安定化させるカレントミラー方式による電界効果トラ
ンジスタのバイアス安定化回路において、バイアス制御
用の電界効果トランジスタに対する負荷抵抗として、所
定値以上の印加電圧に対して電流が飽和する電流飽和抵
抗を設けると共に、バイアス制御用の電界効果トランジ
スタのゲートと電流飽和抵抗側の電極との間に、所定の
電位差を形成するためのダイオードを設けたものであ
る。

【００２６】請求項１記載の電界効果トランジスタのバ
イアス安定化回路では、電流飽和抵抗によって、電界効
果トランジスタの特性の変動や電源電圧の変動によらず
に、バイアス制御用の電界効果トランジスタ側の電流が
一定に保持され、その結果、バイアス安定化の対象とな
る電界効果トランジスタ側の電流も一定に保持される。

【００２７】請求項２記載の電界効果トランジスタのバ
イアス安定化回路では、ダイオードによって、バイアス
制御用の電界効果トランジスタの電流飽和抵抗側の電極
とゲートとの間に所定の電位差が形成されるため、バイ
アス安定化の対象となる電界効果トランジスタおよびバ
イアス制御用の電界効果トランジスタがエンハンスメン
トモードの電界効果トランジスタである場合のみなら
ず、ディプリーションモードの電界効果トランジスタで
ある場合にも、バイアス制御用の電界効果トランジスタ
を飽和領域で動作させることができ、電流飽和抵抗によ
って、電界効果トランジスタの特性のばらつきや電源電
圧の変動によらずに、バイアス安定化の対象となる電界
効果トランジスタ側の電流を一定に保持することが可能
となる。

【００２８】

【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照して詳細に説明する。

【００２９】図１は本発明の第１の実施の形態に係る電
界効果トランジスタのバイアス安定化回路を含み、１段
アンプを構成するＭＭＩＣの構成を示す回路図である。
このＭＭＩＣ１０は、ＲＦ入力信号を入力するための入
力端子１１と、ＲＦ出力信号を出力するための出力端子
１２と、ガリウムヒ素等の化合物半導体を用いたバイア
ス安定化の対象となるエンハンスメントモードのＦＥＴ
１３と、入力端子１１とＦＥＴ１３のゲートとの間に設
けられたコンデンサ１４と、出力端子１２とＦＥＴ１３
のドレインとの間に設けられたコンデンサ１６と、一端
がＦＥＴ１３のドレインに接続され他端に電源電圧Ｖ_dd
が印加されるコイル１７と、一端がコイル１７の他端に
接続され他端が接地されるコンデンサ１８とを備えてい
る。コンデンサ１６，１８およびコイル１７は、所望の
周波数帯における利得および出力インピーダンス整合を
得るための出力整合回路を構成している。

【００３０】ＭＭＩＣ１０は、更に、ＦＥＴ１３のバイ
アスを安定化させるカレントミラー方式によるバイアス
安定化回路として、ＦＥＴ１３と共にカレントミラー回
路を構成するバイアス制御用のエンハンスメントモード
のＦＥＴ１９と、一端がＦＥＴ１９のドレインに接続さ
れ他端に電源電圧Ｖ_ddが印加されるＦＥＴ１９に対する
負荷抵抗としての電流飽和抵抗Ｒ_csと、一端がＦＥＴ１
９のゲートに接続され他端がＦＥＴ１３のゲートに接続
された抵抗Ｒ_g と、一端がＦＥＴ１９のゲートに接続さ
れ他端が接地されるコンデンサＣ_s とを備えている。Ｆ
ＥＴ１９のドレインとゲートは接続され、ソースは接地
されるようになっている。ＦＥＴ１３，１９としては、
具体的には、例えばＭＥＳＦＥＴ（金属半導体ＦＥＴ）
やＪＦＥＴ（接合型ＦＥＴ）が用いられる。

【００３１】図２に電流飽和抵抗Ｒ_csの電圧−電流特性
を示す。この図に示したように、電流飽和抵抗Ｒ_csで
は、印加電圧が所定の電圧Ｖ_csに達するまでは電流は印
加電圧に比例して増加するが、印加電圧が所定の電圧Ｖ
_cs以上のときには電流が飽和して略一定になる。以下、
Ｖ_csを飽和電圧と呼び、飽和したときの電流を飽和電流
Ｉ_csと記す。図２に示したような性質は、ＧａＡｓ、Ａ
ｌＧａＡｓ／ＧａＡｓ（ＡｌＧａＡｓとＧａＡｓのヘテ
ロ接合）等のガリウムヒ素系の化合物半導体にみられ
る。従って、電流飽和抵抗Ｒ_csには、ＧａＡｓ、ＡｌＧ
ａＡｓ／ＧａＡｓ等のガリウムヒ素系の化合物半導体が
用いられる。電流飽和抵抗Ｒ_csの材料として、化合物半
導体の最も代表的なＧａＡｓを用いた場合を例にとる
と、電流飽和抵抗Ｒ_cs内の電子走行方向の電界が約３．
５×１０³ Ｖ／ｃｍ（以下、Ｅ_csとする。）以上になる
と電子走行速度の飽和が起こる。この現象は、電界から
得たエネルギによる電子のバレイ（伝導帯の谷）間遷移
に基づくものであり、比較的低い電界において急峻な速
度飽和が起こるのは、バレイ間のエネルギ差が０．２９
ｅＶ（絶対温度３００度において）と小さいこと、低電
界における電子移動度が高く電界による加速が良いこ
と、および遷移後のバレイの電子移動度が遷移前に比べ
て非常に小さいことによる。つまり、電流飽和抵抗Ｒ_cs
は、このようなＧａＡｓ等に特有の物理的性質を利用し
たものであり、シリコンによっては得られないデバイス
である。

【００３２】図３はガリウムヒ素を用いた電流飽和抵抗
Ｒ_csの素子構造の一例を示す平面図、図４は図３の断面
図である。これらの図に示した電流飽和抵抗Ｒ_csは、半
絶縁性のＧａＡｓ基板２０に、抵抗層２２を形成するた
めに、Ｎ型の不純物層からなるチャネル２１を形成し、
抵抗層２２を挟んで対向する位置におけるチャネル２１
上にオーミック電極２３，２４を接合して構成してい
る。チャネル２１は例えばイオン注入や結晶成長によっ
て形成される。なお、図４に示した例では、簡略化のた
めにチャネル２１におけるオーミック電極２３，２４の
下方の部分は、抵抗層２２と同一の不純物濃度の層とし
ているが、抵抗層２２よりも不純物濃度の濃い層として
も良い。このように電流飽和抵抗Ｒ_csの素子構造は、Ｍ
ＭＩＣ１０における通常の抵抗と同じ構造であり、ＭＭ
ＩＣ１０において電流飽和抵抗Ｒ_csを形成するに当たっ
てのプロセスの工程追加は一切ない。

【００３３】ここで、抵抗層２２のシート抵抗をρ_s 、
オーミック電極２３，２４とチャネル２１間のオーミッ
ク接触抵抗をＲ_c とし、図３に示したようにオーミック
電極２３，２４間の抵抗層２２の幅をＷ，長さをＬと
し、チャネル２１内での電界分布を均一とすると、飽和
電圧Ｖ_csと飽和電流Ｉ_csは次の式で表される。

【００３４】

【数４】Ｖ_cs＝Ｅ_cs×Ｌ＋２Ｒ_c ×Ｉ_cs Ｉ_cs＝Ｖ_cs／｛（ρ_s ×Ｌ／Ｗ）＋２Ｒ_c ｝

【００３５】つまり、図３および図４に示した構造の電
流飽和抵抗Ｒ_csの特性は、デバイス寸法（Ｗ，Ｌ）とプ
ロセス条件によって決定されるが、ρ_s とＲ_c は共に条
件決定後のばらつきは比較的小さいので、安定した特性
で電流飽和抵抗Ｒ_csを作成することができる。

【００３６】次に、本実施の形態に係る電界効果トラン
ジスタのバイアス安定化回路を含むＭＭＩＣ１０の動作
について説明する。

【００３７】図２０および図２１に示した例の場合と同
様に、簡単にするために、図１における電源電圧Ｖ_ddは
十分大きく、またＦＥＴ１９とＦＥＴ１３はデバイス特
性が同じ（ただし、ゲート幅のみ、それぞれＷ_g1，Ｗ_g2
と異なる。）で、ドレインコンダクタンスは十分小さい
とする。ＦＥＴ１９は、ゲートとドレインが短絡されて
おり、且つエンハンスメントモードであるので、常にド
レイン電流飽和領域にあり、そのドレイン電圧（Ｖ_d1）
−ドレイン電流（Ｉ_dd1 ）特性は、前出の（１）式およ
び図５において特性線４１で示すように振る舞う。

【００３８】ここで、電流飽和抵抗Ｒ_csがＦＥＴ１９の
ドレイン側に負荷抵抗として付くので、ＦＥＴ１９のド
レイン電流Ｉ_dd1 は、Ｖ_d1がＶ_dd−Ｖ_csに達するまでは
一定値Ｉ_csであり、Ｖ_d1がＶ_dd−Ｖ_cs以上になるとＶ_dd
になるまで直線的に減少する。この特性を図５において
特性線４２で示す。

【００３９】従って、図１におけるノードｎ1 （ＦＥＴ
１９のゲートとドレインの接続点）の電圧Ｖ_g1（＝
Ｖ_d1）とバイアス安定化回路部（ＦＥＴ１９側）の電流
Ｉ_dd1 は、それぞれ、図５における特性線４１と特性線
４２との交点Ｂの電圧Ｖ_b 、電流Ｉ_csとなる。また、抵
抗Ｒ_g の抵抗値を数十キロオーム、コンデンサＣ_s の容
量を数ピコファラッド程度にとれば、ＦＥＴ１３のゲー
ト電流が小さいことも相まって、ＦＥＴ１３にかかるゲ
ート電圧もＶ_b とみなすことができる。従って、ＦＥＴ
１３に流れるドレイン電流Ｉ_dd2 は、次の（４）式で表
すことができる。

【００４０】

【数５】

【００４１】ここで、ＦＥＴ１３，ＦＥＴ１９の各しき
い値Ｖ_thが変動した場合を考える。図６は、ＦＥＴ１
３，ＦＥＴ１９の各しきい値Ｖ_thが変動した場合におけ
る特性線４１の変化を示したものである。この図に示し
たように、ＦＥＴ１３，ＦＥＴ１９の各しきい値Ｖ_thが
変動すると（１）式よりＩ_dd1 が変化するため、Ｉ_dd1
は、ＦＥＴ１３，ＦＥＴ１９の各しきい値Ｖ_thの増減に
対応して、図６において符号４１ａあるいは４１ｂで示
すような特性線に変化する。この場合、特性線４１と特
性線４２との交点Ｂは、それぞれＢ１，Ｂ２に移動する
が、電流Ｉ_dd1 はＩ_csのまま変化しないので、（４）式
よりＩ_dd2 も変化しない。

【００４２】次に、電源電圧Ｖ_ddが変動した場合を考え
る。図７は、電源電圧Ｖ_ddが変動した場合における特性
線４２の変化を示したものである。この図に示したよう
に、電源電圧Ｖ_ddが変動すると、Ｉ_dd1 は電源電圧Ｖ_dd
の増減に対応して、符号４２ａあるいは４２ｂで示すよ
うな特性線に変化する。この場合は、特性線４１と特性
線４２との交点Ｂは移動しないことから、やはり電流Ｉ
_dd1 はＩ_csのまま変化せず、（４）式よりＩ_dd2 も変化
しない。

【００４３】このように、本実施の形態では、電流飽和
抵抗Ｒ_csの飽和電圧Ｖ_csが下記の（５）式の条件を満た
すだけ電源電圧Ｖ_ddが大きく、ＦＥＴ特性がＦＥＴ１
３，１９間でばらつきが十分小さく、且つそれらのドレ
インコンダクタンスが十分小さいとすると、Ｉ_dd1 ，Ｉ
_dd2 は共に電流飽和抵抗Ｒ_csの飽和電流Ｉ_csとＦＥＴ１
３，１９のゲート幅で決まる。従って、Ｉ_dd1 ，Ｉ_dd2
の総和である総電源電流Ｉ_ddは、原理的には全くＦＥＴ
１３，１９のしきい値電圧Ｖ_thの変動のようなＦＥＴの
特性ばらつきや電源電圧変動に依存しない。

【００４４】

【数６】Ｖ_cs≦Ｖ_dd−Ｖ_b …（５）

【００４５】ここで、本実施の形態について、回路シミ
ュレータ（ＳＰＩＣＥ）によるシミュレーション結果を
挙げる。この例では、Ｖ_dd＝３Ｖ、Ｗ_g1＝４μｍ、Ｗ_g2
＝２００μｍ、Ｉ_ddは約４ｍＡのローノイズアンプとし
ている。ここでは、ＦＥＴ１３，１９間でのＦＥＴ特性
のばらつきはないものの、ＦＥＴ特性については各しき
い値Ｖ_th毎に実デバイスの直流特性抽出結果を用いてい
る。従って、ドレインコンダクタンスについては（４）
式を満足するだけ十分に小さいとは言えない。また、電
流飽和抵抗Ｒ_csについては、Ｖ_cs＝１．０Ｖ、Ｉ_cs＝６
０μＡの特性とした。また、ＦＥＴ１３，１９のしきい
値電圧Ｖ_thは中心値０．３Ｖに対して±０．２Ｖ変動
し、電源電圧Ｖ_ddは中心値３Ｖに対して±１０％変動す
る可能性があるとする。これらの仮定は、移動体通信用
ＭＭＩＣとして一般的なものである。図８は、以上の条
件に基づくシミュレーション結果として、ＦＥＴ１３，
１９のしきい値電圧Ｖ_th、電流Ｉ_dd2 および電源電圧Ｖ
_ddの関係を示したものである。

【００４６】また、比較のために、図２０に示した従来
のカレントミラー方式によるアクティブバイアス安定化
回路を用いた場合についての同様のシミュレーション結
果を図９に示す。図８と図９を比較すると、本実施の形
態に係るバイアス安定化回路を用いた方が明らかに電流
Ｉ_dd2 の安定度が高いことが分かる。

【００４７】このように本実施の形態に係るバイアス安
定化回路によれば、バイアス制御用のＦＥＴ１９に対す
る負荷抵抗として電流飽和抵抗Ｒ_csを設けたので、電流
飽和抵抗Ｒ_csによって、ＦＥＴ１３，１９の特性のばら
つきや電源電圧の変動によらずに、バイアス制御用のＦ
ＥＴ１９側の電流Ｉ_dd1 が一定に保持され、その結果、
バイアス安定化の対象となるＦＥＴ１３側の電流Ｉ_dd2
も一定に保持される。従って、外付け部品を用いること
なく且つ無調整で、ＦＥＴの特性のばらつきや電源電圧
の変動によって影響を受けずにＦＥＴ１３のバイアスを
安定化させることができる。その結果、歩留りの向上や
部品の削減によるＩＣ並びにセットのコスト低減、ＩＣ
の使い勝手の向上が期待できる。また、ＭＭＩＣ１０内
に電流飽和抵抗Ｒ_csを設けることは、従来のＭＭＩＣに
おけるプロセスの工程を変更することなく行うことがで
きる。

【００４８】次に、本発明の第２の実施の形態にかかる
電界効果トランジスタのバイアス安定化回路について説
明する。

【００４９】図２０に示したような従来のカレントミラ
ー方式によるアクティブバイアス安定化回路では、安定
性を保つためには、バイアス安定化回路部側のＦＥＴ１
３１は、ドレイン電流飽和領域で動作する必要があり、
ゲートとドレインを直結した回路では、ＦＥＴ１３１は
エンハンスメントモードに限られるという制約がある。
この制約は、本発明の第１の実施の形態に係るバイアス
安定化回路の場合も同様である。

【００５０】ところで、移動体通信機器の送信部に用い
られるパワーアンプＭＭＩＣ等では、出力飽和電力を稼
ぐために、通常、ディプリーションモードのＦＥＴが使
用される。この場合、通常、図２０に示したような構成
のバイアス安定化回路は使用されず、図１８に示したよ
うなセルフバイアス方式が候補となるのが、既に述べた
セルフバイアス方式の欠点のうち、特にソース抵抗Ｒ_s
における電圧降下がＭＭＩＣの出力飽和電力の低下につ
ながるため、パワーアンプＭＭＩＣでは使用されるケー
スは少ない。

【００５１】このように、従来は、ディプリーションモ
ードのＦＥＴを用いたＭＭＩＣについて、ＦＥＴの特性
の変動や電源電圧の変動によって影響を受けずにバイア
スを安定化させることのできる有効な手段はなかった。
本実施の形態に係る電界効果トランジスタのバイアス安
定化回路は、エンハンスメントモードのＦＥＴを用いた
回路のみならず、ディプリーションモードのＦＥＴを用
いた回路についても、第１の実施の形態と同様にＦＥＴ
の特性のばらつきや電源電圧の変動によって影響を受け
ずにバイアスを安定化させることができるようにしたも
のである。

【００５２】図１０は本発明の第２の実施の形態に係る
電界効果トランジスタのバイアス安定化回路を含み、１
段アンプを構成するＭＭＩＣの構成を示す回路図であ
る。このＭＭＩＣ３０は、図１に示したＭＭＩＣ１０に
おいて、ＦＥＴ１９のゲート，ドレイン間が直結ではな
く、新たに、ＦＥＴ１９のドレインにアノードが接続さ
れ、ＦＥＴ１９のゲートにカソードが接続されたダイオ
ード３１を設けたものである。なお、本実施の形態で
は、ＦＥＴ１９，１３はエンハンスメントモードとディ
プリーションモードのいずれでも良い。その他の構成
は、第１の実施の形態と同様である。

【００５３】次に、本実施の形態に係る電界効果トラン
ジスタのバイアス安定化回路を含むＭＭＩＣ３０の動作
について説明する。

【００５４】簡単にするために、図１０における電源電
圧Ｖ_ddは十分大きく、またＦＥＴ１９とＦＥＴ１３はデ
バイス特性が同じ（ただし、ゲート幅のみ、それぞれＷ
_g1，Ｗ_g2と異なる。）で、ドレインコンダクタンスは十
分小さいとする。

【００５５】まず、ＦＥＴがドレイン電流飽和領域で動
作する条件について考える。ＦＥＴのドレイン・ソース
間電圧をＶ_ds、ゲート・ソース間電圧をＶ_gsとすると、
ＦＥＴがドレイン電流飽和領域で動作する条件は、次の
（６）式で表される。

【００５６】

【数７】Ｖ_ds≧Ｖ_gs−Ｖ_th …（６）

【００５７】図１のようにＦＥＴ１９のゲートとドレイ
ンを直結した場合では、Ｖ_gs＝Ｖ_dsであるので、（６）
式は、Ｖ_th＞０すなわちエンハンスメントモードのＦＥ
Ｔの場合にのみ成立することになる。一方、ディプリー
ションモードのＦＥＴに対して（６）式を書き換える
と、次の（７）式となる。

【００５８】

【数８】 ０＜｜Ｖ_th｜≦Ｖ_ds−Ｖ_gs （ただし、Ｖ_th＜０）…（７）

【００５９】つまり、Ｖ_dsをＶ_gsよりもＶ_thの絶対値以
上に大きくしてやれば良い。そのため、本実施の形態で
は、ＦＥＴ１９のゲート・ドレイン間に、ドレイン側が
アノード、ゲート側がカソードとなるようにダイオード
３１を挿入している。移動体通信機器では、機器全体を
正電源動作させる必要から、ＭＭＩＣのゲートバイアス
としても本来正電源であることが望まれる。この場合、
ディプリーションモードのＦＥＴに対しては常に、０＜
Ｖ_gsである。今、図１０におけるダイオード３１を、Ｆ
ＥＴ１９のゲート部と同種類（例えば、ＦＥＴ１９がＭ
ＥＳＦＥＴのときはダイオード３１はショットキー接合
型、ＦＥＴ１９がＪＦＥＴのときはダイオード３１はＰ
Ｎ接合型）とする。ＦＥＴ１９のゲート電流はダイオー
ド１９を通じて流れるので、ダイオード１９のターンオ
ン電圧をＶ_diode とすると、｜Ｖ_th｜≦Ｖ_diode となる
ようにダイオード１９の接合幅Ｗ_diode をＷ_g1よりも小
さく選ぶ。これにより、Ｖ_diode はＦＥＴ１９における
Ｖ_d1−Ｖ_g1であるので、次の（８）式が成り立ち、
（７）式より、ＦＥＴ１９は飽和領域で動作することに
なる。

【００６０】

【数９】｜Ｖ_th｜≦Ｖ_diode ＝Ｖ_d1−Ｖ_g1 …（８）

【００６１】なお、もし、｜Ｖ_th｜が一つのダイオード
１９のターンオン電圧Ｖ_diode よりも大きくなる場合
は、ダイオード１９を複数直列に接続してそれらのター
ンオン電圧の和をＶ_diode とすれば、｜Ｖ_th｜≦Ｖ
_diode の関係式は保たれる。ただし、｜Ｖ_th｜が大き過
ぎる場合は、後述する（１１）式の条件に反する可能性
もあるので注意を要する。

【００６２】次に、本実施の形態に係る電界効果トラン
ジスタのバイアス安定化回路を含むＭＭＩＣ３０におけ
るバイアス安定化の動作について、図１１を参照して説
明する。

【００６３】ＦＥＴ１９は前述の条件により、またＦＥ
Ｔ１３は電源電圧Ｖ_ddが十分大きいので、共にドレイン
電流飽和領域にある。ＦＥＴ１９のドレイン電圧
（Ｖ_d1）−ドレイン電流（Ｉ_dd1 ）特性は、次の（９）
式で表される。なお、（９）式において、ｋは、ＦＥＴ
１９のゲート長、電子移動度、ゲート容量で決まる定数
である。

【００６４】

【数１０】 Ｉ_dd1 ＝ｋ（Ｖ_g1＋｜Ｖ_th｜）² ＝ｋ｛Ｖ_d1−（Ｖ_diode −｜Ｖ_th｜）｝² （ただし、Ｖ_th＜０）…（９）

【００６５】（８）式よりＶ_diode −｜Ｖ_th｜≧０であ
り、（９）式は図１１において特性線５１で示すような
特性となる。ここで電流飽和抵抗Ｒ_csがＦＥＴ１９のド
レイン側に負荷抵抗として付くので、ＦＥＴ１９のドレ
イン電流Ｉ_dd1 はＶ_d1がＶ_dd−Ｖ_csに達するまでは一定
値Ｉ_csであり、Ｖ_d1がＶ_dd−Ｖ_cs以上になるとＶ_ddにな
るまで直線的に減少する。この特性を図１１において特
性線５２で示す。

【００６６】従って図１０におけるノードｎ2 （ＦＥＴ
１９のドレインと電流飽和抵抗Ｒ_csとの接続点）の電圧
Ｖ_d1とバイアス安定化回路部（ＦＥＴ１９側）の電流Ｉ
_dd1は、それぞれ、図１１における特性線５１と特性線
５２との交点Ｃの電圧Ｖ_c 、電流Ｉ_csとなる。従って、
ＦＥＴ１９のゲート電圧はＶ_c −Ｖ_diode となる。図１
０における抵抗Ｒ_g とコンデンサＣ_s2は、バイアス安定
化回路部と高周波動作部（ＦＥＴ１３側）とを高周波的
に絶縁するために挿入されるローパスフィルタを構成し
ており、抵抗Ｒ_g の抵抗値を数十キロオーム、コンデン
サＣ_s の容量を数ピコファラッド程度にとれば、ＦＥＴ
１３のゲート電流が小さいことも相まって、ＦＥＴ１３
にかかるゲート電圧もＶ_c −Ｖ_diode とみなすことがで
きる。従って、ＦＥＴ１３に流れるドレイン電流Ｉ_dd2
は、第１の実施の形態と同様に前出の（４）式で表すこ
とができる。

【００６７】ここで、ＦＥＴ１３，ＦＥＴ１９の各しき
い値Ｖ_thが変動した場合を考える。図１２はＦＥＴ１
３，ＦＥＴ１９の各しきい値Ｖ_thが変動した場合におけ
る特性線５１の変化を示したものである。この図に示し
たように、ＦＥＴ１３，ＦＥＴ１９の各しきい値Ｖ_thが
変動すると（９）式よりＩ_dd1 が変化するため、Ｉ_dd1
は、ＦＥＴ１３，ＦＥＴ１９の各しきい値Ｖ_thの増減に
対応して、図１２において符号５１ａあるいは５１ｂで
示すような特性線に変化する。この場合、特性線５１と
特性線５２との交点Ｃは、それぞれＣ１，Ｃ２に移動す
るが、電流Ｉ_dd1はＩ_csのまま変化しないので、（４）
式よりＩ_dd2 も変化しない。

【００６８】次に、電源電圧Ｖ_ddが変動した場合を考え
る。図１３は、電源電圧Ｖ_ddが変動した場合における特
性線５２の変化を示したものである。この図に示したよ
うに、電源電圧Ｖ_ddが変動すると、Ｉ_dd1 は電源電圧Ｖ
_ddの増減に対応して、符号５２ａあるいは５２ｂで示す
ような特性線に変化する。この場合は、特性線５１と特
性線５２との交点Ｃは移動しないことから、やはり電流
Ｉ_dd1 はＩ_csのまま変化せず、（４）式よりＩ_dd2 も変
化しない。

【００６９】このように、本実施の形態では、電流飽和
抵抗Ｒ_csの飽和電圧Ｖ_csが下記の（１０）式の条件を満
たすだけ電源電圧Ｖ_ddが大きく、ＦＥＴ特性がＦＥＴ１
３，１９間でばらつきが十分小さく、且つそれらのドレ
インコンダクタンスが十分小さいとすると、Ｉ_dd1 ，Ｉ
_dd2 は共に電流飽和抵抗Ｒ_csの飽和電流Ｉ_csとＦＥＴ１
３，１９のゲート幅で決まる。従って、Ｉ_dd1 ，Ｉ_dd2
の総和である総電源電流Ｉ_ddは、原理的には全くＦＥＴ
１３，１９のしきい値電圧Ｖ_thの変動のようなＦＥＴの
特性ばらつきや電源電圧変動に依存しない。

【００７０】

【数１１】Ｖ_cs≦Ｖ_dd−Ｖ_c …（１０）

【００７１】なお、Ｖ_c は、ＦＥＴ１９のドレイン電圧
であるので、（８）式および（１０）式より、Ｖ_ddは次
の（１１）式の条件を満たす必要がある。

【００７２】

【数１２】Ｖ_g1＋Ｖ_diode ＋Ｖ_c ≦Ｖ_dd …（１１）

【００７３】ここで、本実施の形態について、回路シミ
ュレータ（ＳＰＩＣＥ）によるシミュレーション結果を
挙げる。この例では、Ｖ_dd＝３Ｖ、Ｗ_g1＝８μｍ、Ｗ
_diode＝４μｍ、Ｗ_g2＝２ｍｍ、Ｉ_ddは約１８０ｍＡの
パワーアンプとしている。ここでは、ＦＥＴ１３，１９
間でのＦＥＴ特性のばらつきはないものの、ＦＥＴ特性
については各しきい値Ｖ_th毎に実デバイスの直流特性抽
出結果を用いている。従って、ドレインコンダクタンス
については（４）式を満足するだけ十分に小さいとは言
えない。また、電流飽和抵抗Ｒ_csについては、実測結果
を基に、Ｖ_cs＝１．０Ｖ、Ｉ_cs＝０．６ｍＡの特性とし
た。また、ＦＥＴ１３，１９のしきい値電圧Ｖ_thは中心
値−０．３Ｖに対して±０．２Ｖ変動し、電源電圧Ｖ_dd
は中心値３Ｖに対して±１０％変動する可能性があると
する。これらの仮定は、移動体通信用ＭＭＩＣとして一
般的なものである。

【００７４】以上の条件に基づくシミュレーション結果
を図１４および図１５に示す。図１４はＦＥＴ１３，１
９のしきい値電圧Ｖ_thとＶ_g1，Ｖ_g1＋｜Ｖ_th｜，Ｖ_d1，
Ｖ_dd−Ｖ_d1との関係を示したものである。また、図１５
は、Ｖ_thとＩ_dd2 との関係を示したものである。図１４
より、本例は、ＦＥＴ１９がドレイン電流飽和領域で動
作するという条件（（７）式）と、電流飽和抵抗Ｒ_csに
十分な電圧がかかるという条件（（１０）式）を共に満
足していることが分かる。また、図１５より、Ｉ
_dd2 は、Ｖ_dd，Ｖ_thの変動に対し、電流変動幅が約２０
ｍＡ（中心値に対して約±１０ｍＡ（±５．６％））と
小さく抑えられており、本実施の形態に係るバイアス安
定化回路によれば、実デバイスにおいても電流Ｉ_dd2 の
安定性が高いことが分かる。

【００７５】このように本実施の形態に係るバイアス安
定化回路によれば、第１の実施の形態と同様に、外付け
部品を用いることなく且つ無調整で、ＦＥＴの特性のば
らつきや電源電圧の変動によって影響を受けずにＦＥＴ
１３のバイアスを安定化させることができる。その結
果、歩留りの向上や部品の削減によるＩＣ並びにセット
のコスト低減、ＩＣの使い勝手の向上が期待できる。し
かも、本実施の形態に係るバイアス安定化回路は、エン
ハンスメントモードのＦＥＴを用いた回路のみならず、
ディプリーションモードのＦＥＴを用いた回路について
も適用可能であるため、移動体通信機器において消費電
流を大きく占めるパワーアンプ等の電流安定化が実現で
きることから、機器全体の特性のばらつきを抑える上で
非常に有効な手段となる。また、ＭＭＩＣ３０内に電流
飽和抵抗Ｒ_csおよびダイオード３１を設けることは、従
来のＭＭＩＣにおけるプロセスの工程を変更することな
く行うことができる。

【００７６】なお、本発明は上記各実施の形態に限定さ
れず、例えば、本発明が適用される回路は、図１あるい
は図１０に示した構成の回路に限定されず、また、本発
明は、ＭＭＩＣに限らず他の用途の回路にも適用するこ
とができる。

【００７７】

【発明の効果】以上説明したように請求項１記載の電界
効果トランジスタのバイアス安定化回路によれば、カレ
ントミラー方式による電界効果トランジスタのバイアス
安定化回路において、バイアス制御用の電界効果トラン
ジスタに対する負荷抵抗として、所定値以上の印加電圧
に対して電流が飽和する電流飽和抵抗を設けたので、バ
イアス制御用の電界効果トランジスタ側の電流が一定に
保持され、その結果、バイアス安定化の対象となる電界
効果トランジスタ側の電流も一定に保持され、外付け部
品を用いることなく且つ無調整で、電界効果トランジス
タの特性のばらつきや電源電圧の変動によって影響を受
けずにエンハンスメントモードの電界効果トランジスタ
のバイアスを安定化させることができるという効果を奏
する。

【００７８】また、請求項２記載の電界効果トランジス
タのバイアス安定化回路によれば、バイアス制御用の電
界効果トランジスタに対する負荷抵抗として電流飽和抵
抗を設けると共に、バイアス制御用の電界効果トランジ
スタのゲートと電流飽和抵抗側の電極との間に、所定の
電位差を形成するためのダイオードを設けたので、上記
効果に加え、エンハンスメントモードの電界効果トラン
ジスタを用いた回路のみならず、ディプリーションモー
ドの電界効果トランジスタを用いた回路についても適用
可能となるいう効果を奏する。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態に係る電界効果トラ
ンジスタのバイアス安定化回路を含むＭＭＩＣの構成を
示す回路図である。

【図２】図１における電流飽和抵抗の電圧−電流特性を
示す特性図である。

【図３】ガリウムヒ素を用いた電流飽和抵抗の素子構造
の一例を示す平面図である。

【図４】図３に示した電流飽和抵抗の素子構造の断面図
である。

【図５】図１におけるバイアス制御用のＦＥＴのドレイ
ン電圧−ドレイン電流特性を示す特性図である。

【図６】図１におけるＦＥＴのしきい値が変動した場合
におけるドレイン電圧−ドレイン電流特性の変化を示す
特性図である。

【図７】図１における電源電圧が変動した場合における
ＦＥＴのドレイン電圧−ドレイン電流特性の変化を示す
特性図である。

【図８】本発明の第１の実施の形態に係る電界効果トラ
ンジスタのバイアス安定化回路についてのシミュレーシ
ョン結果を示す特性図である。

【図９】従来のカレントミラー方式によるアクティブバ
イアス安定化回路を用いた場合についてのシミュレーシ
ョン結果を示す特性図である。

【図１０】本発明の第２の実施の形態に係る電界効果ト
ランジスタのバイアス安定化回路を含むＭＭＩＣの構成
を示す回路図である。

【図１１】図１０におけるバイアス制御用のＦＥＴのド
レイン電圧−ドレイン電流特性を示す特性図である。

【図１２】図１０におけるＦＥＴのしきい値が変動した
場合におけるドレイン電圧−ドレイン電流特性の変化を
示す特性図である。

【図１３】図１０における電源電圧が変動した場合にお
けるＦＥＴのドレイン電圧−ドレイン電流特性の変化を
示す特性図である。

【図１４】本発明の第２の実施の形態に係る電界効果ト
ランジスタのバイアス安定化回路についてのシミュレー
ション結果を示す特性図である。

【図１５】本発明の第２の実施の形態に係る電界効果ト
ランジスタのバイアス安定化回路についてのシミュレー
ション結果を示す特性図である。

【図１６】従来のＭＭＩＣによる１段アンプの代表的な
回路の構成を示す回路図である。

【図１７】従来のバイアス無調整回路の構成を示す回路
図である。

【図１８】従来のセルフバイアス方式を用いたＭＭＩＣ
の構成を示す回路図である。

【図１９】図１０に示した回路のゲートバイアス電圧を
発生する回路の構成を示す回路図である。

【図２０】従来のカレントミラー方式によるアクティブ
バイアス安定化回路を含むＭＭＩＣの構成を示す回路図
である。

【図２１】図２０におけるバイアス制御用のＦＥＴのド
レイン電圧−ドレイン電流特性を示す特性図である。

【図２２】図２０におけるＦＥＴのしきい値が変動した
場合におけるドレイン電圧−ドレイン電流特性の変化を
示す特性図である。

【図２３】図２０における電源電圧が変動した場合にお
けるＦＥＴのドレイン電圧−ドレイン電流特性の変化を
示す特性図である。

【符号の説明】

１０…ＭＭＩＣ、１３，１９…ＦＥＴ、３１…ダイオー
ド、Ｒ_cs…電流飽和抵抗

Claims (2)

【特許請求の範囲】
1. 【請求項１】 バイアス安定化の対象となるエンハンス
   メントモードの電界効果トランジスタと共にカレントミ
   ラー回路を構成するバイアス制御用のエンハンスメント
   モードの電界効果トランジスタを備え、バイアス安定化
   の対象となる電界効果トランジスタのバイアスを安定化
   させるカレントミラー方式による電界効果トランジスタ
   のバイアス安定化回路において、 前記バイアス制御用の電界効果トランジスタに対する負
   荷抵抗として、所定値以上の印加電圧に対して電流が飽
   和する電流飽和抵抗を設けたことを特徴とする電界効果
   トランジスタのバイアス安定化回路。
2. 【請求項２】 バイアス安定化の対象となる電界効果ト
   ランジスタと共にカレントミラー回路を構成するバイア
   ス制御用の電界効果トランジスタを備え、バイアス安定
   化の対象となる電界効果トランジスタのバイアスを安定
   化させるカレントミラー方式による電界効果トランジス
   タのバイアス安定化回路において、 前記バイアス制御用の電界効果トランジスタに対する負
   荷抵抗として、所定値以上の印加電圧に対して電流が飽
   和する電流飽和抵抗を設けると共に、前記バイアス制御
   用の電界効果トランジスタのゲートと前記電流飽和抵抗
   側の電極との間に、所定の電位差を形成するためのダイ
   オードを設けたことを特徴とする電界効果トランジスタ
   のバイアス安定化回路。