JPH09246884A - 増幅器回路 - Google Patents

Abstract

(57)【要約】 【課題】 充分な静止電流制御が可能で、管理可能な大
きさの制御トランジスタを有する増幅器出力段を提供す
る。 【解決手段】 本発明の実施例は、出力段を改良した増
幅器を有する。特に、本発明の実施例は、適正な増幅器
動作のために、充分な静止電流制御を提供できる静止電
流制御トランジスタデバイスの領域を減少した出力段を
有する演算増幅器を有する。この出力段は、電流転流装
置を有し、これにより静止電流制御トランジスタ領域へ
流れる電流は、演算増幅器の適正な動作を侵すことなく
変流することにより減少できる。かくして静止電流制御
トランジスタの大きさは、演算増幅器の全体性能を犠牲
にすることなく大幅に低減できる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、増幅器回路に関
し、演算増幅器を含む増幅器の出力段の構成に関する。

【０００２】

【従来の技術】従来の増幅器出力段は、通常正ドライバ
と負ドライバと称する一対の出力駆動トランジスタに接
続された一対の制御トランジスタを特徴としている。演
算増幅器の出力段内の回路は、過剰なクロスオーバ歪を
避けるために、正の電圧源から正ドライバと負ドライバ
を介して、負の電圧源に流れる静止電流を小さく維持す
るよう設計しなければならない。これは幅広い温度範囲
に亘って、例えば回路の最大駆動電流と静止電流との間
の比が、１００対１から１０００対１の範囲に維持する
ことにより達成できる。

【０００３】一般的に静止電流は、静止状態あるいは無
負荷状態での演算増幅器の全電流を意味する。充分な性
能と適切な信号応答を達成するために、演算増幅器内で
適正に静止電流を制御することが必要である。

【０００４】図１，２は、それぞれバイポーラ技術とＭ
ＯＳ（金属酸化物半導体）技術における従来の演算増幅
器の出力段を表すブロック図である。これらの図と以下
の説明においては、バイポーラトランジスタは英文文字
Ｑで、ＭＯＳトランジスタ、例えば二重拡散金属酸化物
半導体（double diffused metal oxide-semiconductor
（ＤＭＯＳ）） トランジスタと絶縁ゲート電界効果型
トランジスタ（insulated-gate field-effect transist
ors（ＩＧＦＥＴ））は、英文文字Ｍで、抵抗は英文文
字Ｒで表すものとする。以下の説明において、バイポー
ラ回路とＭＯＳ回路の両方のそれぞれの対応する構成要
素は、同一の番号で表す。

【０００５】またほぼ同一のチャネル長さを有する全て
のＩＧＦＥＴについては、材料接合部の間のそれぞれの
チャネル幅（ミクロンで表す）の乗算係数を性能比較の
ために表し、当業者がデバイスを適宜選択できるように
している。例えば図２においては、ＰチャネルＩＧＦＥ
Ｔ Ｍ１（×１００）は、１００倍のチャネル幅を有
し、このことはＭ１の性能は、並列に接続した約１００
個のＰチャネルＩＧＦＥＴ Ｍ４（×１）に相当する。
以下の議論においては、この乗算係数は、特徴サイズと
も称する。同様な特徴サイズは、バイポーラトランジス
タにもＤＭＯＳトランジスタに対しても存在する。この
ようなトランジスタデバイスの比較方法は当業者にとっ
て公知である。

【０００６】一般的に大きなエミッタ領域（バイポーラ
トランジスタにおいて）、あるいはチャネル幅（ＭＯＳ
トランジスタにおいて）を有し、その結果したがって大
きな特徴サイズを有するデバイスは、物理的に大型とな
るが、しかしこのような関係は、常に比例するものでは
ない。そのため以下の議論においては、バイポーラトラ
ンジスタあるいはＭＯＳトランジスタのサイズ（例え
ば、×１，×１０，×１００）に関する比較規準は、ほ
ぼ同一のエミッタの設計あるいはチャネル幅を有する類
似のデバイスに比較して、デバイスのそれぞれのエミッ
タ領域係数あるいはチャネル幅係数にのみ関係する。し
かしこのことは必ずしも物理的な形状の大きさを意味す
るものではない。

【０００７】図１の構成においては、相補型エミッタ出
力構成示す。この構成では一対のダイオード接続された
制御トンランジスタＱ１，Ｑ２は対応する一対の出力駆
動トランジスタＱ４，Ｑ５に接続されている。

【０００８】通常バイポーラの相補型出力構成は、バイ
ポーラのＮＰＮ出力駆動トランジスタと、バイポーラの
ＰＮＰ出力駆動トランジスタとを特徴としている。この
ようなエミッタ出力構成は、バイポーラＰＮＰ出力駆動
トランジスタとバイポーラＮＰＮ出力駆動トランジスタ
を組み合わせることにより得られる公知の構成である。
そしてこのような各デバイスのエミッタは、演算増幅器
の出力端末に接続されている。

【０００９】図１には出力段１２を有する従来技術に係
る演算増幅器１０が示されている。この演算増幅器１０
は、反転入力１６と非反転入力１８と出力２２を有する
第１段１４を有する。この第１段１４は、正ソース電圧
２４と負ソース電圧２６に接続されている。以下の議論
のために第１段１４は、通常、図１には示されていない
従来の演算増幅器の段、例えば入力段とバイアス段を表
す。

【００１０】一定電流ソース３２（例、１００μＡ）が
正ソース電圧２４とノード４１との間に接続されてい
る。ＮＰＮバイポーラトランジスタＱ３は、負ソース電
圧２６と第１段１４からの出力２２とノード４２との間
に接続されている。Ｑ３と一定電流ソース３２とは、従
来は演算増幅器の入力段と出力段との間に存在する第２
段の一部と考えられていたが、本明細書においては、第
１段１４あるいは出力段１２のいずれかの一部とは見な
していない。従来技術ではＱ３は、第２段の増幅トラン
ジスタと称するものである。

【００１１】従来技術に係る演算増幅器１０の出力段１
２において、一対の静止電流制御トランジスタ、例えば
ダイオード接続されたＰＮＰバイポーラトランジスタＱ
１（×１００）とダイオード接続されたＮＰＮバイポー
ラトランジスタＱ２（×１００）とは、共にノード４１
と４２の間に接続されている。具体的に述べるとＱ１の
エミッタは、ノード４１に接続され、Ｑ１のベースとコ
レクタは、Ｑ２のベースとコレクタに接続されている。
Ｑ２のエミッタは、ノード４２に接続され、その結果Ｑ
３のコレクタと一体になって動作する。

【００１２】またノード４２には出力駆動トランジス
タ、例えば、ＰＮＰトランジスタＱ５（×１００）のベ
ースが接続されている。Ｑ５のエミッタは、従来技術に
係る演算増幅器１０の出力３６にノード４３を介して直
接接続され、Ｑ５のコレクタは、負ソース電圧２６に接
続されている。従来技術ではＱ５は、負出力ドライバと
称するものである。

【００１３】従来技術に係る演算増幅器１０は別の（正
の）出力ドライバ、例えばＮＰＮトランジスタＱ４（×
１００）を有する。Ｑ４のコレクタは、正ソース電圧２
４に接続され、エミッタは、出力３６にノード４３を介
して接続されている。Ｑ４のベースは、ノード４１に接
続され、このノード４１は、一定電流ソース３２とダイ
オード接続されたＰＮＰトランジスタＱ１のエミッタの
両方に接続されている。

【００１４】通常、静止電流制御トランジスタＱ１，Ｑ
２は、一体となって出力段１２の入力サイドあるいは制
御サイドを構成する。同様に正出力ドライバＱ４と負出
力ドライバＱ５とは、一体となって出力段１２の出力サ
イドを構成する。

【００１５】図１の回路の動作について説明する。一定
電流ソース３２は、約１００μＡの電流源であるため
に、約１００μＡの電流がＱ１，Ｑ２に流れる。Ｑ１，
Ｑ５が等価（即ち、同一の特徴サイズとトランジスタの
型を有する）の場合、およびＱ２，Ｑ４が等価の場合に
は、出力駆動トランジスタＱ４，Ｑ５の静止電流は一
定、即ち全温度範囲に亘って約１００μＡである。この
ため所望の動作要件および性能要件が満たされることに
なる。

【００１６】しかし、このような基本的構成において
は、各制御トランジスタＱ１，Ｑ２は、適正な動作を行
うためには各出力駆動トランジスタＱ４，Ｑ５（例、×
１００）と同一の特徴サイズを有さなければならない。
このような要件は、全体の物理的大きさとコストの観点
から、製造上好ましくない。

【００１７】この種の問題を解決する既存の技術は、Ｑ
１とＱ２の共通ベースコレクタ接続間（即ちノード４４
と４５の間）に１．２ＫΩ（１２００オーム）の抵抗値
を有する抵抗（図示せず）を接続し、そのベースとコレ
クタとをノード４４，４５にそれぞれ接続することであ
る。このように変更することにより、Ｑ４のベースとＱ
５のベースの間の電位は、約１２０ｍＶだけ減少する。

【００１８】６０ｍＶの変化は、バイポーラトランジス
タ技術では、約１桁を表す。そのためバイポーラトラン
ジスタのベース−エミッタ接合の間の６０ｍＶの変化
は、コレクタ電流の１桁の変化に比例することになる。
あるいは別の言い方をすると、トランジスタのサイズの
１桁の変化を表す。かくしてＱ４，Ｑ５のベース接続間
の１２０ｍＶの電圧効果により、Ｑ１，Ｑ２（Ｑ１に対
し６０ｍＶ、Ｑ２に対し６０ｍＶ）の両方は、出力駆動
トランジスタＱ４，Ｑ５よりも１桁小さくなる（即ち、
×１０）。

【００１９】しかし、上述したような回路構成は、大き
な温度問題を抱えており、この回路の正のフィードバッ
ク特性がこの回路を不安定なものにしている。実際問題
として、ここに述べたような多くの回路構成では、静止
電流は温度および製造上の変動に大きく依存することに
なり、これは好ましくはない。

【００２０】同様な問題は、図１の回路のＭＯＳ技術で
も存在する。図２は、Ｎチャネル出力駆動トランジスタ
のみを用いるために、疑似相補型ソース出力構成を用い
た出力回路を示す。通常、ソース出力構成はＭＯＳＰチ
ャネル出力駆動トランジスタとＭＯＳＮチャネル出力駆
動トランジスタを組み合わせて、各デバイスのソースを
演算増幅器の出力端末に接続することにより構成され
る。このようなソース出力構成は、複雑な負荷インピー
ダンスを駆動しなければならないような応用例において
安定性を考慮した場合に用いられる。

【００２１】この疑似相補型構成においては、出力駆動
トランジスタの少なくとも１つは、合成回路により置き
換えられ、その合成回路の各要素は、一体となって、単
一出力駆動トランジスタと同様な動作を示す。通常、モ
ノリシックにコンパティブルなＰチャネルＤＭＯＳトラ
ンジスタを製造することが、困難なためにＮチャネルＤ
ＭＯＳトランジスタのみを有する合成回路は、Ｐチャネ
ル駆動トランジスタとして用いられる。

【００２２】図２を参照すると、疑似相補型出力段（１
２で示す）を有する従来技術に係る演算増幅器１０が示
されている。この演算増幅器１０は、反転入力１６と非
反転入力１８と出力２２を有する第１段１４を有する。
この第１段１４は、正ソース電圧２４と負ソース電圧２
６に接続されている。以下の説明のために、第１段１４
は、通常第２段と出力段即ち入力段とバイアス段と補償
段を除いた全ての段を表す。

【００２３】一定電流ソース３２（例えば、１００μＡ
の電流源）が、正ソース電圧２４とノード４１との間に
接続されている。ＮチャネルＤＭＯＳトランジスタＭ３
は、負ソース電圧２６と出力２２とノード４２との間に
接続されている。通常一定電流ソース３２と、ＤＭＯＳ
トランジスタＭ３の両方は、演算増幅器の入力段と出力
段との間に存在する第２段の１部と見ることもできる
が、以下の議論では、第１段１４あるいは出力段１２の
いずれかの一部とは見なさない。通常Ｍ３は、第２段の
演算トランジスタと称する。

【００２４】従来技術に係る演算増幅器１０の出力段１
２においては、一対の静止電流制御トランジスタ（例え
ばダイオード接続されたＰチャネルＩＧＦＥＴ Ｍ１
（×１００）と、ダイオード接続されたＮチャネルＤＭ
ＯＳトランジスタＭ２（×１００）がノード４１と４２
の間に接続されている。具体的に説明すると、ＩＧＦＥ
Ｔ Ｍ１のソースはノード４１に、ゲートとドレインは
ＤＭＯＳトランジスタＭ２のゲートとドレインに接続さ
れている。ＤＭＯＳトランジスタＭ２のソースはノード
４２に、そしてＤＭＯＳトランジスタＭ３のドレインに
接続されている。

【００２５】ノード４２には、出力駆動トランジスタあ
るいは等価回路、例えば、ＰチャネルＩＧＦＥＴ Ｍ４
（×１），ＮチャネルＤＭＯＳトランジスタＭ５（×
１），ＮチャネルＤＭＯＳトランジスタＭ７（×１０
０）により構成される合成回路が接続される。図２に示
すようにノード４２は、高電圧ＰチャネルＩＧＦＥＴ
Ｍ４（×１００）のゲートに接続され、そのソースは、
従来技術に係る演算増幅器１０の出力３６にノード４３
を介して接続される。Ｍ４のドレインは、ダイオード接
続されたＮチャネルＤＭＯＳトランジスタＭ５のゲート
とドレインに接続される。ＤＭＯＳトランジスタＭ５の
ソースは、直接負ソース電圧２６に接続される。

【００２６】正ソース電圧２４と出力３６との間には、
正出力ドライバ、例えばＮチャネルＤＭＯＳトランジス
タＭ６（×１００）が接続される。同図に示すように、
ＤＭＯＳトランジスタＭ６のドレインは正ソース電圧２
４に接続され、ＤＭＯＳトランジスタＭ６のゲートはノ
ード４１に、そしてＤＭＯＳトランジスタＭ６のソース
は出力３６にノード４３を介して接続される。

【００２７】従来技術に係る演算増幅器１０内の最後の
要素は、ＮチャネルＤＭＯＳトランジスタＭ７（×１０
０）であり、これはＭ５に接続され、それによりＭ７の
ゲートは、Ｍ５のゲートとドレインに接続される。そし
てＭ５のゲートとドレインは、Ｍ４のドレインに接続さ
れる。Ｍ７のドレインは、出力３６にノード４３を介し
て接続され、Ｍ７のソースは、直接負ソース電圧２６に
接続される。

【００２８】前述したようにＭ４，Ｍ５，Ｍ７は、一体
となって合成駆動回路３８を構成し、この合成駆動回路
３８はそのＰチャネルＤＭＯＳとして機能し、そのソー
スは出力３６に、そのドレインは負ソース電圧２６に、
そのゲートはノード４２に接続される。かくして合成駆
動回路３８は、Ｍ６と組み合わされて安定に必要なソー
ス出力構成の要件を満たす。

【００２９】図２の回路の動作について説明する。Ｍ１
（×１００）は、Ｍ４（×１）の１００倍大きいので、
そのゲート−ソース電圧は、Ｍ１を流れる電流がＭ４を
流れる電流の１００倍大きい。Ｍ５（×１）とＭ７（×
１００）により構成される増幅電流ミラーにより、Ｍ７
を流れる電流は、Ｍ４を流れる電流の１００倍以上にな
る。

【００３０】同様にＭ２（×１００）が、Ｍ６（×１０
０）に等しい場合には、そのゲート−ソース電圧は、そ
の電流が等しいときに等しくなる。このような条件が存
在すると、Ｍ１，Ｍ２，Ｍ４，Ｍ６に関する電圧ループ
式は、Ｍ６，Ｍ７のドレイン電流が一定電流ソース３２
に等しくなったときに満足される。しかし、図１のバイ
ポーラ回路の場合と同様に、適正な動作を行うために
は、Ｍ１とＭ２のサイズは出力駆動トランジスタＭ６と
Ｍ７と同程度に大きい。前述したようにこのようなトラ
ンジスタのサイズは、製造する観点から問題である。

【００３１】ある種のＭＯＳ演算増幅器回路において
は、この種の問題を解決するために簡単な抵抗バイアス
系（図示せず）を用いる。即ち、デバイスＭ１とＭ２を
ノード４１と４２の間に接続された適当な抵抗値を有す
る抵抗でもって置換するか、あるいはデバイスＭ１，Ｍ
２を取り除きノード４１と４２を短絡する。しかし、こ
の両方の構成とも比較的大きなクロスオーバ歪が発生
し、これは好ましくない。

【００３２】

【発明が解決しようとする課題】したがって本発明の目
的は、充分な静止電流制御が可能で、前述したような問
題を有さない管理可能な大きさの制御トランジスタを有
する増幅器出力段を提供することである。

【００３３】

【課題を解決するための手段】本発明は、特許請求の範
囲に記載された通りである。本発明の実施例は、出力段
を改良した増幅器を有する。特に、本発明の実施例は、
適正な増幅器動作のために、充分な静止電流制御を提供
できる静止電流制御トランジスタデバイスの領域を減少
した出力段を有する演算増幅器を有する。この出力段
は、電流転流装置を有し、これにより静止電流制御トラ
ンジスタ領域へ流れる電流は、演算増幅器の適正な動作
を侵すことなく変流することにより減少できる。かくし
て静止電流制御トランジスタの大きさは、演算増幅器の
全体性能を犠牲にすることなく大幅に低減できる。

【００３４】

【発明の実施の形態】本明細書の議論に際しては、×
１，×１０，×１００として示された比較数字はほぼ同
一のチャネル長さを有する同一タイプのＭＯＳデバイス
の特徴サイズ（物理的にはチャネル幅がそれぞれ１倍,
１０倍,１００倍異なる）に関するものであり、またバ
イポーラデバイスにおいては、これらの比較数字は等し
いサイズのエミッタを表すものとする。このようなトラ
ンジスタデバイスの比較は当業者に公知である。

【００３５】図３には、本発明の一実施例による相補型
エミッタ出力構成の出力段５２を有する演算増幅器５０
を示している。この演算増幅器５０は、反転入力端末５
６と非反転入力端末５８と出力端末６２を有する第１段
５４を有する。またこの第１段５４は、正ソース電圧６
４と負ソース電圧６６に接続されている。この第１段５
４は、図３には示されていない演算増幅器の第２段と出
力段と、例えば補償段とバイアス段とを除いた全ての段
を表す。さらに演算増幅器５０の新たな出力段を除い
て、本発明の演算増幅器は従来構成と同じである。

【００３６】電流ソース７２は、正ソース電圧６４とノ
ード８１との間に接続されている。Ｑ３は、負ソース電
圧６６と第１段５４の出力端末６２とノード８２との間
に接続されている。電流ソース７２とＱ３は、演算増幅
器の入力段と出力段との間に存在する第２段の一部と見
なすことができるが、本明細書の議論に際しては、出力
段５２あるいは第１段５４のいずれの一部とは見なされ
ない。従来技術によれば、Ｑ３は第２段の増幅トランジ
スタである。

【００３７】演算増幅器５０の出力段５２においては、
静止電流制御トランジスタ、例えばダイオード接続され
たＰＮＰバイポーラトランジスタＱ１（×１）と、ダイ
オード接続されたＮＰＮバイポーラトランジスタＱ２
（×１）は、ノード８１と８２の間で動作可能に接続さ
れる。例えば、Ｑ１のエミッタはノード８１に接続さ
れ、Ｑ１のベースとコレクタはＱ２のベースとコレクタ
に接続される。また、Ｑ２のエミッタはノード８２に接
続され、かくして第２段の増幅器Ｑ３のコレクタに動作
可能に接続される。

【００３８】ノード８２には負出力ドライバ、例えばＰ
ＮＰ出力駆動トランジスタＱ５（×１００）のベースが
接続され、このＱ５のエミッタは従来技術に係る演算増
幅器１０の出力端末７６にノード８３を介して接続され
る。Ｑ５のコレクタは、直接負ソース電圧６６に接続さ
れる。

【００３９】正出力ドライバ、例えばＮＰＮ出力駆動ト
ランジスタＱ４（×１００）は、正ソース電圧６４と出
力端末７６の間に接続される。Ｑ４のベースはノード８
１に動作可能に接続され、このノード８１は電流ソース
７２とダイオード接続されたＱ１のエミッタに接続され
る。このエミッタは出力端末７６にノード８３を介して
接続され、Ｑ４のコレクタは直接正ソース電圧６４に接
続される。

【００４０】本明細書の議論では、静止電流制御トラン
ジスタＱ１，Ｑ２は一体となって出力段５２の入力ある
いは制御サイドを構成する。同様に出力ドライバＱ４，
Ｑ５は、一体となって、出力段５２の出力サイドを構成
する。

【００４１】本発明の回路は以下に詳述するように、従
来の演算増幅器に関連した問題を第２段の電流と静止電
流制御トランジスタＱ１，Ｑ２から転流させて解決して
いる。本明細書における転流装置あるいは電流転流装置
とは、例えば制御トランジスタを流れる電流を演算増幅
器の動作性能に悪い影響を及ぼすことなく低減するデバ
イスの構成を意味する。電流は、静止電流制御トランジ
スタのようなキーデバイスを迂回して、即ち転流させる
ことにより低減できる。

【００４２】本発明の一実施例においては、電流転流装
置は出力段５２の制御サイドと出力サイドとの間に動作
可能に接続された電流ミラー装置と接続された電流増幅
トランジスタを含む。例えば、この電流増幅トランジス
タは、制御トランジスタに第１電流ミラー装置を構成す
るような方法で接続される。かくしてこの第１電流ミラ
ー装置は、電流転流装置の一部として存在する電流ミラ
ー装置に接続される。

【００４３】この電流ミラー装置は、第２の増幅トラン
ジスタのベース−エミッタ接合間に接続される第１ダイ
オード接続されたトランジスタの公知のバイアス技術で
ある。この構成においては、２つのトランジスタは類似
のものであり、両方のトランジスタのベース−エミッタ
電圧は実質的に等しく、その結果これらのトランジスタ
を流れるコレクタ電流はほぼ等しい。

【００４４】図３においては、７９が電流転流装置とし
て示されている。ＮＰＮ増幅トランジスタＱ７は、静止
電流制御トランジスタＱ１，Ｑ２に接続され、これによ
りＱ７はダイオード接続された静止電流制御トランジス
タＱ２を有する電流ミラー装置を構成する。ダイオード
接続されたＰＮＰトランジスタＱ６と、増幅用ＰＮＰト
ランジスタＱ８により構成された第２電流ミラー装置が
それに接続される。

【００４５】具体的に述べるとＱ７のベースは、Ｑ２の
ベースとコレクタとＱ１のベースとコレクタに接続され
る。Ｑ７のエミッタは、Ｑ２のエミッタとＱ５のベース
にノード８２を介して接続される。Ｑ７のコレクタは、
Ｑ６とＱ８により構成される第２電流ミラー装置に接続
される。

【００４６】ダイオード接続されたＱ６のベースとコレ
クタは、Ｑ７のコレクタとＱ８のベースに接続される。
Ｑ６とＱ８の両方のエミッタは、ノード８１に接続さ
れ、このノード８１は電流ソース７２とＱ１のエミッタ
とＱ４のベースに接続される。Ｑ８のコレクタは、Ｑ５
のベースに接続され、このＱ５はノード８２を介してＱ
７，Ｑ２のエミッタとＱ３のコレクタに接続される。

【００４７】制御トランジスタＱ１（×１）とＱ２（×
１）は、それぞれ対応する出力駆動トランジスタＱ４
（×１００）とＱ５（×１００）の特徴サイズの１００
分の１（即ち２桁小さい）である。このことは従来の制
御トランジスタが、その従来の出力駆動トランジスタの
サイズに等しいか、せいぜい５分の１であるの対照的で
ある。またＱ７（×９）は、Ｑ２（×１）の特徴サイズ
の９倍であり、Ｑ８（×１０）は、Ｑ６（×１）の特徴
サイズの１０倍である。これらの大きさの関係について
以下に詳述する。

【００４８】次に図３に示された装置の動作について説
明する。次のことを仮定すると、この場合電流ソース７
２は、約１００μＡの電流ソースであり、Ｑ１とＱ２の
両方は（×１）で、その結果電流ソース７２から約１μ
Ａの電流がＱ１，Ｑ２に流れる。Ｑ２，Ｑ７により形成
された電流ミラーによりＱ７（×９）を流れる電流は、
Ｑ２（×１）を流れる電流の９倍である。かくしてＱ２
を１μＡの電流が流れるために、９μＡの電流はＱ７を
流れ、その結果９μＡの電流は、Ｑ６（×１）を流れな
ければならない。

【００４９】Ｑ６（×１）と、Ｑ８（×１０）により構
成された第２の電流ミラーにより、Ｑ８を流れる電流
は、Ｑ６を流れる電流の１０倍になる。そのため９μＡ
の電流がＱ６を流れると、９０μＡの電流はＱ８を流れ
る。すると３個のブランチを流れる全電流（１μＡ（Ｑ
１，Ｑ２のブランチ）＋９μＡ（Ｑ６，Ｑ７のブラン
チ）＋９０μＡ（Ｑ８のブランチ）＝１００μＡ）は、
電流ソース７２からの電流に等しい。

【００５０】１００μＡの静止電流が、出力駆動トラン
ジスタＱ４，Ｑ５を流れるようにするためには、Ｑ１と
Ｑ２の特徴サイズは、Ｑ５とＱ４のそれよりも１００倍
小さくなければならない。その理由は、Ｑ４，Ｑ５を流
れる電流は、１００倍小さい（１μＡ）だからである。
このような要件は、Ｑ１とＱ２がそれぞれＱ５とＱ４と
同一のベース−エミッタ電圧を有さなければならず、そ
してこれがループ電圧の法則を満足する唯一の方法であ
る。また、各対のトランジスタＱ１とＱ５，Ｑ２とＱ
４，Ｑ２とＱ７，Ｑ６とＱ８内ではこれらの対の２つの
トランジスタは同一タイプで同一構造でその温度特性は
類似して、得られた静止電流は一次オーダまで温度と製
造変動から独立していることを仮定する。

【００５１】本発明の実施例に関連するこのサイズの利
点は明らかである。図１に示された２個のバイポーラ制
御トランジスタＱ１（×１００）とＱ２（×１００）と
は、図３内でバイポーラ制御トランジスタＱ１（×
１），Ｑ２（×１），Ｑ６（×１），Ｑ７（×９）Ｑ８
（×１０）により置換される。サイズ効率機能（即ち、
その物理的サイズを対応して変更することなくトランジ
スタの性能をスケーリングすること）がないものと仮定
すると、図３に示した等価電流制御電流転流装置用のト
ランジスタサイズの領域は、２００から（図１では１０
０＋１００）から２２（１＋１＋１＋９＋１０）に改善
され、即ち８９％改善される。

【００５２】図３に示された構成においては、トランジ
スタＱ１，Ｑ２と共にトランジスタＱ６，Ｑ７，Ｑ８を
適宜の大きさにして、制御トランジスタＱ１とＱ２と出
力駆動トランジスタＱ５，Ｑ４の相対的な大きさに基づ
いた３個の電流ブランチ間の電流関係を２段階増加させ
ることができる。この実施例においては、第１段階の増
加は、第１と第２ブランチ間の１μＡから９μＡであ
り、そして第２段階の増加は、第２ブランチと第３ブラ
ンチとの間の９μＡから９０μＡである。バイポーラ技
術においては、このステップ増加は、比較的小さな幅し
か必要としないが、その理由は製造の困難性と物理的サ
イズの制約条件のためである。

【００５３】図４は、上記のバイポーラ型に対応するＭ
ＯＳ版を表したものである。この構成と動作説明は、バ
イポーラ型と同様である。この実施例においては、演算
増幅器５０は疑似相補出力段５２と第１段５４とを有
し、この第１段５４は反転入力端末５６と非反転入力端
末５８と出力端末６２とを有する。そしてこれは、正ソ
ース電圧６４と負ソース電圧６６に接続される。前述し
たように、演算増幅器５０の新たな出力段を除いて、本
発明のＭＯＳ演算増幅器は、従来構成と同様である。

【００５４】電流ソース７２は、正ソース電圧６４とノ
ード８１との間に接続される。Ｍ３は負ソース電圧６６
と出力端末６２とノード８２の間に接続される。電流ソ
ース７２とＭ３の両方は演算増幅器の入力段と出力段と
の間に存在する第２段の一部と見なされているが、出力
段５２あるいは第１段５４のいずれの一部とは見なされ
ない。従来技術によればＭ３は、第２段の増幅トランジ
スタと称する。

【００５５】演算増幅器５０の出力段５２において、静
止電流制御トランジスタ、例えばダイオード接続された
Ｍ１（×１）とダイオード接続されたＭ２（×１）と
は、ノード８１と８２の間に接続される。例えば具体的
には、Ｍ１のソースはノード８１に接続され、Ｍ１のゲ
ートとドレインは、Ｍ２のゲートとドレインに接続され
る。Ｍ２のソースは、ノード８２に接続され、その結果
Ｍ３のドレインに接続される。

【００５６】正ソース電圧６４には正出力ドライバ、例
えばＭ６（×１００）のドレインが接続される。Ｍ６の
ゲートはノード８１に接続され、このノード８１は電流
ソース７２に、そしてダイオード接続されたＭ１のソー
スに接続される。Ｍ６のソースは出力端末７６にノード
８３を介して接続される。

【００５７】出力端末７６と負ソース電圧６６とノード
８２との間には、負の出力ドライバ、例えば合成駆動回
路７８により構成された回路が接続される。この合成駆
動回路７８は、高電圧Ｍ４（×１）と、ダイオード接続
されたＭ５（×１）と、Ｍ７（×１００）とを有する。
この実施例に示したように、Ｍ４のゲートはノード８２
に接続され、ソースは出力端末７６にノード８３を介し
て接続され、ドレインはＭ５のゲートとドレインに接続
される。Ｍ５のソースは、直接負ソース電圧６６に接続
される。

【００５８】Ｍ７と合成駆動回路７８の残りの構成要素
はＭ５に接続され、その結果Ｍ７のゲートはダイオード
接続されたＭ５のゲートとドレインに接続され、このド
レインはＭ４のドレインに接続される。Ｍ７のドレイン
は出力端末７６にノード８３を介して接続され、Ｍ７の
ソースは負ソース電圧６６に直接接続される。

【００５９】Ｍ４，Ｍ５，Ｍ７は、一体としてＰチャネ
ルの合成駆動回路７８を構成し、これはＰチャネルＤＭ
ＯＳの製造方法が難しいために必要である。Ｍ１とＭ２
は一体となって、出力段５２の入力サイドあるいは制御
サイドを構成し、正駆動回路（Ｍ６）と、負駆動回路
（合成駆動回路７８）は一体となって、出力段５２の出
力サイドを構成する。

【００６０】本発明の実施例のＭＯＳ版では、電流転流
装置７９が示されている。この構成においてはＭ９は、
ダイオード接続されたＭ１とＭ２に接続される。同様に
ダイオード接続されたＭ８とＭ１０により構成される電
流ミラー装置は、Ｍ２とＭ９により構成された電流ミラ
ー装置に接続される。

【００６１】具体的にはＭ９のゲートは、Ｍ２のゲート
とドレインに、そしてＭ１のゲートとドレインに接続さ
れている。Ｍ９のソースは、Ｍ２のソースとＭ４のゲー
トにノード８２を介して接続される。Ｍ９のドレイン
は、Ｍ８とＭ１０により形成される第２電流ミラー装置
に接続される。

【００６２】ダイオード接続されたＭ８のゲートとドレ
インは、Ｍ９のドレインとＭ１０のゲートに接続され
る。Ｍ８とＭ１０のソースは、ノード８１に接続され、
このノード８１は、電流ソース７２とＭ１のソースと正
出力駆動トランジスタＭ６のゲートに接続される。Ｍ１
０のドレインは合成駆動回路７８に、Ｍ４のゲートを介
して接続され、このＭ４のゲートはノード８２を介して
Ｍ２のソースとＭ９のソースと第２段増幅器Ｍ３のドレ
インに接続される。

【００６３】このＭＯＳ版においては、静止電流制御ト
ランジスタＭ１（×１）は、対応する出力ドライバＭ６
（×１００）のサイズの１００分の１以下で、これは従
来の静止電流制御トランジスタが出力駆動トランジスタ
のサイズとほぼ等しいことに比べて対照的である。また
電流転流装置７９の実施例においては、Ｍ８（×１）と
Ｍ１０（×１００）とは低電圧デバイスであり、ＭＯＳ
の元では、×１と×１００の低電圧デバイスは両方とも
その大きさは小さい。

【００６４】図４の装置の大きさは図３のバイポーラ版
と類似する。しかし、図４に示されたＭＯＳ装置におい
ては、第１電流ミラーステップ増加は、ほぼ１（×１か
ら×１）であるのに対し、第２電流ミラーステップ増加
は、１から１００（×１から×１００）である。この種
のバイポーラ装置とは異なり、低電圧ＭＯＳデバイスに
おいては、大きなステップ増加（×１から×１００へ）
が実用的である。

【００６５】この実施例のＭＯＳ版に関するサイズの利
点は、バイポーラ版とは異なったものであるが、その理
由は高電圧ＭＯＳデバイスにおいては、大部分の×１０
０デバイスの物理的大きさは、×１デバイスのそれのわ
ずか５０倍大きいに過ぎないからである。図４に示した
実施例は、図２の制御トランジスタＭ１（×１００）と
Ｍ２（×１００）をＭ１（×１），Ｍ２（×１），Ｍ８
（×１），Ｍ９（×１），Ｍ１０（×１００）でもって
置換している。

【００６６】この高電圧ＰチャネルトランジスタとＮチ
ャネルトランジスタは、同一のサイズあるいは類似のサ
イズの関係を有すると仮定するのがよい。さらに低電圧
ＰチャネルのＭ８（×１）とＭ１０（×１００）を組み
合わせたものは１個の高電圧ＭＯＳトランジスタとほぼ
同一のサイズを有するに過ぎない。かくして、全体の制
御トランジスタのサイズ（即ち、図２のＭ１とＭ２）
は、×２００（×１００＋×１００）から約×４（×１
＋×１＋×１＋×１）に低減されこの減少率は９８％で
ある。

【００６７】このような構成において高電圧ＩＧＦＥＴ
Ｍ１とＭ４、低電圧ＩＧＦＥＴＭ８とＭ１０とＤＭＯ
Ｓ Ｍ２，Ｍ９，Ｍ６は同様な温度性能に対し、同一の
タイプと同一の構成で演算増幅器の正電流は、温度と製
造変動から独立したものである。

【００６８】特定のＭＯＳ構成の数少ない制限の内の一
つは早期電流効果（Early currenteffect）である。こ
の早期電流効果を修正するために、ダイオード接続され
たＭ１１が、図５に示すようにＭ１０のドレインとノー
ド８２の間に接続される。

【００６９】

【発明の効果】以上述べたように本発明は、充分な静止
電流制御が可能で、管理可能な大きさの制御トランジス
タを有する増幅器出力段を提供する。特に、本発明の実
施例は、適正な増幅器動作のために、充分な静止電流制
御を提供できる静止電流制御トランジスタデバイスの領
域を減少した出力段を有する演算増幅器を有する。この
出力段は、電流転流装置を有し、これにより静止電流制
御トランジスタ領域へ流れる電流は、演算増幅器の適正
な動作を侵すことなく変流することにより減少できる。
かくして静止電流制御トランジスタの大きさは、演算増
幅器の全体性能を犠牲にすることなく大幅に低減でき
る。

【図面の簡単な説明】

【図１】従来技術に係るバイポーラ演算増幅器出力段の
ブロック図

【図２】従来技術に係るＭＯＳ演算増幅器出力段のブロ
ック図

【図３】本発明の一実施例によるバイポーラ演算増幅器
出力段のブロック図

【図４】本発明の一実施例によるＭＯＳ演算増幅器出力
段のブロック図

【図５】図４のＭＯＳ演算増幅器出力段の他の実施例を
表すブロック図

【符号の説明】

１０ 従来技術に係る演算増幅器 １２ 出力段 １４ 第１段 １６ 反転入力 １８ 非反転入力 ２２，３６ 出力 ２４ 正ソース電圧 ２６ 負ソース電圧 ３２ 一定電流ソース ３８ 合成駆動回路 ４１，４２，４３，４４，４５ ノード ５０ 演算増幅器 ５２ 出力段 ５４ 第１段 ５６ 反転入力端末 ５８ 非反転入力端末 ６２，７６ 出力端末 ６４ 正ソース電圧 ６６ 負ソース電圧 ７２ 電流ソース ７８ 合成駆動回路 ７９ 電流転流装置 ８１，８２，８３ ノード Ｑ１ ＰＮＰバイポーラトランジスタ Ｑ２，Ｑ３ ＮＰＮバイポーラトランジスタ Ｑ４ ＮＰＮ出力駆動トランジスタ Ｑ５ ＰＮＰ出力駆動トランジスタ Ｑ６，Ｑ８ ＰＮＰトランジスタ Ｑ７ ＮＰＮ増幅トランジスタ Ｍ１ ＰチャネルＩＧＦＥＴ Ｍ２ ＮチャネルＤＭＯＳトランジスタ Ｍ３ ＤＭＯＳトランジスタ Ｍ４，Ｍ８，Ｍ１０ ＰチャネルＩＧＦＥＴ Ｍ５，Ｍ６，Ｍ７，Ｍ９ ＮチャネルＤＭＯＳトランジ
スタ

フロントページの続き (71)出願人 596077259 600 Ｍｏｕｎｔａｉｎ Ａｖｅｎｕｅ, Ｍｕｒｒａｙ Ｈｉｌｌ， Ｎｅｗ Ｊｅ ｒｓｅｙ 07974−0636Ｕ．Ｓ．Ａ.

Claims (7)

【特許請求の範囲】
1. 【請求項１】 一定電流ソース（７２）と共に使用され
   る出力段（５２）を有する増幅器回路（５０）におい
   て、 前記出力段（５２）は、 （Ａ） 駆動トランジスタ構成（Ｑ４，Ｑ５，Ｍ６，７
   ８）を有する出力サイドと、 （Ｂ） 前記一定電流ソース（７２）からの全電流が流
   れる静止電流制御サイドと、を有し、 前記静止電流制御サイドは、出力サイドに接続され、前
   記出力サイドを介して流れる静止電流が、前記静止電流
   制御サイドを流れる電流にに比例する値に維持され、 前記（Ｂ）の静止電流制御サイドは、 （Ｂ１） 前記出力サイドに、前記出力段（５２）内の
   静止電流を、温度変化にもかかわらず、前記値に維持す
   るように前記出力サイドに接続された静止電流制御部分
   （Ｑ１，Ｑ２，Ｍ１，Ｍ２）と、 （Ｂ２） 前記静止電流制御部分に接続される電流転流
   装置（７９）とを有し、 前記静止電流制御サイドは、前記静止電流制御部分を介
   して流れる電流を変化させ、 前記静止電流制御サイドは、少なくとも１つの出力サイ
   ドの駆動トランジスタの特徴サイズよりも小さな特徴サ
   イズを有するトランジスタでもって構成されることを特
   徴とする増幅器回路。
2. 【請求項２】 前記（Ｂ２）の電流転流装置（７９）
   は、前記制御部分を介して流れる電流を減少させ、 前記制御部分が、前記少なくとも１つの出力サイド駆動
   トランジスタの特徴サイズよりも、１桁あるいは２桁小
   さい特徴サイズを有するトランジスタでもって構成され
   ることを特徴とする請求項１の回路。
3. 【請求項３】 前記（Ｂ１）の制御部分（Ｑ１，Ｑ２，
   Ｍ１，Ｍ２）は、少なくとも１つの制御トランジスタを
   含み、 前記（Ｂ２）の電流転流装置（７９）は、少なくとも１
   つの電流転流ブランチを構成するように、前記制御トラ
   ンジスタに動作可能に接続される少なくとも１つの増幅
   トランジスタを有し、 前記電流転流ブランチは、前記一定電流ソース（７２）
   から流れ出る電流の少なくとも１部が、前記電流転流ブ
   ランチを介して流れるようにし、 前記制御トランジスタを流れる電流に比較した前記電流
   転流ブランチを流れる電流の量は、前記制御トランジス
   タの特徴サイズに比較した前記増幅トランジスタの特徴
   サイズに比例することを特徴とする請求項１の回路。
4. 【請求項４】 前記（Ｂ１）の制御部分は、少なくとも
   １つの制御トランジスタを含み、 前記（Ｂ２）の電流転流装置は、 （Ｂ２１） 第１増幅トランジスタを有する第１電流転
   流ブランチと、 （Ｂ２２） 第２増幅トランジスタを有する第２電流転
   流ブランチと、を有し、 前記制御トランジスタに前記一定電流ソースから流れ出
   る電流の少なくとも１部は、前記第１電流転流ブランチ
   を通して流れ、 前記制御トランジスタを介して流れる電流の量に比較し
   た前記第１電流転流ブランチを通して流れる電流の量
   は、前記制御トランジスタの特徴サイズに比較した前記
   第１増幅トランジスタの特徴サイズに比例し、 前記第１電流転流ブランチに接続され、前記一定電流ソ
   ースから流れ出る電流の少なくとも１部は、前記第２電
   流転流ブランチを通して流れ、 前記第２電流転流ブランチを通して流れる電流量は、前
   記第２増幅トランジスタの特徴サイズに関連することを
   特徴とする請求項１の回路。
5. 【請求項５】 前記（Ｂ１）の制御部分は、少なくとも
   １つのダイオード接続された制御トランジスタを有し、 前記（Ｂ２）の電流転流装置は、 （Ｂ２３） 第１電流ミラー装置を構成するように、前
   記ダイオード接続された制御トランジスタに、動作可能
   に接続された第１増幅トランジスタと、 （Ｂ２４） 前記第１増幅トランジスタに動作可能に接
   続された、第２ダイオード接続されたトランジスタと、 （Ｂ２５） 前記第２ダイオード接続されたトランジス
   タに、前記第１電流ミラー装置に動作可能に接続され
   た、第２電流ミラー装置を形成するように動作可能に接
   続された第２増幅トランジスタと、からなり、 前記第１増幅トランジスタと前記第２ダイオード接続さ
   れたトランジスタとは第１電流転流ブランチを構成し、 前記第２増幅トランジスタは、第２電流転流ブランチを
   構成し、 前記第１電流ミラー装置は、前記一定電流ソースから流
   れ出る電流の少なくとも１部は、前記第１電流転流ブラ
   ンチを介して流れるようにし、 前記ダイオード接続された制御トランジスタを流れる電
   流の量に比較した前記第１電流転流ブランチを流れる電
   流の量は、前記ダイオード接続された制御トランジスタ
   の特徴サイズに比較した前記第１増幅トランジスタの特
   徴サイズに比例し、 前記第２電流ミラー装置は、前記一定電流ソースから流
   れ出る電流の少なくとも１部は、前記第２電流転流ブラ
   ンチを介して流れるようにし、 前記ダイオード接続された制御トランジスタを流れる電
   流の量に比較した前記第２電流転流ブランチを流れる電
   流の量は、前記ダイオード接続された制御トランジスタ
   の特徴サイズに比較した前記第２増幅トランジスタの特
   徴サイズに比例することを特徴とする請求項１の回路。
6. 【請求項６】 前記第１増幅トランジスタの特徴サイズ
   は、前記ダイオード接続された制御トランジスタのいず
   れかの特徴サイズよりも大きいことを特徴とする請求項
   １の回路。
7. 【請求項７】 前記第２増幅トランジスタの特徴サイズ
   は、前記ダイオード接続された制御トランジスタの特徴
   サイズよりも大きいことを特徴とする請求項１の回路。