JPH09246921A - 電圧制御発振回路 - Google Patents

Abstract

(57)【要約】 【課題】 制御電流が増加してもゲート遅延時間が減少
しなくなるため、制御直線性が悪かった。 【解決手段】 直列に接続されたゲート回路１，２を有
するリング型発振回路において、ゲート回路２のゲート
出力に対して重み付け回路３で重み係数ａなる重み付け
をするとともに、ゲート回路１のゲート出力に対して重
み付け回路４で重み係数（１−ａ）なる重み付けをし、
それらを加算回路５で加算した後ゲート回路１に帰還さ
せる構成とし、制御回路６で重み係数ａ，（１−ａ）を
差動的に制御することによって発振周波数を制御する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、外部から加えられ
る制御電圧に応じてその発振周波数が可変な電圧制御発
振回路に関し、特に直列接続された複数段のゲート回路
から構成されるリング型発振回路に関する。

【０００２】

【従来の技術】１００ＭＨｚ付近からＧＨｚを超える周
波数帯の電圧制御発振回路として、直列接続された複数
段のゲート回路から構成されるリング型発振回路が知ら
れている。図７に、その従来例の回路構成を示す。この
従来例に係るリング型発振回路では、エミッタフォロワ
付きの差動ゲート回路が３段直列接続された回路構成と
なっている。

【０００３】１段目の差動ゲート回路７１は、エミッタ
が共通接続された差動トランジスタ対Ｑ１１，Ｑ１２
と、そのエミッタ共通接続点とＧＮＤラインとの間に接
続された電流源Ｉｘ１１と、差動トランジスタ対Ｑ１
１，Ｑ１２の各コレクタとＶｃｃ（電源電圧）ラインと
の間に接続された抵抗Ｒ１１，Ｒ１２と、トランジスタ
Ｑ１２のコレクタにベースが接続されかつＶｃｃライン
にコレクタが接続されたエミッタフォロワのトランジス
タＱ１３と、トランジスタＱ１１のコレクタにベースが
接続されかつＶｃｃラインにコレクタが接続されたエミ
ッタフォロワのトランジスタＱ１４と、トランジスタＱ
１３，Ｑ１４の各エミッタとＧＮＤラインとの間に接続
された電流源Ｉｙ１１，Ｉｙ１２とから構成されてい
る。

【０００４】２段目の差動ゲート回路７２も同様に、エ
ミッタが共通接続された差動トランジスタ対Ｑ２１，Ｑ
２２と、そのエミッタ共通接続点とＧＮＤラインとの間
に接続された電流源Ｉｘ２１と、差動トランジスタ対Ｑ
２１，Ｑ２２の各コレクタとＶｃｃラインとの間に接続
された抵抗Ｒ２１，Ｒ２２と、トランジスタＱ２２のコ
レクタにベースが接続されかつＶｃｃラインにコレクタ
が接続されたエミッタフォロワのトランジスタＱ２３
と、トランジスタＱ２１のコレクタにベースが接続され
かつＶｃｃラインにコレクタが接続されたエミッタフォ
ロワのトランジスタＱ２４と、トランジスタＱ２３，Ｑ
２４の各エミッタとＧＮＤラインとの間に接続された電
流源Ｉｙ２１，Ｉｙ２２とから構成されている。

【０００５】３段目の差動ゲート回路７３も同様に、エ
ミッタが共通接続された差動トランジスタ対Ｑ３１，Ｑ
３２と、そのエミッタ共通接続点とＧＮＤラインとの間
に接続された電流源Ｉｘ３１と、差動トランジスタ対Ｑ
３１，Ｑ３２の各コレクタとＶｃｃラインとの間に接続
された抵抗Ｒ３１，Ｒ３２と、トランジスタＱ３２のコ
レクタにベースが接続されかつＶｃｃラインにコレクタ
が接続されたエミッタフォロワのトランジスタＱ３３
と、トランジスタＱ３１のコレクタにベースが接続され
かつＶｃｃラインにコレクタが接続されたエミッタフォ
ロワのトランジスタＱ３４と、トランジスタＱ３３，Ｑ
３４の各エミッタとＧＮＤラインとの間に接続された電
流源Ｉｙ３１，Ｉｙ３２とから構成されている。

【０００６】そして、１段目の差動ゲート回路７１のト
ランジスタＱ１３，Ｑ１４の各エミッタが２段目の差動
ゲート回路７２の差動トランジスタ対Ｑ２１，Ｑ２２の
各ベースに接続され、２段目の差動ゲート回路７２のト
ランジスタＱ２３，Ｑ２４の各エミッタが３段目の差動
ゲート回路７３の差動トランジスタ対Ｑ３１，Ｑ３２の
各ベースに接続され、３段目の差動ゲート回路７３のト
ランジスタＱ３３，Ｑ３４の各エミッタが１段目の差動
ゲート回路７１の差動トランジスタ対Ｑ１１，Ｑ１２の
各ベースに接続されている。

【０００７】上記構成のリング型発振回路において、発
振周波数を制御するには、例えば各段のエミッタフォロ
ワの電流、即ち電流源Ｉｙ１１，Ｉｙ１２，……の電流
Ｉｙを制御すれば良い。この制御電流Ｉｙを減少させる
と、例えばトランジスタＱ１３，Ｑ１４のエミッタ電極
間やエミッタ‐グランド（接地）間のトランジスタの容
量や寄生容量などの影響により、差動ゲート回路７１の
遅延時間が変化する。リング型発振回路は、差動ゲート
回路７１，７２，７３の総遅延時間により発振周期が決
定されるので、制御電流Ｉｙを変化させることにより、
発振周波数が変化する。

【０００８】

【発明が解決しようとする課題】しかしながら、上述し
たリング型発振回路は、高速動作が可能であるという特
徴を持つ反面、図８にその制御特性を示すように、制御
直線性が非常に悪いという欠点がある。すなわち、発振
周波数ｆo は、制御電流Ｉｙが増加するに従って制御感
度が低下し、伸びなくなってくる。これは、図８の制御
特性図から明らかなように、制御電流Ｉｙが増加しても
ゲート遅延時間ｔpdが減少しなくなってくるためで、エ
ミッタフォロワ段以外に差動トランジスタ対段の遅延時
間が固定分として存在する等の理由による。この傾向
は、発振周波数が高くなる程顕著になってくる。

【０００９】本発明は、上記課題に鑑みてなされたもの
であり、その目的とするところは、高速動作が可能でか
つ超高周波まで発振可能という特徴を保ちつつ、制御直
線性の良好な電圧制御発振回路を提供することにある。

【００１０】

【課題を解決するための手段】本発明による電圧制御発
振回路は、直列に接続された複数段のゲート回路と、複
数段のゲート回路の最終段のゲート出力に対して重み付
けを行う第１の重み付け回路と、複数段のゲート回路の
途中段の少なくとも１つのゲート出力に対して重み付け
を行う第２の重み付け回路と、第１，第２の重み付け回
路の各出力を加算して複数段のゲート回路の初段の入力
に帰還させる帰還回路と、第１，第２の重み付け回路の
各重み係数を制御することによって発振周波数を制御す
る制御回路とを備えた構成となっている。

【００１１】上記構成の電圧制御発振回路において、複
数段のゲート回路の各段の遅延時間が発振周波数を決め
るパラメータとなる。第１の重み付け回路は、設定され
た重み係数で最終段のゲート出力に対して重み付けを行
い、第２の重み付け回路は、設定された重み係数で途中
段の少なくとも１つのゲート出力に対して重み付けを行
う。そして、帰還回路は、重み付けされた最終段のゲー
ト出力と途中段の少なくとも１つのゲート出力とを加算
し、複数段のゲート回路の初段の入力に帰還させる。制
御回路は、第１，第２の重み付け回路の各重み係数を制
御することで、最終段のゲート出力と途中段の少なくと
も１つのゲート出力との混合比を変化させる。これによ
り、見掛け上、連続的な遅延時間の制御が可能となる。

【００１２】

【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照しつつ詳細に説明する。

【００１３】図１は、本発明の概念図である。図１にお
いて、ゲート回路１およびゲート回路２が直列接続さ
れ、ゲート回路２のゲート出力に対し重み付け回路３に
おいて重み係数ａで重み付けし、ゲート回路１のゲート
出力に対し重み付け回路４において重み係数（１−ａ）
で重み付けした後、それらを加算回路３で加算し、その
加算出力をゲート回路１に帰還する構成となっている。
重み係数ａ，（１−ａ）は、制御回路６によって制御さ
れる。ここで、ａ＝１の場合は、ゲート回路１およびゲ
ート回路２の遅延時間によって発振周波数が決定され
る。また、ａ＝０の場合は、ゲート回路１の遅延時間の
みによって発振周波数が決定される。

【００１４】図２に、重み係数ａと遅延時間τとの関係
を示す。この制御特性図から明らかなように、重み係数
ａを制御し、ゲート回路１，２の各ゲート出力の混合比
を変化させることにより、連続した遅延特性を得ること
ができる。図２の制御特性図において、特性は線形性
が良好な例、特性は線形性があまり良好でない例であ
る。この線形性は、ゲート回路１，２の立上がり時間
と、ゲート回路２の遅延時間とによって決定される。

【００１５】図３に、ゲート回路１，２の各出力Ａ，Ｂ
の波形の例を示す。良好な線形性を得るには、出力Ａの
スイッチング波形の立上がり（または立下がり）領域と
出力Ｂのそれがオーバーラップしていることが必要とさ
れる。このオーバーラップが小さ過ぎると、図２の特性
のように制御特性の中間に制御感度の高い領域が発生
する。

【００１６】図４は、本発明の具体的回路例を示す回路
図であり、図中、図１と同等部分には同一符号を付して
示してある。図４において、ゲート回路１，２は共に、
２段の差動ゲート回路によって構成されている。

【００１７】すなわち、ゲート回路１は、エミッタが共
通接続された差動トランジスタ対Ｑ１，Ｑ２と、そのエ
ミッタ共通接続点とＧＮＤラインとの間に接続された電
流源Ｉｘ１と、差動トランジスタ対Ｑ１，Ｑ２の各コレ
クタとＶｃｃラインとの間にそれぞれ接続された抵抗Ｒ
１，Ｒ２とからなる１段目の差動ゲート回路１１と、同
様にエミッタが共通接続された差動トランジスタ対Ｑ
３，Ｑ４と、そのエミッタ共通接続点とＧＮＤラインと
の間に接続された電流源Ｉｘ２と、差動トランジスタ対
Ｑ３，Ｑ４の各コレクタとＶｃｃラインとの間にそれぞ
れ接続された抵抗Ｒ３，Ｒ４とからなる２段目の差動ゲ
ート回路１２とから構成され、１段目の差動トランジス
タ対Ｑ１，Ｑ２の各コレクタと２段目の差動トランジス
タ対Ｑ３，Ｑ４の各ベースとが相互に接続されている。

【００１８】ゲート回路２も同様に、エミッタが共通接
続された差動トランジスタ対Ｑ５，Ｑ６と、そのエミッ
タ共通接続点とＧＮＤラインとの間に接続された電流源
Ｉｘ３と、差動トランジスタ対Ｑ５，Ｑ６の各コレクタ
とＶｃｃラインとの間にそれぞれ接続された抵抗Ｒ５，
Ｒ６とからなる１段目の差動ゲート回路２１と、エミッ
タが共通接続された差動トランジスタ対Ｑ７，Ｑ８と、
そのエミッタ共通接続点とＧＮＤラインとの間に接続さ
れた電流源Ｉｘ４と、差動トランジスタ対Ｑ７，Ｑ８の
各コレクタとＶｃｃラインとの間にそれぞれ接続された
抵抗Ｒ７，Ｒ８とからなる２段目の差動ゲート回路２２
とから構成されている。

【００１９】そして、１段目の差動トランジスタ対Ｑ
５，Ｑ６の各コレクタと２段目の差動トランジスタ対Ｑ
７，Ｑ８の各ベースとが相互に接続されている。また、
ゲート回路１の２段目の差動トランジスタ対Ｑ３，Ｑ４
の各コレクタとゲート回路２の１段目の差動トランジス
タ対Ｑ５，Ｑ６の各ベースとが相互に接続されている。
これにより、ゲート回路１とゲート回路２とが直列に接
続されたことになる。

【００２０】ゲート回路２の出力側には第１の差動回路
３１が、ゲート回路１の出力側には第２の差動回路３２
がそれぞれ設けられている。第１の差動回路３１は、エ
ミッタが共通接続された差動トランジスタ対Ｑ９，Ｑ１
０と、トランジスタＱ９のコレクタとＶｃｃラインとの
間に接続された抵抗Ｒ９とから構成され、差動トランジ
スタ対Ｑ９，Ｑ１０の各ベースがゲート回路２の２段目
の差動トランジスタ対Ｑ８，Ｑ７の各コレクタにそれぞ
れ接続されている。

【００２１】第２の差動回路３２も同様に、エミッタが
共通接続された差動トランジスタ対Ｑ１１，Ｑ１２と、
トランジスタＱ１０のコレクタとＶｃｃラインとの間に
接続された抵抗Ｒ１０とから構成され、差動トランジス
タ対Ｑ１１，Ｑ１２の各ベースがゲート回路１の２段目
の差動トランジスタ対Ｑ４，Ｑ３の各コレクタにそれぞ
れ接続されている。

【００２２】また、第１の差動回路３１のトランジスタ
Ｑ９のコレクタと、第２の差動回路３２のトランジスタ
Ｑ１１のコレクタとが共通に接続され、さらにゲート回
路１の１段目のトランジスタＱ１のベースに接続されて
いる。同様に、第１の差動回路３１のトランジスタＱ１
０のコレクタと、第２の差動回路３２のトランジスタＱ
１２のコレクタとが共通に接続され、さらにゲート回路
１の１段目のトランジスタＱ２のベースに接続されてい
る。

【００２３】第１の差動回路３１の差動トランジスタ対
Ｑ９，Ｑ１０のエミッタ共通接続点にはトランジスタＱ
１３のコレクタが接続され、第２の差動回路３２の差動
トランジスタ対Ｑ１１，Ｑ１２のエミッタ共通接続点に
はトランジスタＱ１４のコレクタが接続されている。ト
ランジスタＱ１３，Ｑ１４の各エミッタには、抵抗Ｒ１
１，Ｒ１２の各一端が接続されている。抵抗Ｒ１１，Ｒ
１２の各他端とＧＮＤラインとの間には、電流源Ｉｙ１
が接続されている。トランジスタＱ１３，Ｑ１４の各ベ
ースは、制御入力端子３３，３４にそれぞれ接続されて
いる。

【００２４】制御入力端子３３，３４間には、外部から
制御電圧Ｖｃが印加される。この制御電圧Ｖｃにより、
第１，第２の差動回路３１，３２に流れる電流が差動的
に変化する。これにより、重み係数ａ，（１−ａ）の重
み付けが行われる。そして、第１，第２の差動回路３
１，３２の各出力が加算された上で、ゲート回路１の１
段目の差動トランジスタ対Ｑ１，Ｑ２の各ベースに帰還
される。すなわち、第１，第２の差動回路３１，３２、
トランジスタＱ１３，Ｑ１４、抵抗Ｒ１１，Ｒ１２およ
び電流源Ｉｙ１によって、図１の重み付け回路３，４お
よび加算回路５が構成されている。そして、制御電圧Ｖ
ｃの印加系が制御回路６となる。

【００２５】上述したように、直列接続された複数段
（本例では、４段）の差動ゲート回路１１，１２，２
１，２２を有するリング型発振回路において、最終段の
差動ゲート回路２２のゲート出力と途中の差動ゲート回
路１２のゲート出力に差動的な重み付けをし、それを加
算して初段の差動ゲート回路１１に帰還するようにした
ことにより、見掛け上、連続的な遅延時間の制御が可能
となるので、超高周波、例えば数１００ＭＨｚ〜数ＧＨ
ｚで発振可能な特徴を保ちつつ、良好な制御直線性を得
ることができる。

【００２６】なお、本実施形態では、ゲート回路１およ
びゲート回路２を共に２段の差動ゲート回路によって構
成した場合について説明したが、これに限定されるもの
ではなく、各回路の段数を変えることにより、発振周波
数を希望の値に設定することができる。但し、ゲート回
路２の段数が４段を越えると、一般的には、ゲート回路
１とゲート回路２の各出力のオーバーラップが無くな
り、線形性が損なわれる場合がある。その場合には、ゲ
ート回路２の段数を２〜３段に留め、ゲート回路２と重
み付け回路３，４および加算回路５とを対として複数の
回路を設けることにより、段数がより大きな発振回路を
構成できる。

【００２７】また、本実施形態の変形例として、図５に
示すように、ゲート回路１，２、重み付け回路３，４お
よび加算回路５からなる基本回路を、例えば２段直列に
接続する構成が考えられる。すなわち、基本回路の加算
回路５の加算出力を、追加した基本回路のゲート回路
１′の入力とし、加算回路５′の加算出力を基本回路の
ゲート回路１に帰還する構成となる。なお、２段に限ら
ず、さらに段数を増やすことも可能である。

【００２８】さらに、図６に示すように、例えば３段の
ゲート回路６１，６２，６３を直列に接続し、これらゲ
ート回路６１，６２，６３の各ゲート出力に対して重み
付け回路６４，６５，６６にて重み係数α，β，γの重
み付けをした後、加算回路６７で加算し、この加算出力
をゲート回路６１に帰還させる構成も考えられる。ここ
で、重み係数α，β，γは、α＋β＋γ＝１となるよう
に設定される。また、本回路を基本回路として、この基
本回路を図５の変形例の場合のように直列に接続するこ
とも可能である。

【００２９】

【発明の効果】以上説明したように、本発明によれば、
直列接続された複数段のゲート回路において、最終段の
ゲート出力と途中段の少なくとも１つのゲート出力に重
み付けをし、それを加算して初段に帰還する構成とした
ことにより、見掛け上、連続的な遅延時間の制御が可能
となるので、高速動作が可能でかつ超高周波まで発振可
能という特徴を維持しつつ、制御直線性が良好な電圧制
御発振回路の実現可能となる。

【図面の簡単な説明】

【図１】本発明の原理図である。

【図２】重み係数ａと遅延時間τとの関係を示す制御特
性図である。

【図３】出力Ａ，Ｂの波形図である。

【図４】本発明の具体的回路例を示す回路図である。

【図５】本発明の変形例を示す原理図である。

【図６】本発明の他の変形例を示す原理図である。

【図７】従来例を示す回路図である。

【図８】従来例に係る制御特性図である。

【符号の説明】

１，２ ゲート回路 ３，４ 重み付け回路 ５
加算回路 ６ 制御回路 １１，１２，２１，２２ 差動ゲート
回路

Claims (2)

【特許請求の範囲】
1. 【請求項１】 直列に接続された複数段のゲート回路
   と、 前記複数段のゲート回路の最終段のゲート出力に対して
   重み付けを行う第１の重み付け回路と、 前記複数段のゲート回路の途中段の少なくとも１つのゲ
   ート出力に対して重み付けを行う第２の重み付け回路
   と、 前記第１，第２の重み付け回路の各出力を加算して前記
   複数段のゲート回路の初段の入力に帰還させる帰還回路
   と、 前記第１，第２の重み付け回路の各重み係数を制御する
   ことによって発振周波数を制御する制御回路とを備えた
   ことを特徴とする電圧制御発振回路。
2. 【請求項２】 前記制御回路は、前記第１，第２の重み
   付け回路の各重み係数を差動的に制御することを特徴と
   する請求項１記載の電圧制御発振回路。