JPH0738341A - マルチプライヤ - Google Patents
マルチプライヤInfo
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- JPH0738341A JPH0738341A JP6031886A JP3188694A JPH0738341A JP H0738341 A JPH0738341 A JP H0738341A JP 6031886 A JP6031886 A JP 6031886A JP 3188694 A JP3188694 A JP 3188694A JP H0738341 A JPH0738341 A JP H0738341A
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- JP
- Japan
- Prior art keywords
- transistor
- differential
- current
- amplifier
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-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06G—ANALOGUE COMPUTERS
- G06G7/00—Devices in which the computing operation is performed by varying electric or magnetic quantities
- G06G7/12—Arrangements for performing computing operations, e.g. operational amplifiers specially adapted therefor
- G06G7/16—Arrangements for performing computing operations, e.g. operational amplifiers specially adapted therefor for multiplication or division
- G06G7/163—Arrangements for performing computing operations, e.g. operational amplifiers specially adapted therefor for multiplication or division using a variable impedance controlled by one of the input signals, variable amplification or transfer function
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- Engineering & Computer Science (AREA)
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- Mathematical Physics (AREA)
- Theoretical Computer Science (AREA)
- Power Engineering (AREA)
- Software Systems (AREA)
- Computer Hardware Design (AREA)
- General Physics & Mathematics (AREA)
- Amplifiers (AREA)
Abstract
(57)【要約】
【構成】 第１及び第２差動増幅器は、エミッタが共通
接続されている。第１差動増幅器の一方のトランジスタ
のベースは、第２差動増幅器の一方のトランジスタのベ
ースに接続され、第１及び第２差動増幅器のコレクタ組
は、互いに交差して同相接続される。ダイオード回路網
は、基準電位から並列に第１、第２及び第３電流路を与
え、第１及び第２電流路は、入力信号を受けるように接
続され、第３電流路は、定電流源、及び、第１及び第２
差動増幅器の他方のトランジスタのベースに接続され
る。 【効果】 エミッタ負帰還抵抗器なしで改善された直線
性が得られ、変化する過渡時間に適応するマルチプライ
ヤを提供することができる。
接続されている。第１差動増幅器の一方のトランジスタ
のベースは、第２差動増幅器の一方のトランジスタのベ
ースに接続され、第１及び第２差動増幅器のコレクタ組
は、互いに交差して同相接続される。ダイオード回路網
は、基準電位から並列に第１、第２及び第３電流路を与
え、第１及び第２電流路は、入力信号を受けるように接
続され、第３電流路は、定電流源、及び、第１及び第２
差動増幅器の他方のトランジスタのベースに接続され
る。 【効果】 エミッタ負帰還抵抗器なしで改善された直線
性が得られ、変化する過渡時間に適応するマルチプライ
ヤを提供することができる。
Description
【０００１】
【産業上の利用分野】本発明はトランジスタ増幅器に関
し、変化する過渡時間を考慮したマルチプライヤに関す
る。
し、変化する過渡時間を考慮したマルチプライヤに関す
る。
【０００２】
【従来の技術及び発明が解決しようとする課題】従来の
基本的なマルチプライヤとして、特公昭５４−３４３０
８号公報の図９に開示されている四現象増倍器（four−
quadrant multiplier）、及び特公昭５０−２６８９９
号公報に開示されている、エミッタが共通接続された増
幅回路ががある。特公昭５０−２６８９９号公報に開示
されている増幅回路は、２者択一的に利得積特性ｆT特
性を、すなわちエミッタが共通接続されたトランジスタ
増幅器の利得を２倍にする。
基本的なマルチプライヤとして、特公昭５４−３４３０
８号公報の図９に開示されている四現象増倍器（four−
quadrant multiplier）、及び特公昭５０−２６８９９
号公報に開示されている、エミッタが共通接続された増
幅回路ががある。特公昭５０−２６８９９号公報に開示
されている増幅回路は、２者択一的に利得積特性ｆT特
性を、すなわちエミッタが共通接続されたトランジスタ
増幅器の利得を２倍にする。
【０００３】これらｆTマルチプライヤは、ピン・ドラ
イバ出力段内に用いられることに関して、構成に１つの
限定があり、増幅器がその動作範囲の一端から他端に完
全にスイッチされる。増幅器は動作範囲の両端の非直線
領域にあるので、変化する過渡時間に適合することはで
きない。
イバ出力段内に用いられることに関して、構成に１つの
限定があり、増幅器がその動作範囲の一端から他端に完
全にスイッチされる。増幅器は動作範囲の両端の非直線
領域にあるので、変化する過渡時間に適合することはで
きない。
【０００４】従って、本発明の目的は、適度な直線性を
有し、最少時間から必要な長さまでのどんな過渡時間要
求にも適合することができるマルチプライヤ・トランジ
スタ増幅器を提供することである。
有し、最少時間から必要な長さまでのどんな過渡時間要
求にも適合することができるマルチプライヤ・トランジ
スタ増幅器を提供することである。
【０００５】
【課題を解決するための手段及び作用】本発明のマルチ
プライヤは、第１及び第２差動増幅器を有し、各々の差
動増幅器は、エミッタが共通接続されている。第１差動
増幅器の一方のトランジスタのベースは、第２差動増幅
器の一方のトランジスタのベースに接続され、第１及び
第２差動増幅器のコレクタ組は、互いに交差して同相接
続される。ダイオード回路網は、基準電位から並列に第
１、第２及び第３電流路を与え、第１及び第２電流路
は、入力信号を受けるように接続され、第３電流路は、
定電流源、及び、第１及び第２差動増幅器の他方のトラ
ンジスタのベースに接続される。従って、本発明のマル
チプライヤは、変化する過渡時間に適応できる。
プライヤは、第１及び第２差動増幅器を有し、各々の差
動増幅器は、エミッタが共通接続されている。第１差動
増幅器の一方のトランジスタのベースは、第２差動増幅
器の一方のトランジスタのベースに接続され、第１及び
第２差動増幅器のコレクタ組は、互いに交差して同相接
続される。ダイオード回路網は、基準電位から並列に第
１、第２及び第３電流路を与え、第１及び第２電流路
は、入力信号を受けるように接続され、第３電流路は、
定電流源、及び、第１及び第２差動増幅器の他方のトラ
ンジスタのベースに接続される。従って、本発明のマル
チプライヤは、変化する過渡時間に適応できる。
【０００６】
【実施例】図１は、本発明による直線性の良いマルチプ
ライヤの基本的回路図である。差動増幅器１０は、２つ
のトランジスタ差動対１２及び１４を有する。トランジ
スタ差動対１２及び１４は、夫々、エミッタが共通接続
されたＱ１及びＱ２並びにＱ３及びＱ４を有する。トラ
ンジスタＱ２及びＱ３のベースは互いに接続される。差
動対１２及び１４のコレクタは、互いに交差して接続さ
れ、出力電流Ｉ01、Ｉ02を発生する。差動対１２及び１
４の共通エミッタは、夫々バイアス電流ＩBOを供給する
電流源に接続される。ダイオード回路網１６は、基準電
位Ｖrefからの３つの並列な電流路を有し、夫々の電流
路は、２つの直列ダイオードＤ１及びＤ４、Ｄ２及びＤ
５、並びにＤ３及びＤ６を有し、夫々の電流路に対する
電流源が入力電流ＩA1、ＩA2、ＩA3を夫々発生する。電
流ＩA2は、トランジスタＱ１のベースに加えられ、電流
ＩA1は、トランジスタＱ４のベースに加えられ、電流Ｉ
A3は、トランジスタＱ２及びＱ３のベースに加えられ
る。
ライヤの基本的回路図である。差動増幅器１０は、２つ
のトランジスタ差動対１２及び１４を有する。トランジ
スタ差動対１２及び１４は、夫々、エミッタが共通接続
されたＱ１及びＱ２並びにＱ３及びＱ４を有する。トラ
ンジスタＱ２及びＱ３のベースは互いに接続される。差
動対１２及び１４のコレクタは、互いに交差して接続さ
れ、出力電流Ｉ01、Ｉ02を発生する。差動対１２及び１
４の共通エミッタは、夫々バイアス電流ＩBOを供給する
電流源に接続される。ダイオード回路網１６は、基準電
位Ｖrefからの３つの並列な電流路を有し、夫々の電流
路は、２つの直列ダイオードＤ１及びＤ４、Ｄ２及びＤ
５、並びにＤ３及びＤ６を有し、夫々の電流路に対する
電流源が入力電流ＩA1、ＩA2、ＩA3を夫々発生する。電
流ＩA2は、トランジスタＱ１のベースに加えられ、電流
ＩA1は、トランジスタＱ４のベースに加えられ、電流Ｉ
A3は、トランジスタＱ２及びＱ３のベースに加えられ
る。
【０００７】マルチプライヤを記述する方程式は、図１
の回路より導かれ、次のループ方程式に始まる。 ＋ＶD4＋ＶD1−ＶD2−ＶD5−Ｖbe3＋Ｖbe4＝０ （１） ＋ＶD5＋ＶD2−ＶD3−ＶD6−Ｖbe1＋Ｖbe2＝０ （２） トランジスタについてのエバーズ・モル・モデル（Ｅｂ
ｅｒｓ−Ｍｏｌｌ ｍｏｄｅｌ）について、順方向に能
動な場合を仮定すると、ダイオード及びトランジスタ電
流の項における、上記電圧を表すのに式（３）の関係が
用いられる。 ＶDx,bex＝ＶT ｌｎ（ＩDx,bex／Ｉsx） （３） 式（３）の関係を用いて式（１）及び（２）は、式
（４）及び（５）に示すようにまとめられる。 （（ＩA1**２）Ｉc4）／（（ＩA3**２）Ｉc3）＝１ （４） （（ＩA3**２）Ｉc2）／（（ＩA2**２）Ｉc1）＝１ （５） 但し、**は累乗を表す。式（４）及び（５）に次の式
（６）、（７）及び（８）を代入する。 ＩA1＝ＩI1＋ｄＩ1 （６） ＩA2＝ＩI1−ｄＩ1 （７） ＩA3＝ＩI2 （８） 電流増幅率β及びアーリ（Ｅａｒｌｙ）電圧を無限大と
仮定し、Ｉ01−Ｉ02について解くと式（９）を得る。 Ｉ01−Ｉ02＝（８ ＩBO ＩI1（ＩI2**２）ｄＩ1） ／［（ＩI2**４）＋２（ＩI2**２）（（ＩI1**２） ＋（ｄＩ1**２））＋（（（ＩI1**２）−（ｄＩ1**２））**２）］ （９） 式（９）の方程式についての計算は、ｄＩ1に関して線
形である。最も望まれる結果は、Ｉ01−Ｉ02が厳密にｄ
Ｉ1の線形関数になることである。しかし、出力差動対
１２及び１４における出力電流Ｉ01及びＩ02を完全にに
スイッチングするとき、全体で４％よりも良い直線性を
与えるように、ｄＩ1の最大値及びＩI1及びＩI2の値が
調整されてもよい。出力電流Ｉ01及びＩ02の不完全なス
イッチングにより、任意の精度の直線性が達成されても
よい。
の回路より導かれ、次のループ方程式に始まる。 ＋ＶD4＋ＶD1−ＶD2−ＶD5−Ｖbe3＋Ｖbe4＝０ （１） ＋ＶD5＋ＶD2−ＶD3−ＶD6−Ｖbe1＋Ｖbe2＝０ （２） トランジスタについてのエバーズ・モル・モデル（Ｅｂ
ｅｒｓ−Ｍｏｌｌ ｍｏｄｅｌ）について、順方向に能
動な場合を仮定すると、ダイオード及びトランジスタ電
流の項における、上記電圧を表すのに式（３）の関係が
用いられる。 ＶDx,bex＝ＶT ｌｎ（ＩDx,bex／Ｉsx） （３） 式（３）の関係を用いて式（１）及び（２）は、式
（４）及び（５）に示すようにまとめられる。 （（ＩA1**２）Ｉc4）／（（ＩA3**２）Ｉc3）＝１ （４） （（ＩA3**２）Ｉc2）／（（ＩA2**２）Ｉc1）＝１ （５） 但し、**は累乗を表す。式（４）及び（５）に次の式
（６）、（７）及び（８）を代入する。 ＩA1＝ＩI1＋ｄＩ1 （６） ＩA2＝ＩI1−ｄＩ1 （７） ＩA3＝ＩI2 （８） 電流増幅率β及びアーリ（Ｅａｒｌｙ）電圧を無限大と
仮定し、Ｉ01−Ｉ02について解くと式（９）を得る。 Ｉ01−Ｉ02＝（８ ＩBO ＩI1（ＩI2**２）ｄＩ1） ／［（ＩI2**４）＋２（ＩI2**２）（（ＩI1**２） ＋（ｄＩ1**２））＋（（（ＩI1**２）−（ｄＩ1**２））**２）］ （９） 式（９）の方程式についての計算は、ｄＩ1に関して線
形である。最も望まれる結果は、Ｉ01−Ｉ02が厳密にｄ
Ｉ1の線形関数になることである。しかし、出力差動対
１２及び１４における出力電流Ｉ01及びＩ02を完全にに
スイッチングするとき、全体で４％よりも良い直線性を
与えるように、ｄＩ1の最大値及びＩI1及びＩI2の値が
調整されてもよい。出力電流Ｉ01及びＩ02の不完全なス
イッチングにより、任意の精度の直線性が達成されても
よい。
【０００８】図２は、実用的なトランスリニアＦＴマル
チプライヤ回路である。差動対１２及び１４のコレクタ
回路に直列に接続されるのが、夫々のベースがバイアス
電圧ＶCBにより共通バイアスされた出力バッファ・トラ
ンジスタＱ５及びＱ６並びにＱ７及びＱ８である。前置
駆動差動増幅器１８は、トランジスタＱ９及びＱ１０を
有し、それらのエミッタは抵抗器ＲＥを通して互いに接
続され、２つの抵抗器ＲＥの接続点は、定電流Ｉ1を供
給する定電流源Ｉ0Aに接続される。前置駆動差動増幅器
１８は、ダイオード回路網１６に２つの電流路を有す
る。すなわちコレクタ負荷として入力電流ＩA1及びＩA2
を与えるダイオードＤ１及びＤ４並びにＤ３及びＤ６で
ある。差動入力信号電圧ＶIN及びＶIPは、トランジスタ
Ｑ９及びＱ１０のベースに加えられる。ダイオード回路
網１６のダイオードＤ２及びＤ５の第３の電流路は、電
流Ｉ2を供給する別の定電流源ＩOBに接続される。
チプライヤ回路である。差動対１２及び１４のコレクタ
回路に直列に接続されるのが、夫々のベースがバイアス
電圧ＶCBにより共通バイアスされた出力バッファ・トラ
ンジスタＱ５及びＱ６並びにＱ７及びＱ８である。前置
駆動差動増幅器１８は、トランジスタＱ９及びＱ１０を
有し、それらのエミッタは抵抗器ＲＥを通して互いに接
続され、２つの抵抗器ＲＥの接続点は、定電流Ｉ1を供
給する定電流源Ｉ0Aに接続される。前置駆動差動増幅器
１８は、ダイオード回路網１６に２つの電流路を有す
る。すなわちコレクタ負荷として入力電流ＩA1及びＩA2
を与えるダイオードＤ１及びＤ４並びにＤ３及びＤ６で
ある。差動入力信号電圧ＶIN及びＶIPは、トランジスタ
Ｑ９及びＱ１０のベースに加えられる。ダイオード回路
網１６のダイオードＤ２及びＤ５の第３の電流路は、電
流Ｉ2を供給する別の定電流源ＩOBに接続される。
【０００９】差動対１２及び１４へのバイアス電流ＩBO
は、トランジスタＱ１、Ｑ２の共通エミッタと電位ＶEE
との間に接続された電流源トランジスタＱ１１、トラン
ジスタＱ３、Ｑ４の共通エミッタと電位ＶEEとの間に接
続された電流源トランジスタＱ１２により、夫々供給さ
れる。電流源トランジスタＱ１１及びＱ１２は、それら
のベースが、電位ＶEEに対して電流源ＩSEGと直列に接
続された、ダイオード接続トランジスタＱ１３によりベ
ースをバイアスされる。バイアス電流源ＩSEG及びトラ
ンジスタＱ１３間の接続点は、電流源トランジスタＱ１
１及びＱ１２のベースに接続される。差動トランジスタ
増幅器１２及び１４は、前置駆動増幅器１８におけるダ
イオード回路網１６からの低抵抗ダイオード負荷により
駆動され、差動増幅器の拡散キャパシタンスがさらに速
く充電及び放電され、その結果重要なのは、上述の「利
得帯域積が２倍の増幅回路」を越える速い過渡時間の出
力電流Ｉ01、Ｉ02になる。特定のバイポーラ製法が用い
られれば１５０ピコ秒の最少過渡時間が達成できる。
は、トランジスタＱ１、Ｑ２の共通エミッタと電位ＶEE
との間に接続された電流源トランジスタＱ１１、トラン
ジスタＱ３、Ｑ４の共通エミッタと電位ＶEEとの間に接
続された電流源トランジスタＱ１２により、夫々供給さ
れる。電流源トランジスタＱ１１及びＱ１２は、それら
のベースが、電位ＶEEに対して電流源ＩSEGと直列に接
続された、ダイオード接続トランジスタＱ１３によりベ
ースをバイアスされる。バイアス電流源ＩSEG及びトラ
ンジスタＱ１３間の接続点は、電流源トランジスタＱ１
１及びＱ１２のベースに接続される。差動トランジスタ
増幅器１２及び１４は、前置駆動増幅器１８におけるダ
イオード回路網１６からの低抵抗ダイオード負荷により
駆動され、差動増幅器の拡散キャパシタンスがさらに速
く充電及び放電され、その結果重要なのは、上述の「利
得帯域積が２倍の増幅回路」を越える速い過渡時間の出
力電流Ｉ01、Ｉ02になる。特定のバイポーラ製法が用い
られれば１５０ピコ秒の最少過渡時間が達成できる。
【００１０】差動トランジスタ対のトランジスタＱ１及
びＱ２並びにＱ３及びＱ４のベース間に加わる電圧が夫
々０Ｖに、また両トランジスタ対のコレクタ電流が等し
くなるように、動作電流ＩA1、ＩA2及びＩA3は、同一バ
イアス電流に設定される。電流ＩA1及びＩA2が直線的及
び差動的に変化されるのにつれて、ダイオード対Ｄ１、
Ｄ４及びＤ３、Ｄ６は、差動トランジスタ対Ｑ１及びＱ
２のベース間、並びにＱ３及びＱ４のベース間に非直線
差動電圧を発生する。差動トランジスタ対１２及び１４
はコレクタが交差接続（ｃｒｏｓｓ−ｃｏｕｐｌｉｎ
ｇ）されているために、差動出力電流Ｉ01、Ｉ02を発生
する。ループ方程式によって示される上記差動出力電流
は、略入力電流の１次関数になる。前置駆動増幅器Ｑ９
及びＱ１０は、入力電流ＩA1及びＩA2を発生する適切な
方法を与え、共通ベース・トランジスタＱ５からＱ８
は、トランジスタＱ１からＱ４のコレクタ上の電圧の揺
れを減少することにより、トランジスタＱ１からＱ４の
ベースのミラー容量（Ｍｉｌｌｅｒ ｃａｐａｃｉｔａ
ｎｃｅ）を減少し、増幅器の速さを改善する。
びＱ２並びにＱ３及びＱ４のベース間に加わる電圧が夫
々０Ｖに、また両トランジスタ対のコレクタ電流が等し
くなるように、動作電流ＩA1、ＩA2及びＩA3は、同一バ
イアス電流に設定される。電流ＩA1及びＩA2が直線的及
び差動的に変化されるのにつれて、ダイオード対Ｄ１、
Ｄ４及びＤ３、Ｄ６は、差動トランジスタ対Ｑ１及びＱ
２のベース間、並びにＱ３及びＱ４のベース間に非直線
差動電圧を発生する。差動トランジスタ対１２及び１４
はコレクタが交差接続（ｃｒｏｓｓ−ｃｏｕｐｌｉｎ
ｇ）されているために、差動出力電流Ｉ01、Ｉ02を発生
する。ループ方程式によって示される上記差動出力電流
は、略入力電流の１次関数になる。前置駆動増幅器Ｑ９
及びＱ１０は、入力電流ＩA1及びＩA2を発生する適切な
方法を与え、共通ベース・トランジスタＱ５からＱ８
は、トランジスタＱ１からＱ４のコレクタ上の電圧の揺
れを減少することにより、トランジスタＱ１からＱ４の
ベースのミラー容量（Ｍｉｌｌｅｒ ｃａｐａｃｉｔａ
ｎｃｅ）を減少し、増幅器の速さを改善する。
【００１１】本発明の増幅器は、差動トランジスタ対Ｑ
１、Ｑ２及びＱ３、Ｑ４にエミッタ負帰還抵抗器を用い
ることなく、改善された直線性が達成できるので、最小
化された必要電圧余裕（ｍｉｎｉｍｉｚｅｄ ｖｏｌｔ
ａｇｅ ｈｅａｄｒｏｏｍｒｅｑｕｉｒｅｍｅｎｔ）を
与える。同様に差動トランジスタ対のベースの抵抗が低
いので、増幅器の速さが改善される。増幅器を完全にス
イッチするのに必要な入力電流振幅は、増幅器の電流利
得（Ｉ01−Ｉ02）／ｄＩ1がバイアス電流ＩB0に比例す
るために出力電流が変化しても、比較的一定であり、出
力電流はスイッチされる。
１、Ｑ２及びＱ３、Ｑ４にエミッタ負帰還抵抗器を用い
ることなく、改善された直線性が達成できるので、最小
化された必要電圧余裕（ｍｉｎｉｍｉｚｅｄ ｖｏｌｔ
ａｇｅ ｈｅａｄｒｏｏｍｒｅｑｕｉｒｅｍｅｎｔ）を
与える。同様に差動トランジスタ対のベースの抵抗が低
いので、増幅器の速さが改善される。増幅器を完全にス
イッチするのに必要な入力電流振幅は、増幅器の電流利
得（Ｉ01−Ｉ02）／ｄＩ1がバイアス電流ＩB0に比例す
るために出力電流が変化しても、比較的一定であり、出
力電流はスイッチされる。
【００１２】ピン駆動段として用いられたとき、トラン
ジスタＱ１及びＱ３がオンで電流ＩBOの全てが流れると
き、逆にトランジスタＱ２及びＱ４がオフになるように
増幅器は完全にスイッチされる。変化する過渡時間を維
持するのに、増幅器の伝達関数が、完全にスイッチされ
る状態間の増幅器動作範囲を通じて直線であることが重
要である。もし、入力信号振幅が、増幅器の直線範囲よ
りも少し大きく設定されれば、出力過渡時間は、どんな
過渡時間でも入力過渡時間に追従する。入力電流振幅が
注意深く設定されることがこの回路においては必要であ
り、所望の入力電流振幅を出力電流と無関係に持つこと
は非常に有用であり、これは、利得を設定するエミッタ
負帰還抵抗器が直線性改善のために用いられたときには
不可能である。
ジスタＱ１及びＱ３がオンで電流ＩBOの全てが流れると
き、逆にトランジスタＱ２及びＱ４がオフになるように
増幅器は完全にスイッチされる。変化する過渡時間を維
持するのに、増幅器の伝達関数が、完全にスイッチされ
る状態間の増幅器動作範囲を通じて直線であることが重
要である。もし、入力信号振幅が、増幅器の直線範囲よ
りも少し大きく設定されれば、出力過渡時間は、どんな
過渡時間でも入力過渡時間に追従する。入力電流振幅が
注意深く設定されることがこの回路においては必要であ
り、所望の入力電流振幅を出力電流と無関係に持つこと
は非常に有用であり、これは、利得を設定するエミッタ
負帰還抵抗器が直線性改善のために用いられたときには
不可能である。
【００１３】
【発明の効果】本発明により、エミッタ負帰還抵抗器な
しで入力信号振幅を出力電流と無関係にする改善された
直線性が得られ、変化する過渡時間に適応するマルチプ
ライヤを提供することができる。
しで入力信号振幅を出力電流と無関係にする改善された
直線性が得られ、変化する過渡時間に適応するマルチプ
ライヤを提供することができる。
【図１】本発明によるマルチプライヤの基本回路図であ
る。
る。
【図２】本発明によるマルチプライヤの実用的な回路図
である。
である。
１２ 差動トランジスタ増幅器 １４ 差動トランジスタ増幅器 １６ ダイオード回路網 １８ 差動前置駆動増幅器 ＩOB 電流源 ＩSEG 電流源 Ｑ５ 共通ベーストランジスタ Ｑ６ 共通ベーストランジスタ Ｑ７ 共通ベーストランジスタ Ｑ８ 共通ベーストランジスタ ＶIN 入力端子 ＶIP 入力端子
Claims (3)
- 【請求項１】 夫々エミッタが共通接続されたトランジ
スタ対からなる第１及び第２差動トランジスタ増幅器を
有し、該第１及び第２差動トランジスタ増幅器の各共通
エミッタは、夫々第１定電流源に接続され、上記第１差
動トランジスタ増幅器の一方のトランジスタのベース
は、上記第２トランジスタ対の一方のトランジスタのベ
ースに接続され、上記第１及び第２差動増幅器のコレク
タは互いに交差して同相接続されると共に出力電流を供
給するマルチプライヤにおいて、 一端が基準電位に接続され、各々がダイオードを含む第
１、第２及び第３電流路を有し、該第３電流路の他端は
第２定電流源に接続され、上記第１及び第２電流路の他
端は、上記第１差動増幅器の他方のトランジスタのベー
ス、及び上記第２差動トランジスタ増幅器の他方のトラ
ンジスタのベースに夫々接続されると共に差動入力電流
を受けるダイオード回路網とを具えることを特徴とする
マルチプライヤ。 - 【請求項２】 請求項１記載のマルチプライヤにおい
て、上記差動入力電流を受け、出力電流を上記第１及び
第２電流路に供給する差動前置駆動回路を具えることを
特徴とするマルチプライヤ。 - 【請求項３】 請求項１記載のマルチプライヤにおい
て、上記第１及び第２差動トランジスタ増幅器の各トラ
ンジスタのコレクタに直列に接続され、該コレクタの電
圧変化を少なくする共通ベース・トランジスタを具える
ことを特徴とするマルチプライヤ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/014,490 US5331289A (en) | 1993-02-08 | 1993-02-08 | Translinear fT multiplier |
| US014490 | 1993-02-08 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0738341A true JPH0738341A (ja) | 1995-02-07 |
| JP2512385B2 JP2512385B2 (ja) | 1996-07-03 |
Family
ID=21765805
Family Applications (1)
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1993
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-
1994
- 1994-02-03 JP JP6031886A patent/JP2512385B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JP2512385B2 (ja) | 1996-07-03 |
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