JPH09251382A - プログラム制御装置 - Google Patents

Abstract

(57)【要約】 【課題】 高級言語におけるＩＦステートメント等の条
件文を実行する時間を短くし、また、条件文をコンパイ
ルした機械語命令の数を減少させることのできるプログ
ラム制御装置を得る。 【解決手段】 スペシャルブランチ命令の条件が偽であ
ると判定されると、ＡＮＤゲート１１の出力信号は１と
なり、ＦＦ１２により条件判定部６が判定した時点より
１命令サイクル遅延されたタイミングで、ｃｉｎ端子に
値１が入力される。そのため、加算器２は、第１の端子
からの現在のプログラムカウンタの値と第２の端子から
の＋１に加え、ｃｉｎ端子からの＋１を加算する。ｃｉ
ｎ端子からの＋１を加算することにより、通常１ずつ増
加したプログラムカウンタの値を＋２増加させる。これ
により、機械語命令のジャンプ命令を省くことができ
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、コンピュータにお
ける機械語命令が実行される際の順序を制御するために
使われるプログラム制御装置に関する。

【０００２】

【従来の技術】

従来例１．図６（ａ）に示す高級言語の条件命令、ＩＦ
−ＴＨＥＮ−ＥＬＳＥ命令は、ある条件に基づき２つの
動作からどちらかを選択する。ある条件に基づき２つの
動作からどちらかを選択するということは、図６（ｂ）
に示すフローチャートからわかるように、２次元の構造
を持つ。ところが、図６（ｃ）に示すように、命令を格
納するために使われるコンピュータのメモリは、１次元
の構造である。図６（ｃ）は、図６（ｂ）に示した２次
元構造を持つ条件命令を、１次元のメモリ上にどのよう
に展開するかを示す。ＩＦ−ＴＨＥＮ−ＥＬＳＥ命令
は、複数の機械語命令に展開され、展開された機械語命
令は、それぞれメモリ上で１つの位置（１つのアドレ
ス）を占める。ＩＦ−ＴＨＥＮ−ＥＬＳＥ命令は、次の
ように実行される。メモリアドレスｎ＋１のブランチ命
令で、ＡとＢの大小を比較する。比較した結果により、
次に実行する命令のアドレスは、メモリアドレスｎ＋２
とｎ＋４に分岐する。ＩＦ−ＴＨＥＮ−ＥＬＳＥ命令の
次に実行する命令の機械語命令は、メモリアドレスｎ＋
５以降にある。そのため、メモリアドレスｎ＋２のＥＬ
ＳＥステートメントが実行された場合、メモリアドレス
ｎ＋３にメモリアドレスｎ＋５に分岐するためのジャン
プ命令を挿入する必要がある。このジャンプ命令によ
り、論理上は２次元構造を持つ条件命令を、１次元の物
理的なメモリ上に展開している。また、実行される命令
のアドレスは、プログラムカウンタと呼ばれるレジスタ
の値に従って指示される。通常、プログラムカウンタ
は、それぞれの命令サイクルで１ずつ加算され、命令の
実行は、命令が格納されたアドレスの順番に実行され
る。ブランチ命令は、このようなプログラムカウンタの
値が１ずつ順次加算される動作を変更する命令である。

【０００３】図７を用いて、ＩＦ−ＴＨＥＮ−ＥＬＳＥ
命令の動作を説明する。図７（ａ）は、ＩＦ−ＴＨＥＮ
−ＥＬＳＥ命令の条件がＡ＜Ｂの場合のコーディング例
であり、図７（ｂ）は、図７（ａ）を展開したアセンブ
ラコードである。アセンブラコードの左に書かれた数
字、例えば、「ｔｅｍｐ＝Ａ−Ｂ；」の左に書かれた数
字０は、プログラムカウンタの値が指し示す命令（アセ
ンブラコード）を格納したメモリアドレスである。図７
（ｃ）は、図７（ａ）に示したＩＦ−ＴＨＥＮ−ＥＬＳ
Ｅ命令の動作を示すフローグラフである。図７（ｃ）に
おいて、ノード（図中、丸印で示す）の中に記入された
数字は、図７（ｂ）のアセンブラコードの左に記された
数字である。即ち、プログラムカウンタの値により、指
定されるアセンブラコードのメモリアドレスである。プ
ログラムカウンタの値は、ブランチ命令により１から４
に、ジャンプ命令により３から５に変更される可能性が
ある。これを図中矢印で示す。アセンブラコードの実行
順序の流れは、条件が成立するか否かにより０，１，
４，５と０，１，２，３，５の２系統に分かれる。図７
（ａ）に示すように、ＩＦ−ＴＨＥＮ−ＥＬＳＥのＩＦ
の部分により、ある条件（図の例では、ＡがＢより小さ
いか否か）が判定される。もしも、条件の判定結果が真
ならば、ＴＨＥＮ以下の部分が実行される。条件の判定
結果が偽ならば、ＥＬＳＥ以下が実行される。ＩＦの部
分をアセンブラコードに展開すると、図７（ｂ）に示す
ように、Ａ−Ｂという減算命令とブランチ命令となる。
ブランチ命令は、条件が真であると判定すると、ＴＨＥ
Ｎステートメントのメモリアドレス４に命令の流れを変
える。条件が偽と判定されたなら、ブランチ命令の次の
命令、即ち、ＥＬＳＥステートメントが実行される。

【０００４】従来例２．特開昭６２−４０５３５号公報
に、条件付きブランチ命令の結果として、択一的に実行
される２種類の動作命令の一方をスキップするスキップ
制御回路を組み込んだプログラム制御装置の例が開示さ
れている。このスキップ制御回路により、スキップ信号
をハードウェア上で発生させることにより、ジャンプ命
令を削除することができる。以下に、特開昭６２−４０
５３５号公報に示された図及び記述を引用する。

【０００５】図８は、従来例特開昭６２−４０５３５号
公報におけるプログラム制御装置のブロック図である。
３１はプログラムカウンタ、３２はプログラムメモリ、
３３はインストラクションレジスタ、３４はインストラ
クションデコーダ、３５はアドレス制御部、３６は条件
判定回路、３７はスキップ制御回路、３８はアキュムレ
ータである。プログラムメモリ３２は、命令コードの集
合であるプログラムが記憶された、例えば、ＲＯＭであ
り、プログラムカウンタ３１から印加されるアドレスに
従って、順次命令コードを読み出してインストラクショ
ンレジスタ３３に出力する。プログラムカウンタ３１に
接続されたアドレス制御回路３５は、プログラムカウン
タ３１にプログラムの先頭アドレスをプリセットした
り、インストラクションデコーダ３４がジャンプ命令や
リターン命令等の命令を解読した時に、ジャンプ先のア
ドレス、或いは、戻り先のアドレスをプリセットするも
のである。インストラクションレジスタ３３は、プログ
ラムメモリ３２から読み出された命令コードを一時（例
えば、１マシンサイクルの間）記憶し、その命令コード
をインストラクションデコーダ３４に与えて命令の実行
を行わせるものである。インストラクションデコーダ３
４は、プログラムメモリ３２から読み出されてインスト
ラクションレジスタ３３に記憶された命令が、どのよう
な動作を指示する命令であるかを検出するデコーダであ
り、図９に示す如く、インストラクションレジスタ３３
の出力及びその反転出力と命令検出出力とが、マトリク
ス状に配列され、その交点に選択的にＭＯＳＦＥＴ（丸
印）が設けられてなる。即ち、インストラクションデコ
ーダ３４は、インストラクションレジスタ３３の出力及
びその反転出力を入力とするＮＯＲゲートの集合であ
り、その出力が命令検出出力となっている。更に、ＮＯ
Ｒゲートの入力には、各々スキップ制御回路３７からの
スキップ信号ＳＫＰが印加され、スキップ信号ＳＫＰが
“１”となった場合には、命令検出出力が全て“０”と
なって命令の検出が禁止される。また、図９に示される
如く、命令検出出力、即ち、デコードラインは、対をな
す動作命令であるＦＦセット命令とＦＦリセット命令及
び出力セット命令と出力リセット命令等があり、また、
条件判定命令及びその他の命令があるが、動作命令に対
してスキップであるか否かを検出するデコードライン
は、設けられていない。

【０００６】また、図８のスキップ制御回路３７は、条
件判定回路３６の検出出力及びインバータ３９によって
反転された検出出力が各々印加され、インストラクショ
ンデコーダ３４からの条件判定命令検出信号で制御され
るＡＮＤゲート４０，４１と、ＡＮＤゲート４０，４１
の出力を各々その命令の実行中遅延する遅延回路４２，
４３と、遅延回路４３の出力がＡＮＤゲート４４を介し
て伝達される遅延回路４５と、遅延回路４２及び４５の
出力をスキップ信号ＳＫＰとして出力するＯＲゲート４
６とから構成される。従って、遅延回路４２を通過する
信号経路の場合には、条件判定命令の実行中遅延された
後、次の動作命令でスキップ信号が出力されるため、そ
の動作命令の実行が禁止される。一方、遅延回路４３及
び４５を通過する信号経路の場合には、条件判定命令の
実行中及び次の動作命令の実行中遅延された後、２番目
の動作命令でスキップ信号が出力されるため、２番目の
動作命令の実行が禁止される。なお、遅延回路４３を通
過する信号経路の場合、条件判定命令の次の動作命令が
ジャンプ命令であると、次の命令の実行が禁止されてし
まうため、ジャンプ命令検出出力の反転信号をＡＮＤゲ
ート４４の入力に印加し、遅延回路４３の出力が次の遅
延回路４５に伝達されるのを禁止している。条件判定回
路３６は、例えば、アキュムレータ３８に記憶されたデ
ータを入力して、そのデータが定められた状態、例え
ば、「０」であるか否かを検出し、検出時には検出出力
を“１”とする。ここで、条件判定回路３６を動作させ
る条件判定命令の内容は、指定した条件が一致した場合
には、次の命令を実行して２番目の命令をスキップし、
一方、指定した条件と一致しない場合には、次の命令を
スキップして２番目の命令を実行するものである。

【０００７】次に、具体的な例を用いて図８の動作を説
明する。例えば、アキュムレータ３８が「０」の時、フ
リップフロップをセットし、「０」以外は、フリップフ
ロップをリセットするプログラムの場合、プログラムの
順序は、条件判定命令（ＡＣＣ＝０であるか）、ＦＦセ
ット命令、ＦＦリセット命令のアドレス順序となる。そ
こで、条件判定命令がインストラクションレジスタ３３
にセットされると、条件判定命令検出出力が“１”とな
り、この時、条件判定回路３６がアキュムレータ３８の
内容を判定し、「０」の場合には、検出出力が“１”と
なるため、ＡＮＤゲート４１の出力が“１”となって遅
延回路４３に印加される。条件判定命令の実行が終了す
ると、遅延回路４３から“１”がＡＮＤゲート４４を介
して遅延回路４５に印加される。しかし、遅延回路４５
は、次の命令が終了するまで出力が“０”であるため、
スキップ信号ＳＫＰは出力されず、次のＦＦセット命令
が実行される。ＦＦセット命令の実行が終了すると、遅
延回路４５の出力が“１”となるため、ＦＦリセット命
令の実行が禁止される。一方、条件判定命令の実行によ
って、アキュムレータ３８の内容が「０」以外であるこ
とが検出されると、条件判定回路３６の出力は“０”と
なり、インバータ３９を介した反転信号“１”がＡＮＤ
ゲートを介して遅延回路４２に印加される。そして、条
件判定命令の実行が終了すると、遅延回路４２の出力が
“１”となるため、次のＦＦセット命令の検出がインス
トラクションデコーダ３４において禁止される。このＦ
Ｆセット命令の実行時間が終了すると、遅延回路４２の
出力は“０”となるため、２番目のＦＦリセット命令の
検出がインストラクションデコーダ３４でなされ、命令
が実行される。従って、条件判定命令において、択一的
に選択される一対の動作命令を選択したアドレスに配置
することが可能となる。

【０００８】図１０は、スキップ制御回路３７の他の実
施を示す回路図であり、条件判定回路３６の検出出力及
びその反転信号が印加され、インストラクションデコー
ダ３４から出力される条件判定命令の検出出力が印加さ
れたＡＮＤゲート４７，４８と、ＡＮＤゲート４８の出
力を遅延する遅延回路４９と、遅延回路４９の出力がＡ
ＮＤゲート５０及びＯＲゲート５１を介して印加される
とともに、ＡＮＤゲート４７の出力がＯＲゲート５１を
介して印加される遅延回路５２とから構成され、遅延回
路５２の出力がスキップ信号ＳＫＰとして、インストラ
クションデコーダ３４に印加される。従って、条件判定
回路３６の判定出力が“０”である場合には、ＡＮＤゲ
ート４７及びＯＲゲート５１を介して遅延回路５２に
“１”が印加されるためのスキップ信号ＳＫＰは、条件
判定命令に続く動作命令の実行を禁止する。また、判定
出力が“１”である場合には、ＡＮＤゲート４８を介し
て遅延回路４９にその出力が印加されるため、遅延回路
４９及び遅延回路５２の遅延によりスキップ信号ＳＫＰ
は、２番目の動作命令の実行を禁止する。

【０００９】

【発明が解決しようとする課題】従来例１に示したよう
に、メモリは、１次元的な性質を持つため、ＥＬＳＥス
テートメントがブランチ命令とＴＨＥＮステートメント
の間に閉じこめられる。ＥＬＳＥステートメントの後
に、ＴＨＥＮステートメントが実行されてしまうのを回
避するために、ＥＬＳＥステートメントとＴＨＥＮステ
ートメントの間に、ＴＨＥＮステートメントの次の命令
へ分岐するジャンプ命令（条件無しブランチ命令とも呼
ぶ）が必要となる。そのため、ＩＦ−ＴＨＥＮ−ＥＬＳ
Ｅステートメントを実行する時間は、この余分な命令、
即ち、ジャンプ命令を実行するため長くなるという問題
点があった。また、この余分な命令のため、メモリサイ
ズもより多く要するという問題点があった。また、従来
例２に示したように、スキップ制御回路をプログラム制
御装置に追加することにより、上記の問題点を回避する
方法が示されているが、スキップ制御回路が複雑である
という問題点があった。

【００１０】この発明は、上記のような課題を解決する
ためになされたもので、高級言語におけるＩＦステート
メント等の条件文を実行する時間を短くし、また、条件
文をコンパイルした機械語命令の数を減少させることの
できるプログラム制御装置をハードウェアの最小限の変
更により得ることを目的とする。

【００１１】

【課題を解決するための手段】この発明に係るプログラ
ム制御装置は、所定の条件を判定することにより、第１
と第２の２種類の動作命令のいずれか一方を選択する選
択命令と上記第１と第２の２種類の動作命令とその他の
命令とを、選択命令、第１の動作命令、第２の動作命
令、その他の命令の順に連続したアドレスに記憶するプ
ログラム記憶部と、上記プログラム記憶部から読み出す
命令のアドレスを指示するプログラムカウンタと、上記
プログラムカウンタの値を計算する加算器と、上記プロ
グラム記憶部から上記プログラムカウンタにより指定さ
れたアドレスに基づき読み出された命令を解読する命令
デコーダと、上記選択命令の所定の条件を判定する条件
判定部と、上記条件判定部により第１の動作命令が選択
され実行される場合、第１の動作命令を実行した後、プ
ログラムカウンタの値をその他の命令が記憶されたアド
レスとする加算制御部を備えたことを特徴とする。

【００１２】上記加算制御部は、上記条件判定部の出力
と上記命令デコーダの出力に接続されるゲート回路と上
記ゲート回路の出力に接続される遅延回路を備え、上記
加算器は、プログラムカウンタの出力に接続される第１
の端子と、プログラムカウンタの増加値を入力する第２
の端子と、上記遅延回路の出力に接続される第３の端子
を備えたことを特徴とする。

【００１３】この発明に係るプログラム制御装置は、ゲ
ート回路はアンド回路であり、遅延回路はフリップフロ
ップであり、上記条件判定部により第１の動作命令を選
択すると判定された場合、上記加算器の第１の端子にプ
ログラムカウンタから入力される現在実行中の命令のア
ドレスの値が入力され、第２の端子に値１が入力され、
上記フリップフロップにより上記条件判定部により第１
の動作命令を選択すると判定する時点より１インストラ
クションサイクル遅延されたハイレベル信号が上記加算
器の第３の端子に入力され、上記加算器は、第１の端子
にプログラムカウンタから入力される現在実行中の命令
のアドレスの値と第２の端子から入力される値１と第３
の端子から入力されるハイレベル信号、即ち、値１とを
加算することにより次に実行する命令のアドレスを計算
することを特徴とする。

【００１４】上記加算器の第３の端子は、最下位の桁の
キャリー入力端子であることを特徴とする。

【００１５】この発明に係るプログラム制御装置は、プ
ログラムの各命令を記憶したプログラム記憶部と、プロ
グラム記憶部のアドレスを指定するプログラムカウンタ
と、プログラムカウンタの出力に接続された第１の端子
とプログラムカウンタの増加値を入力する第２の端子と
桁上げ信号を入力するキャリー入力端子とを備え、上記
第１の端子から入力された値と、上記第２の端子から入
力された値と、上記キャリー入力端子から入力された値
とを加算して、上記プログラムカウンタに出力する加算
器とを備え、上記キャリー入力端子に桁上げ信号を入力
することにより、プログラムカウンタの値を制御するこ
とを特徴とする。

【００１６】上記桁上げ信号を、上記プログラム記憶部
に記憶された１つの命令をスキップする場合に発生させ
ることを特徴とする。

【００１７】

【発明の実施の形態】

実施の形態１．この実施の形態では、ＩＦ−ＴＨＥＮ−
ＥＬＳＥ命令をコンパイルした結果の機械語命令の場合
について述べる。ここでは、ＩＦ文の条件が偽と判定さ
れた場合、１命令サイクル後に暗黙のスキップ命令を生
成するスペシャルブランチ命令を用いる例について述べ
る。このスペシャルブランチ命令により、従来例で述べ
たＥＬＳＥステートメントの後のジャンプ命令を省くこ
とができる。

【００１８】図１は、暗黙のスキップ命令を生成するた
めのハードウェア構成図である。１はプログラムカウン
タ、２は加算器である。３はプログラム記憶部、４は命
令レジスタ、５は命令デコーダである。６は条件判定部
である。７はＯＲゲート、８はＡＮＤゲート、９はマル
チプレクサ（図ではＭＵＸ）、１０はインバータ、１１
はＡＮＤゲート、１２はフリップフロップ（図ではＦ
Ｆ）である。１３は加算制御部であり、ＡＮＤゲート１
１、ＦＦ１２からなる。プログラムカウンタ１は、プロ
グラム記憶部３から次に取り出すべき命令コードのアド
レスを保持する。加算器２は、プログラムカウンタ１の
値を計算するために用いられる。プログラム記憶部３
は、命令コードを記憶し、記憶された命令コードには一
連のアドレスが対応している。プログラムカウンタ１の
指示するアドレスに従って、命令コードを読み出し、命
令レジスタ４に出力する。命令デコーダ５は、命令レジ
スタ４に読み出された命令の先頭Ｎビットのオペレーシ
ョンコード（図では、ＯＰコード）を解読する。命令デ
コーダ５は、例えば、Ｎビットのオペレーションコード
を入力し、２^N ビットの出力端子によりオペレーション
を指示する。２^N ビットの出力端子の中には、通常のブ
ランチ命令を示す出力端子と、この発明の後述するスペ
シャルブランチ命令を示す出力端子が存在する。条件判
定部６は、ブランチ命令の分岐条件が成立する（以後、
真という）か、成立しない（以後、偽という）か判定す
る。この実施の形態では、ブランチコンディションマル
チプレクサを用いる。ブランチコンディションマルチプ
レクサは、命令レジスタ４からＭビットのブランチコン
ディションを入力し、ブランチコンディションの値に基
づいて、２^M ビットの入力から１つの入力を選択して出
力する。ブランチコンディションマルチプレクサの出力
は、真の時１、偽の時０である。

【００１９】加算器２の第１の端子は、プログラムカウ
ンタ１の出力に接続される。これにより、加算器２にプ
ログラムカウンタ１が保持する現在の値が入力される。
第２の端子は、マルチプレクサ９に接続される。マルチ
プレクサ９は、定数１（プログラムカウンタ１に＋１加
算するために使う）とブランチ増減値とのどちらか一方
を選択する。第１，第２の端子へは、値が２進数で入力
され、第１，第２の端子は、プログラムカウンタ１のビ
ット幅と同じビット幅を持つ。マルチプレクサ９は、Ａ
ＮＤゲート８から出力される制御信号と接続される。Ａ
ＮＤゲート８の一方の入力端子は、条件判定部６の出力
に接続され、条件の判定結果が真の場合、１がＡＮＤゲ
ート８の一方の入力端子に入力される。ＡＮＤゲート８
の他方の入力端子は、ＯＲゲート７の出力に接続され
る。ＯＲゲート７の一方の入力端子は、命令デコーダ５
のブランチ命令を示す出力端子に接続される。命令デコ
ーダ５において、ブランチ命令であると判定された場
合、１がＯＲゲート７に入力される。ＯＲゲート７の他
方の入力端子は、命令デコーダ５のスペシャルブランチ
命令を示す出力端子に接続される。命令デコーダ５にお
いて、スペシャルブランチ命令であると判定された場
合、１がＯＲゲート７に入力される。

【００２０】ブランチ命令又はスペシャルブランチ命令
の場合で、かつ、条件の判定が真である場合は、ＡＮＤ
ゲート８から出力される制御信号が１となり、マルチプ
レクサ９は、ブランチ増減値を選択して出力する。ブラ
ンチ増減値は、命令レジスタ４のブランチ命令にセット
されたブランチ増減値が使われる。そのため、加算器２
は、プログラムカウンタ１の保持する現在の値に、ブラ
ンチ増減値を加算し、ブランチ先のアドレスを算出す
る。ブランチ命令又はスペシャルブランチ命令以外の命
令は、ＡＮＤゲート８から出力される制御信号が０とな
り、マルチプレクサ９は、＋１を選択して出力する。加
算器２は、プログラムカウンタ１の保持する現在の値
に、＋１を加算する。これは、プログラム記憶部３に記
憶された順に、命令を実行することを意味する。この発
明では、命令の１つに後述するスペシャルブランチ命令
を追加しているが、ここまでの説明は、命令デコーダ５
にスペシャルブランチ命令解読機能と、その出力端子が
追加された点を除き、その他の点は、従来の通常のプロ
グラム制御装置とほぼ同様である。

【００２１】次に、この実施の形態における特徴部分に
ついて述べる。加算器２は、未使用のキャリー入力端子
（ｃｉｎ端子ともいう。図では、ｃｉｎ）を備えてお
り、これを第３の端子とする。図２に加算器２の詳細な
ブロック図を示す。加算器２の第１，第２の端子には、
２進数が入力され、第１，第２の端子は、プログラムカ
ウンタ１のビット幅と同じビット幅を持つ。ここで、ビ
ット幅をｊビットとして説明する。図２において、加算
器２は、入力されるそれぞれのビット毎に対応する全加
算器２１〜２ｊで構成される。全加算器２１が最下位の
ビットの演算を実行する。第１の端子からＡj ，・・
・，Ａ3 ，Ａ2 ，Ａ1 、第２の端子からＢj ，・・・，
Ｂ3 ，Ｂ2 ，Ｂ1 の値が入力される。Ａj 〜Ａ1 、Ｂj
〜Ｂ1 は、各ビット毎の値であり、１か０である。Ａ1
，Ｂ1 が最下位のビットである。各全加算器２１〜２
ｊは、キャリービットを入力する端子と出力する端子を
備え、全加算器の演算によって発生したキャリーＣ1 ，
・・・，Ｃj-1 を、それぞれ１桁上の全加算器２２〜２
ｊに渡す。各全加算器２１〜２ｊで演算した結果、Ｓ1
〜Ｓj が加算器２の演算結果として出力される。全加算
器２ｊで発生するキャリーＣj は、捨てられる。また、
最下位の全加算器２１のキャリー入力端子ｃｉｎは、通
常は未使用である。この発明では、第３の端子として、
最下位の全加算器２１のｃｉｎ端子を利用する。このた
め、この発明を実施するにあたり、従来の加算器２を改
造したり、新たな入力端子を追加したりする必要がな
い。

【００２２】図１において、第３の端子（ｃｉｎ端子）
は、加算制御部１３に接続される。加算制御部１３は、
ＡＮＤゲート１１とＦＦ１２から構成される。第３の端
子は、１個のフリップフロップ１２の出力に接続され
る。ＦＦ１２は、ＡＮＤゲート１１の出力に接続され
る。ＡＮＤゲート１１の一方の入力端子は、命令デコー
ダ５のスペシャルブランチ命令の出力端子に接続され、
スペシャルブランチ命令であれば、ＡＮＤゲート１１の
一方の入力端子に１が入力される。ＡＮＤゲート１１の
他方の入力端子は、インバータ１０を介し、条件判定部
６の出力に接続される。スペシャルブランチ命令の条件
が偽であると判定されると、その判定結果は、条件判定
部６が判定した時点より１命令サイクル、ＦＦ１２によ
り遅延されたタイミングでｃｉｎ端子に１が入力され
る。ＡＮＤゲート１１、ＦＦ１２の追加と加算器２のｃ
ｉｎ端子の使用が、この発明の特徴となる部分である。
先に述べた暗黙のスキップ命令は、プログラムカウンタ
１に指定するアドレスの値を加算器２で計算する際、加
算制御部１３からｃｉｎ端子にキャリーを発生させるこ
とにより、マルチプレクサ９から入力した加算する数＋
１に対して、キャリーを更に加算することにより実現さ
れる。その際、加算制御部１３は、キャリーを発生させ
るタイミングを遅延させることにより暗黙のスキップ命
令が正しく動作するようにしている。この発明は、上述
したように、通常用いるハードウェアに極めて少ないハ
ードウェアの追加で実現できる。なお、インストラクシ
ョンクロックは、１つの命令を実行するためにかかる時
間、即ち、１命令サイクルを１クロックとし、同一のイ
ンストラクションクロックがＦＦ１２とプログラムカウ
ンタ１に入力され、これらの構成要素間の動作の同期を
とるため用いられる。また、図では示していないが、イ
ンストラクションクロックは、他の構成要素にも入力さ
れる。

【００２３】以下、ＩＦ−ＴＨＥＮ−ＥＬＳＥ命令を、
この実施の形態のプログラム制御装置を用いて編集し、
実行する場合の動作について説明する。図３（ａ）に、
高級言語におけるＩＦ−ＴＨＥＮ−ＥＬＳＥ命令の記述
例を示し、図３（ｂ）に、これに対するアセンブラリス
トを示し、図３（ｃ）に、フローグラフを示す。従来例
では、ＥＬＳＥステートメントの後にジャンプ命令が必
要であったが、この実施の形態では、図３（ｂ）に示す
ように、ＥＬＳＥステートメントの後に、ジャンプ命令
が必要ないことが特徴である。これは、図３（ｃ）のフ
ローグラフに示すように、ＥＬＳＥステートメントの実
行後、ハードウェア上で暗黙のスキップ命令が発生され
るため、従来例で使われていたジャンプ命令を省くこと
ができるからである。これにより、従来に比べステート
メントを１つ減らすことができ、プログラムの実行時間
を短縮することができる。また、プログラム記憶部の記
憶領域もより少なくてよい。

【００２４】図４，図５は、図３（ａ）で示したＩＦ−
ＴＨＥＮ−ＥＬＳＥ命令の２つの処理の流れを説明する
ためのタイミング図である。図４は、条件の判定結果が
Ａ＜Ｂの場合である。図５は、Ａ＜Ｂではない場合であ
る。この時、暗黙のスキップ命令が発生する。図４，図
５における（Ｐ）から（Ｋ）は、図１に図示した（Ｐ）
から（Ｋ）の各点に対応している。（Ｋ）は、インスト
ラクションクロックを示し、インストラクションクロッ
クの立ち下がりに同期して、ステップ１からステップ４
の動作が切り替わる。図４，図５における「命令」は、
図３（ｂ）に示したＩＦ−ＴＨＥＮ−ＥＬＳＥ命令を機
械語命令に翻訳した時の命令である。１機械語命令は、
１インストラクションクロックで実行されることを前提
として説明する。

【００２５】始めに、図１，図４を用いて条件の判定結
果が、Ａ＜Ｂとなる場合の処理の流れについて述べる。
ステップ１で、（Ｐ）で示すプログラムカウンタの値が
０であるので、プログラム記憶部３のアドレスが０の命
令、即ち、ｔｅｍｐ＝Ａ−Ｂを実行する。ｔｅｍｐ＝Ａ
−Ｂは、Ａ−Ｂを計算し、その値をｔｅｍｐに割り付け
る。ｔｅｍｐが正か負かにより、次のステップでＡとＢ
の大小関係を判定する。（Ｓ）で示す命令デコーダ５の
スペシャルブランチ命令の出力は、現在実行中の命令ｔ
ｅｍｐ＝Ａ−Ｂが、スペシャルブランチ命令ではないの
で０となる。（Ｔ），（Ｆ）における条件判定結果の信
号は、１であっても０であってもどちらでもよい。なぜ
ならば、（Ｔ），（Ｆ）の信号如何に関わらず、（Ｓ）
で示すスペシャルブランチ命令の出力の信号が０である
ことにより、（Ｄ）で示すＦＦ入力及び（Ｍ）で示すＭ
ＵＸ９制御信号が０となるからである。（Ｄ）で示すＦ
Ｆ入力が０であるため、（Ｃ）ｃｉｎ端子の入力の信号
は０となる。（Ｍ）ＭＵＸ９制御信号が０であるため、
ＭＵＸ９は＋１を選択し、加算器２の第２の端子に＋１
を出力する。（Ａ）加算器２の出力は、現在のプログラ
ムカウンタ１の値、即ち、０と、第２の端子に入力され
た値＋１と、ｃｉｎ端子に入力された値、即ち、０とを
加算し、１となる。

【００２６】ステップ２において、ステップ１で加算器
２により計算された結果、即ち、１がプログラムカウン
タ１にセットされた値となる。プログラムカウンタ１の
値から、アドレスが１の命令、即ち、スペシャルブラン
チ（ｓｐｂｒｎ）命令が実行される。ｔｅｍｐの符号が
負であるか否か調べる。結果が真（ｔｅｍｐの符号が
負）ならば、ブランチ増減値＋２をプログラムカウンタ
１の値１に加え、次に、実行すべき命令（即ち、ＴＨＥ
Ｎステートメント）のアドレス（アドレス＝３）を求め
る。（Ｓ）命令デコーダ５のスペシャルブランチ命令の
出力は、１である。（Ｔ）条件判定結果の信号は、Ａ＜
Ｂであれば、条件判定部６における結果は真となり、１
となる。（Ｆ）における条件判定結果の信号は、（Ｔ）
における条件判定結果の信号がインバータ１０を介し逆
転されるため、０となる。（Ｄ）ＦＦ入力、即ち、ＡＮ
Ｄゲート１１の出力は、ＡＮＤゲート１１の一方の入
力、即ち、（Ｆ）における条件判定結果の信号が０であ
るため、０となる。そのため、（Ｃ）ｃｉｎ端子の入力
は、０である。（Ｍ）ＭＵＸ９制御信号は、現在実行中
の命令がスペシャルブランチであり、条件判定結果が真
であるため、１となる。ＭＵＸ９制御信号が１であるた
め、ＭＵＸ９は、加算器２の第２の端子へ、ブランチ増
減値＋２を出力する。（Ａ）加算器の出力は、３であ
る。即ち、加算器２の出力は、現在のプログラムカウン
タ１の値、即ち、１と、ＭＵＸ９の出力、即ち、＋２
（ブランチ増減値）と、第３の端子の入力、即ち、０を
加算ことにより算出する。つまり、１＋２＋０＝３とな
る。

【００２７】ステップ３において、ステップ２で述べた
加算器２の演算結果、即ち、３がプログラムカウンタ１
の値３となる。そのため、プログラム記憶部３におい
て、アドレスが３の命令Ｃ＝Ｃ＋１を実行する。（Ｓ）
命令デコーダ５のスペシャルブランチ命令の出力は、０
である。そのため、ステップ１と同様にして、（Ａ）加
算器の出力は、現在のプログラムカウンタ１の値、即
ち、３と、第２の端子に入力された値＋１と、ｃｉｎ端
子に入力された値、即ち、０とを加算し、４となる。ス
テップ４において、ＩＦ−ＴＨＥＮ−ＥＬＳＥ命令の後
に続くアドレス＝４の命令が実行される。

【００２８】図５におけるステップ１は、図４と同じで
あるので、説明は省略する。ステップ２において、ステ
ップ１で加算器２により計算された結果、即ち、１がプ
ログラムカウンタ１にセットされる。プログラムカウン
タ１の値から、アドレスが１の命令、即ち、スペシャル
ブランチ（ｓｐｂｒｎ）命令が実行される。ｔｅｍｐの
符号が負であるか否か調べる。（Ｓ）命令デコーダ５の
スペシャルブランチ命令の出力は、１である。（Ｔ）条
件判定結果の信号は、Ａ＜Ｂでなければ、条件判定部６
における結果は偽となり、０となる。（Ｆ）における条
件判定結果の信号は、（Ｔ）における条件判定結果の信
号がインバータ１０を介し逆転されるため、１となる。
（Ｄ）ＦＦ入力、即ち、ＡＮＤゲート１１の出力は、Ａ
ＮＤゲート１１の一方の入力である（Ｓ）のスペシャル
ブランチ命令の出力信号が１であり、かつ、他方の入力
である（Ｆ）における条件判定結果の信号が１であるた
め、１となる。（Ｄ）ＦＦ入力の信号は１であるが、Ｆ
Ｆ１２において、１命令サイクル遅延されるため、この
ステップでは、（Ｃ）ｃｉｎ端子の入力は、０である。
（Ｍ）ＭＵＸ９制御信号は、現在実行中の命令がスペシ
ャルブランチではあるが、条件判定結果が偽であるた
め、０となる。ＭＵＸ９制御信号が０であるため、ＭＵ
Ｘ９は、加算器２の第２の端子へ、＋１を出力する。
（Ａ）加算器の出力は、２である。なぜならば、加算器
２の出力は、現在のプログラムカウンタ１の値、即ち、
１と、ＭＵＸ９の出力、即ち、＋１と、第３の端子の入
力、即ち、０とを加算ことにより算出する。つまり、１
＋１＋０＝２となる。

【００２９】ステップ３において、ステップ２で述べた
加算器２の演算結果、即ち、２が、プログラムカウンタ
１の値２となる。そのため、プログラム記憶部３におい
て、アドレスが２の命令Ｃ＝Ｃ−１（ＥＬＳＥステート
メント）を実行する。（Ｓ）命令デコーダ５のスペシャ
ルブランチ命令の出力は、現在実行中の命令がスペシャ
ルブランチ命令ではないので、０となる。（Ｔ），
（Ｆ）における条件判定結果の信号は、１であっても０
であってもどちらでもよい。なぜならば、（Ｔ），
（Ｆ）の条件判定結果の信号如何に関わらず、（Ｓ）の
スペシャルブランチ命令の出力信号が０であることによ
り、（Ｄ）ＦＦ入力及び（Ｍ）ＭＵＸ９制御信号が０と
なるからである。（Ｃ）ｃｉｎ端子の入力の信号は、１
である。これは、（Ｄ）ＦＦ入力の信号は０であるが、
ステップ２において発生したＦＦ入力の信号１がＦＦ１
２により、１命令サイクル遅延され、入力されるからで
ある。（Ｍ）ＭＵＸ９制御信号が０であるため、ＭＵＸ
９は＋１を選択し、加算器２の第２の端子に出力する。
（Ａ）加算器２の出力は、現在のプログラムカウンタ１
の値、即ち、２と、第２の端子に入力された値＋１と、
ｃｉｎ端子に入力された値、即ち、１とを加算し、２＋
１＋１＝４となる。これは、次に実行される命令のアド
レスが、現在実行中のアドレス２からアドレス３へ変更
されるのではなく、アドレス４へ変更されることを意味
し、暗黙のスキップ命令が発生されることを意味する。
このように、暗黙のスキップ命令の発生は、プログラム
カウンタ１の値の制御により実現される。

【００３０】なお、ＦＦ１２は、他の遅延回路であって
もよい。また、ＡＮＤゲート１１は、他のゲート回路で
あってもよい。また、上記例では、ＩＦ−ＴＨＥＮ−Ｅ
ＬＳＥ命令の場合を示したが、所定の条件を判定して２
種類のいずれかの一方を選択する分岐を伴う条件文な
ら、どのような命令に対しても上記発明と同じ効果を奏
する。

【００３１】以上のように、この実施の形態では、高級
言語のＩＦ文を実行する際、暗黙のスキップ命令をハー
ドウェア上で発生させるスペシャルブランチ命令を備え
たプログラム制御装置について述べた。暗黙のスキップ
命令は、プログラムカウンタで指定するアドレスの値を
加算器で演算する際、通常の加算数に更に、＋１を加算
するタイミングを制御することにより実現する。これ
は、通常のハードウェアにＡＮＤゲート、フリップフロ
ップを追加し、プログラムカウンタの値を計算する加算
器の未使用のｃｉｎ端子を使用して実現する。そのた
め、通常用いるハードウェアに極めて少ないハードウェ
アの追加で実現できる。また、ハードウェア上で暗黙の
スキップ命令が発生されるため、従来使われていたジャ
ンプ命令を省くことができる。これにより、従来に比
べ、ＩＦ文から生成される機械語命令を１つ減らすこと
ができ、プログラムの実行時間を短縮することができ
る。また、ＩＦ文のための機械語命令を記憶するプログ
ラム記憶部の記憶領域も、より少なくすることができ
る。

【００３２】

【発明の効果】この発明によれば、高級言語における条
件文を実行する時間を短くすることができる。また、こ
の発明によれば、条件文をコンパイルした機械語命令の
数を減らすことができ、プログラム記憶部の記憶領域を
減らすことができる。また、この発明によれば、通常用
いるハードウェアに極めて少ないハードウェアの追加で
実現することができる。

【図面の簡単な説明】

【図１】 この発明の一実施の形態におけるプログラム
制御装置のブロック図である。

【図２】 図２における加算器の詳細なブロック図であ
る。

【図３】 高級言語におけるＩＦ文と対応するアセンブ
ラリストとフローグラフの図である。

【図４】 ＩＦ文を図１に示したプログラム制御装置で
実行するＡ＜Ｂの場合のタイミング図である。

【図５】 ＩＦ文を図１に示したプログラム制御装置で
実行するＡ＜Ｂではない場合のタイミング図である。

【図６】 高級言語におけるＩＦ文と対応するアセンブ
ラコードを記憶するメモリを従来例１で説明するための
図である。

【図７】 高級言語におけるＩＦ文に対応する従来のア
センブラリストとフローグラフを従来例１で説明するた
めの図である。

【図８】 従来例２におけるブロック図である。

【図９】 従来例２の図８に示されたインストラクショ
ンデコーダの回路図である。

【図１０】 従来例２の図８に示されたスキップ制御回
路の他の回路例を示す図である。

【符号の説明】

１ プログラムカウンタ、２ 加算器、３ プログラム
記憶部、４ 命令レジスタ、５ 命令デコーダ、６ 条
件判定部、７ ＯＲゲート、８，１１ ＡＮＤゲート、
９ マルチプレクサ、１０ インバータ、１２ フリッ
プフロップ、１３ 加算制御部、２１，２２，２３，２
ｊ 全加算器。

Claims (6)

【特許請求の範囲】
1. 【請求項１】 所定の条件を判定することにより、第１
   と第２の２種類の動作命令のいずれか一方を選択する選
   択命令と上記第１と第２の２種類の動作命令とその他の
   命令とを、選択命令、第１の動作命令、第２の動作命
   令、その他の命令の順に連続したアドレスに記憶するプ
   ログラム記憶部と、 上記プログラム記憶部から読み出す命令のアドレスを指
   示するプログラムカウンタと、 上記プログラムカウンタの値を計算する加算器と、 上記プログラム記憶部から上記プログラムカウンタによ
   り指定されたアドレスに基づき読み出された命令を解読
   する命令デコーダと、 上記選択命令の所定の条件を判定する条件判定部と、 上記条件判定部により第１の動作命令が選択され実行さ
   れる場合、第１の動作命令を実行した後、プログラムカ
   ウンタの値をその他の命令が記憶されたアドレスとする
   加算制御部を備えたことを特徴とするプログラム制御装
   置。
2. 【請求項２】 上記加算制御部は、上記条件判定部の出
   力と上記命令デコーダの出力に接続されるゲート回路と
   上記ゲート回路の出力に接続される遅延回路を備え、 上記加算器は、プログラムカウンタの出力に接続される
   第１の端子と、プログラムカウンタの増加値を入力する
   第２の端子と、上記遅延回路の出力に接続される第３の
   端子を備えたことを特徴とする請求項１記載のプログラ
   ム制御装置。
3. 【請求項３】 ゲート回路はアンド回路であり、遅延回
   路はフリップフロップであり、上記条件判定部により第
   １の動作命令を選択すると判定された場合、上記加算器
   の第１の端子にプログラムカウンタから入力される現在
   実行中の命令のアドレスの値が入力され、第２の端子に
   値１が入力され、上記フリップフロップにより上記条件
   判定部により第１の動作命令を選択すると判定する時点
   より１インストラクションサイクル遅延されたハイレベ
   ル信号が上記加算器の第３の端子に入力され、上記加算
   器は、第１の端子にプログラムカウンタから入力される
   現在実行中の命令のアドレスの値と第２の端子から入力
   される値１と第３の端子から入力されるハイレベル信
   号、即ち、値１とを加算することにより次に実行する命
   令のアドレスを計算することを特徴とする請求項２記載
   のプログラム制御装置。
4. 【請求項４】 上記加算器の第３の端子は、最下位の桁
   のキャリー入力端子であることを特徴とする請求項３記
   載のプログラム制御装置。
5. 【請求項５】 プログラムの各命令を記憶したプログラ
   ム記憶部と、 プログラム記憶部のアドレスを指定するプログラムカウ
   ンタと、 プログラムカウンタの出力に接続された第１の端子とプ
   ログラムカウンタの増加値を入力する第２の端子と桁上
   げ信号を入力するキャリー入力端子とを備え、 上記第１の端子から入力された値と、 上記第２の端子から入力された値と、 上記キャリー入力端子から入力された値とを加算して、
   上記プログラムカウンタに出力する加算器とを備え、 上記キャリー入力端子に桁上げ信号を入力することによ
   り、プログラムカウンタの値を制御することを特徴とす
   るプログラム制御装置。
6. 【請求項６】 上記桁上げ信号を、上記プログラム記憶
   部に記憶された１つの命令をスキップする場合に発生さ
   せることを特徴とする請求項５記載のプログラム制御装
   置。