JPS5860355A - 情報処理装置 - Google Patents
情報処理装置Info
- Publication number
- JPS5860355A JPS5860355A JP56160415A JP16041581A JPS5860355A JP S5860355 A JPS5860355 A JP S5860355A JP 56160415 A JP56160415 A JP 56160415A JP 16041581 A JP16041581 A JP 16041581A JP S5860355 A JPS5860355 A JP S5860355A
- Authority
- JP
- Japan
- Prior art keywords
- register
- instruction
- comparison
- cycle
- condition code
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/30094—Condition code generation, e.g. Carry, Zero flag
Landscapes
- Engineering & Computer Science (AREA)
- Software Systems (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Advance Control (AREA)
- Executing Machine-Instructions (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は情報処理装置に関し、特にオペ２ンドのアド
レス計算が不要な比較命令におけるコンディション・コ
ード確定タイミングを高速化しようとするものである。
レス計算が不要な比較命令におけるコンディション・コ
ード確定タイミングを高速化しようとするものである。
一般に比較命令の後続には条件分岐命令が存在する可能
性が極めて高く、その比較命令の結果どして得られるコ
ンディション・コードは後続の条件分岐命令の分岐成否
の判定に用いられるため、このコンディション・コード
の確定タイミングは早ければ早い程良い。
性が極めて高く、その比較命令の結果どして得られるコ
ンディション・コードは後続の条件分岐命令の分岐成否
の判定に用いられるため、このコンディション・コード
の確定タイミングは早ければ早い程良い。
ところが竺来、アドレス計算の必要な命令については命
令のデコードと同一サイクルで並行してアドレス計算を
行なっているのに対し、アドレス計算の不要な命令につ
いては命令のデコードと並行して演算を行なうようなこ
とは行われてない、このため前者と後者との間のコンデ
ィション＃コードの確定タイミングにあまり差が力かっ
た。
令のデコードと同一サイクルで並行してアドレス計算を
行なっているのに対し、アドレス計算の不要な命令につ
いては命令のデコードと並行して演算を行なうようなこ
とは行われてない、このため前者と後者との間のコンデ
ィション＃コードの確定タイミングにあまり差が力かっ
た。
この発明の目的は命令のデコードと並行して必要なレジ
スタを読み出し・読み出したレジスタの内容と他の読み
出したレジスタの内容あるいは命令語の一部とを直接比
較し、その比較結果をコンディション・；−ドの値とし
て使用することにょｐアドレス計算の不要な比較命令の
コンディション・コードを予知した装置を提供すること
にある〇この発明による情報処理装置はオペランドのア
ドレス計算が不要な比較命令において、命令のデコード
と平行して命令で指定す−るレジスタの読み出しを行な
う手段と、その読み出したレジスタの内容間の大小比較
あるいは読み出したレジスタの内容と命令語の一部との
大小比較を行なう比較器と・この比較器の出力をコンデ
ィション・コードの値として使用する手段とから構成さ
れる。
スタを読み出し・読み出したレジスタの内容と他の読み
出したレジスタの内容あるいは命令語の一部とを直接比
較し、その比較結果をコンディション・；−ドの値とし
て使用することにょｐアドレス計算の不要な比較命令の
コンディション・コードを予知した装置を提供すること
にある〇この発明による情報処理装置はオペランドのア
ドレス計算が不要な比較命令において、命令のデコード
と平行して命令で指定す−るレジスタの読み出しを行な
う手段と、その読み出したレジスタの内容間の大小比較
あるいは読み出したレジスタの内容と命令語の一部との
大小比較を行なう比較器と・この比較器の出力をコンデ
ィション・コードの値として使用する手段とから構成さ
れる。
次にこの発明の一実施例を図を参照しながら詳細に説明
する。
する。
レジスタ１は命令語を保持するレジスタでめりその保持
され次命令語中の命令コードＦは命令デコーダ２に入力
され、デコーダ２から出力Ｄ１．ＤＩを得る。また同じ
く命令語中のレジスタ指定コードＲ１およびＲ２はレジ
スターメモリ３に入力され、コードＲ１，＆の各々に対
応し元データＧ１およびＧが読み出される。命令デコー
ダ２の出力Ｄｓは、レジスタ１に保持された命令がレジ
スタ・メモリ３内すこ含まれる汎用レジスタ（以下単に
汎用レジスタと記す）と命令語の一部との演算命令のと
１！”ｌ’となり、それ以外の命令のとき１０″となる
ように動作し、またデコーダ２の出力）は当該命令がア
ドレス計算の不要な比較命令、つｔｐ汎用レジスタと汎
用レジスタまなは汎用レジスタと命令語の一部との比較
命令であるとき”１２、それ以外の命令であるとき１０
１となるように動作する。
され次命令語中の命令コードＦは命令デコーダ２に入力
され、デコーダ２から出力Ｄ１．ＤＩを得る。また同じ
く命令語中のレジスタ指定コードＲ１およびＲ２はレジ
スターメモリ３に入力され、コードＲ１，＆の各々に対
応し元データＧ１およびＧが読み出される。命令デコー
ダ２の出力Ｄｓは、レジスタ１に保持された命令がレジ
スタ・メモリ３内すこ含まれる汎用レジスタ（以下単に
汎用レジスタと記す）と命令語の一部との演算命令のと
１！”ｌ’となり、それ以外の命令のとき１０″となる
ように動作し、またデコーダ２の出力）は当該命令がア
ドレス計算の不要な比較命令、つｔｐ汎用レジスタと汎
用レジスタまなは汎用レジスタと命令語の一部との比較
命令であるとき”１２、それ以外の命令であるとき１０
１となるように動作する。
選択回ｗ！４は出力Ｄ！が＠０′のときレジスタメモリ
３０！み出しデータ伝を、＠１”のときレジスタ１に保
持゛されているイイディエイト・オペ２ンドエを出力す
る。なおイ建ディエイト・オペランドとは命令語の一部
をそのままオペランドとして扱うもの一麿キう。比較器
５はレジスタメモリ３からのデータＧｌと選択回路４の
出力とを大小比較し、その結果はレジスタ１１に保持さ
れる。レジスタ６はデータＧ１を、ｔたレジスタ７は選
択回ｗｒ４０出力を各々保持し、これら出力は演算回路
（ＡＬＵ）８の二つの入力にそれぞれ供給される。レジ
スタ９はＡＬＵ８で得られた演算結果を保持しｉたレジ
スタ１０はその演算結果のコンディション・；−ドを保
持する。
３０！み出しデータ伝を、＠１”のときレジスタ１に保
持゛されているイイディエイト・オペ２ンドエを出力す
る。なおイ建ディエイト・オペランドとは命令語の一部
をそのままオペランドとして扱うもの一麿キう。比較器
５はレジスタメモリ３からのデータＧｌと選択回路４の
出力とを大小比較し、その結果はレジスタ１１に保持さ
れる。レジスタ６はデータＧ１を、ｔたレジスタ７は選
択回ｗｒ４０出力を各々保持し、これら出力は演算回路
（ＡＬＵ）８の二つの入力にそれぞれ供給される。レジ
スタ９はＡＬＵ８で得られた演算結果を保持しｉたレジ
スタ１０はその演算結果のコンディション・；−ドを保
持する。
選択回路１．３は、命令デコーダ２の出力Ｄｇｅ７リツ
プ・７四ツブ１２で１サイクル遅らせた信号飾により、
そのべが＠０”のときレジスタ１ｏを”１″のときレジ
スタｌｉｔ出力して条件分岐命令の分岐成否判定回路１
４へ入力する。分岐成否判定回路１４は選択回路１３よ
り入力され°たコンディション・コードの値とレジスタ
１に保持された分岐命令の命令語中の分岐条件マスクと
から分岐の成否を判定するものでおる。
プ・７四ツブ１２で１サイクル遅らせた信号飾により、
そのべが＠０”のときレジスタ１ｏを”１″のときレジ
スタｌｉｔ出力して条件分岐命令の分岐成否判定回路１
４へ入力する。分岐成否判定回路１４は選択回路１３よ
り入力され°たコンディション・コードの値とレジスタ
１に保持された分岐命令の命令語中の分岐条件マスクと
から分岐の成否を判定するものでおる。
例として１汎用レジスタと汎用レジスタの比較命令−条
件分岐命令”という命令シー′ダンスについて実施例の
動作を説哄する。この発明の効果を明確にするため、ま
ず従来のように比較回路５を使用しないで上記命令を実
行する場合を述べる。
件分岐命令”という命令シー′ダンスについて実施例の
動作を説哄する。この発明の効果を明確にするため、ま
ず従来のように比較回路５を使用しないで上記命令を実
行する場合を述べる。
第１サイクルでレジスタ１に上記比較命令がセットされ
、第２すＡクルではデご−ダ出力Ｄ１が１０”となって
レジスタ６および７にそれぞれレジスタ指定コードＲ１
および烏に対応した汎用レジスタの内容が読み出されて
格納され、レジスタ１に次の条件分岐命令がセットされ
る。次いで第一３サイクルでレジスタ１０（こコンディ
ション・コードがセットされ１分岐成否判定回％１４へ
は第４サイクルでコンディション・コードが供給される
。
、第２すＡクルではデご−ダ出力Ｄ１が１０”となって
レジスタ６および７にそれぞれレジスタ指定コードＲ１
および烏に対応した汎用レジスタの内容が読み出されて
格納され、レジスタ１に次の条件分岐命令がセットされ
る。次いで第一３サイクルでレジスタ１０（こコンディ
ション・コードがセットされ１分岐成否判定回％１４へ
は第４サイクルでコンディション・コードが供給される
。
ところがこの発明によると、第２サイクルでレジスタ６
．７への汎用レジスタの読み出Ｌ２と同時に比較器５に
よって予知されたコンディション・コードがレジスタ１
１にセットされ、またクリップ・フロップ１２が＠ｌ”
にセットてれるので、次の第３サイクルで、選択回路１
３の出力番こロードされたレジスタ１１の値とレジスタ
１に保持されている上記分岐命令の分岐条件マスクとか
ら。
．７への汎用レジスタの読み出Ｌ２と同時に比較器５に
よって予知されたコンディション・コードがレジスタ１
１にセットされ、またクリップ・フロップ１２が＠ｌ”
にセットてれるので、次の第３サイクルで、選択回路１
３の出力番こロードされたレジスタ１１の値とレジスタ
１に保持されている上記分岐命令の分岐条件マスクとか
ら。
分岐ｅ否の判定が可能となる。実際のコンディション・
コードは従来と同じ方法でこの第３サイクルにおいてレ
ジスタ１０にセットされる。
コードは従来と同じ方法でこの第３サイクルにおいてレ
ジスタ１０にセットされる。
汎用レジスタを命令語の、一部との比較命令の動作は選
択回路４の出力が命令語中のイはデイエイトオベランド
エになることを除いて上記例と全く同様に説明できる。
択回路４の出力が命令語中のイはデイエイトオベランド
エになることを除いて上記例と全く同様に説明できる。
な訃、当該比較命令はオペランドのアドレス計算が不要
であるため、その命令の命令デコードサイクルにおいて
はアドレス計算用の加算器（ズ使用されない。従ってこ
のメイばングでのアドレス計算用加算器を減算器と“し
て使用−する手段を付加すれば・この実施例に云う比較
器５０機能が満足できることにな９、この発明の実現に
際して必ずしも前記命令専用の比較６を新設する必要は
ない。
であるため、その命令の命令デコードサイクルにおいて
はアドレス計算用の加算器（ズ使用されない。従ってこ
のメイばングでのアドレス計算用加算器を減算器と“し
て使用−する手段を付加すれば・この実施例に云う比較
器５０機能が満足できることにな９、この発明の実現に
際して必ずしも前記命令専用の比較６を新設する必要は
ない。
以上説明したようにこの発ＢＡｌこよれば、オペ２ンド
のアドレス計算が不要な比較命令のコンディション・コ
ードがより早く得られ、後続の条件分岐命令の分岐条件
の利足がより早く行なえるため命令実行シーケンスの高
速化が可能どなる。
のアドレス計算が不要な比較命令のコンディション・コ
ードがより早く得られ、後続の条件分岐命令の分岐条件
の利足がより早く行なえるため命令実行シーケンスの高
速化が可能どなる。
図はこの発明の一実施＠を示すプｑツク図である。
１：命令ｍｌが格納されるレジスタ、２：デコーダ、３
：レジスタメモリ、４．１３：選択回路、５：比較器、
６．７．９．１０．１１：レジスタ８：演算回路、１２
：ｌサイクル遅延用７リツグ７０ツブ、工４：ゲート回
路。 特許出願人 日本電気株式会社 代理人草野 卓
：レジスタメモリ、４．１３：選択回路、５：比較器、
６．７．９．１０．１１：レジスタ８：演算回路、１２
：ｌサイクル遅延用７リツグ７０ツブ、工４：ゲート回
路。 特許出願人 日本電気株式会社 代理人草野 卓
Claims (1)
- （１） オペランドのアドレス計算が不要な比較命令
の実行に際して、その比較命令のデコードと並行してそ
の命令で指定されるレジスタの読み出しを行なう手段と
、その読み出されたレジスタの内容間の大小あるいはレ
ジスタの内容と前記比較命令の一部との大小を比較し、
その比較結果をコンディション・；−ドの値として出力
する比較手段とをもつ情報処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56160415A JPS5860355A (ja) | 1981-10-07 | 1981-10-07 | 情報処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56160415A JPS5860355A (ja) | 1981-10-07 | 1981-10-07 | 情報処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5860355A true JPS5860355A (ja) | 1983-04-09 |
Family
ID=15714429
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56160415A Pending JPS5860355A (ja) | 1981-10-07 | 1981-10-07 | 情報処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5860355A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6014341A (ja) * | 1983-06-30 | 1985-01-24 | インタ−ナショナル ビジネス マシ−ンズ コ−ポレ−ション | 基本命令セツト計算機システムにおけるトラツプ割込み方式 |
| JPS62103736A (ja) * | 1985-10-31 | 1987-05-14 | Fujitsu Ltd | ブランチ制御方式 |
| JPH01199233A (ja) * | 1988-02-03 | 1989-08-10 | Fujitsu Ltd | パイプライン処理における条件分岐制御方式 |
| JPH02166520A (ja) * | 1988-12-21 | 1990-06-27 | Matsushita Electric Ind Co Ltd | データ処理装置 |
| JPH03286332A (ja) * | 1990-04-03 | 1991-12-17 | Fuji Xerox Co Ltd | デジタルデータ処理装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5441641A (en) * | 1977-09-09 | 1979-04-03 | Hitachi Ltd | Data processing system having data producing unit |
| JPS5622140A (en) * | 1979-07-31 | 1981-03-02 | Fujitsu Ltd | Branch control system |
-
1981
- 1981-10-07 JP JP56160415A patent/JPS5860355A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5441641A (en) * | 1977-09-09 | 1979-04-03 | Hitachi Ltd | Data processing system having data producing unit |
| JPS5622140A (en) * | 1979-07-31 | 1981-03-02 | Fujitsu Ltd | Branch control system |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6014341A (ja) * | 1983-06-30 | 1985-01-24 | インタ−ナショナル ビジネス マシ−ンズ コ−ポレ−ション | 基本命令セツト計算機システムにおけるトラツプ割込み方式 |
| JPS62103736A (ja) * | 1985-10-31 | 1987-05-14 | Fujitsu Ltd | ブランチ制御方式 |
| JPH01199233A (ja) * | 1988-02-03 | 1989-08-10 | Fujitsu Ltd | パイプライン処理における条件分岐制御方式 |
| JPH02166520A (ja) * | 1988-12-21 | 1990-06-27 | Matsushita Electric Ind Co Ltd | データ処理装置 |
| JPH03286332A (ja) * | 1990-04-03 | 1991-12-17 | Fuji Xerox Co Ltd | デジタルデータ処理装置 |
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