JPH09251392A - システム異常検出機構 - Google Patents
システム異常検出機構Info
- Publication number
- JPH09251392A JPH09251392A JP8058800A JP5880096A JPH09251392A JP H09251392 A JPH09251392 A JP H09251392A JP 8058800 A JP8058800 A JP 8058800A JP 5880096 A JP5880096 A JP 5880096A JP H09251392 A JPH09251392 A JP H09251392A
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- Japan
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- bus
- error
- processor
- double
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Abstract
(57)【要約】
【課題】バスエラー例外処理機能の無いプロセッサを用
いたシステムでも、ダブルバスエラーが発生したという
ことを検出し、プロセッサに対し停止処理を行い、バス
エラー例外処理機能を持つプロセッサと同様に、致命的
なシステム故障を検出し、外部に対し不必要な悪影響を
及ぼすことの無いようにする。 【解決手段】バスエラー例外処理機能の無いプロセッサ
を用いたシステムで、プロセッサの周辺回路に、バスエ
ラーを検出し記憶しておく回路と、バスエラー例外処理
を終了するまでに更にバスエラーが発生したことを検出
する回路と、プロセッサを停止させる処理を行う回路を
持つ。また、バスエラー及びダブルバスエラーの発生し
た際のアドレスやバスの状態を示す情報を記憶する回路
も備える。
いたシステムでも、ダブルバスエラーが発生したという
ことを検出し、プロセッサに対し停止処理を行い、バス
エラー例外処理機能を持つプロセッサと同様に、致命的
なシステム故障を検出し、外部に対し不必要な悪影響を
及ぼすことの無いようにする。 【解決手段】バスエラー例外処理機能の無いプロセッサ
を用いたシステムで、プロセッサの周辺回路に、バスエ
ラーを検出し記憶しておく回路と、バスエラー例外処理
を終了するまでに更にバスエラーが発生したことを検出
する回路と、プロセッサを停止させる処理を行う回路を
持つ。また、バスエラー及びダブルバスエラーの発生し
た際のアドレスやバスの状態を示す情報を記憶する回路
も備える。
Description
【０００１】
【発明の属する技術分野】本発明は、バスエラー例外処
理機能の無いプロセッサを用いたシステムにおいて、高
信頼のシステムを構築する技術に係り、特に、バスエラ
ー例外処理を終了するまでに更にバスエラーが発生した
というダブルバスエラー時を検出し、プロセッサに対し
停止処理を行うことに関する。
理機能の無いプロセッサを用いたシステムにおいて、高
信頼のシステムを構築する技術に係り、特に、バスエラ
ー例外処理を終了するまでに更にバスエラーが発生した
というダブルバスエラー時を検出し、プロセッサに対し
停止処理を行うことに関する。
【０００２】
【従来の技術】バスエラーには、プロセッサまたはバス
マスタが、システムにおけるアクセス禁止領域に対する
アクセスを行った場合と、システムにおけるアクセス可
能領域においてアクセスを行っても応答の無い場合、ア
ドレスまたはデータのＥＣＣチェックエラー，アドレス
またはデータのパリティチェックエラーなど複数の要因
がある。
マスタが、システムにおけるアクセス禁止領域に対する
アクセスを行った場合と、システムにおけるアクセス可
能領域においてアクセスを行っても応答の無い場合、ア
ドレスまたはデータのＥＣＣチェックエラー，アドレス
またはデータのパリティチェックエラーなど複数の要因
がある。
【０００３】バスエラー例外処理機能を持つプロセッサ
は、プロセッサの外部回路がバスエラーを検出しバスエ
ラー通知信号をアサートすることによって、バスエラー
の発生しているバスサイクルを打ち切り、バスサイクル
が打ち切られるとプロセッサはバスエラー例外処理を開
始する。このバスエラー例外処理を実行している間、ま
たはバスエラー例外処理から復帰するためにスタックか
ら例外処理前の内部状態情報をロードしている間に、バ
スエラーが発生すると、この状態をダブルバスエラーと
言い、プロセッサはスタック及びプロセッサの内部状態
を変更せずに停止し、致命的なシステム故障を検出し、
またこの致命的なシステム故障により外部に対し不必要
な悪影響を及ぼすことを防ぐようにしている。
は、プロセッサの外部回路がバスエラーを検出しバスエ
ラー通知信号をアサートすることによって、バスエラー
の発生しているバスサイクルを打ち切り、バスサイクル
が打ち切られるとプロセッサはバスエラー例外処理を開
始する。このバスエラー例外処理を実行している間、ま
たはバスエラー例外処理から復帰するためにスタックか
ら例外処理前の内部状態情報をロードしている間に、バ
スエラーが発生すると、この状態をダブルバスエラーと
言い、プロセッサはスタック及びプロセッサの内部状態
を変更せずに停止し、致命的なシステム故障を検出し、
またこの致命的なシステム故障により外部に対し不必要
な悪影響を及ぼすことを防ぐようにしている。
【０００４】従来、ＣＩＳＣ（Complexed Instruction
Set Computor）では、バスエラー例外処理機能を持つプ
ロセッサがあるが、近年ＲＩＳＣ(Reduced Instruction
Set Computor）が、組込み用途のプロセッサとしても用
いられる様になってきている。このＲＩＳＣプロセッサ
は、固定長命令をパイプラインを用いて高速に処理する
構成で、バスエラー発生時または割込み発生時、まず高
速に処理されているパイプラインを止める処理を行う必
要が有り、バスエラー発生後すぐに処理を停止してバス
エラー例外処理を行うということが難しいため、バスエ
ラー例外処理機能をサポートしていないものが多い。従
ってダブルバスエラー発生によりプロセッサをすぐ停止
し、プロセッサの外部に対し不必要な悪影響を及ぼすこ
とを防ぐことが困難である。特に装置の制御用に使用す
るコントローラに用いるプロセッサとしては問題であ
る。同様に、ＤＳＰ（Digital Signal Processor）やワ
ンチップマイコンもバスエラー例外処理機能をサポート
していないものが多い。また、ダブルバスエラー発生の
様な致命的なシステム故障の状態になり、停止したプロ
セッサを再スタートさせる手段としては、通常リセット
をプロセッサの外部からアサートする以外にはない。従
って従来の構成では、バスエラー又はダブルバスエラー
の発生したアドレスや、バスの状態を示す情報は、リセ
ット後にはクリアされてしまうため知ることができず、
ダブルバスエラーが発生したということのみが検出でき
るという構成であり、ダブルバスエラーの発生した後の
解析またはダブルバスエラーの対策をする処理が困難で
あった。
Set Computor）では、バスエラー例外処理機能を持つプ
ロセッサがあるが、近年ＲＩＳＣ(Reduced Instruction
Set Computor）が、組込み用途のプロセッサとしても用
いられる様になってきている。このＲＩＳＣプロセッサ
は、固定長命令をパイプラインを用いて高速に処理する
構成で、バスエラー発生時または割込み発生時、まず高
速に処理されているパイプラインを止める処理を行う必
要が有り、バスエラー発生後すぐに処理を停止してバス
エラー例外処理を行うということが難しいため、バスエ
ラー例外処理機能をサポートしていないものが多い。従
ってダブルバスエラー発生によりプロセッサをすぐ停止
し、プロセッサの外部に対し不必要な悪影響を及ぼすこ
とを防ぐことが困難である。特に装置の制御用に使用す
るコントローラに用いるプロセッサとしては問題であ
る。同様に、ＤＳＰ（Digital Signal Processor）やワ
ンチップマイコンもバスエラー例外処理機能をサポート
していないものが多い。また、ダブルバスエラー発生の
様な致命的なシステム故障の状態になり、停止したプロ
セッサを再スタートさせる手段としては、通常リセット
をプロセッサの外部からアサートする以外にはない。従
って従来の構成では、バスエラー又はダブルバスエラー
の発生したアドレスや、バスの状態を示す情報は、リセ
ット後にはクリアされてしまうため知ることができず、
ダブルバスエラーが発生したということのみが検出でき
るという構成であり、ダブルバスエラーの発生した後の
解析またはダブルバスエラーの対策をする処理が困難で
あった。
【０００５】
【発明が解決しようとする課題】本発明は、バスエラー
例外処理機能の無いプロセッサを用いたシステムでも、
ダブルバスエラーが発生したということを検出し、プロ
セッサに対し停止処理を行い、バスエラー例外処理機能
を持つプロセッサと同様に、致命的なシステム故障を検
出するとともに、外部に対し不必要な悪影響を及ぼすこ
との無いようにすることを課題とする。
例外処理機能の無いプロセッサを用いたシステムでも、
ダブルバスエラーが発生したということを検出し、プロ
セッサに対し停止処理を行い、バスエラー例外処理機能
を持つプロセッサと同様に、致命的なシステム故障を検
出するとともに、外部に対し不必要な悪影響を及ぼすこ
との無いようにすることを課題とする。
【０００６】更に、ダブルバスエラーが発生したアドレ
スやバスの状態を示す情報を、プロセッサのリセット後
リスタートした際に、知ることができることも課題とす
る。
スやバスの状態を示す情報を、プロセッサのリセット後
リスタートした際に、知ることができることも課題とす
る。
【０００７】
【課題を解決するための手段】上記課題を解決するため
に、バスエラー例外処理機能の無いプロセッサを用いた
システムで、プロセッサの周辺回路に、バスエラーを検
出し記憶しておく回路と、バスエラー例外処理を終了す
るまでに更にバスエラーが発生したことを検出する回路
と、プロセッサを停止させる処理を行う回路を持つこと
によって、バスエラー例外処理を終了するまでに更にバ
スエラーが発生したというダブルバスエラーによって、
致命的なシステム故障を検出し外部に対し不必要な悪影
響を及ぼすことの無いようにする。
に、バスエラー例外処理機能の無いプロセッサを用いた
システムで、プロセッサの周辺回路に、バスエラーを検
出し記憶しておく回路と、バスエラー例外処理を終了す
るまでに更にバスエラーが発生したことを検出する回路
と、プロセッサを停止させる処理を行う回路を持つこと
によって、バスエラー例外処理を終了するまでに更にバ
スエラーが発生したというダブルバスエラーによって、
致命的なシステム故障を検出し外部に対し不必要な悪影
響を及ぼすことの無いようにする。
【０００８】また、バスエラー及びダブルバスエラーの
発生した際のアドレスやバスの状態を示す情報を記憶す
る回路も備えることにより、プロセッサのリセット後リ
スタートした際に、バスエラー及びダブルバスエラーの
発生した状況を知ることができる。
発生した際のアドレスやバスの状態を示す情報を記憶す
る回路も備えることにより、プロセッサのリセット後リ
スタートした際に、バスエラー及びダブルバスエラーの
発生した状況を知ることができる。
【０００９】
【発明の実施の形態】本発明の実施の形態について、図
１，図２，図３，図４を用いて説明する。
１，図２，図３，図４を用いて説明する。
【００１０】図４にシステム構成例を示す。システム構
成は、プロセッサ４０１とシステム全体のコントロール
を行うコントロールLSI402とメモリ４０３を含むＩ／Ｏ
404,４０５，４０６から成り、コントロールLSI402を中
心として接続する構成である。発明したダブルバスエラ
ー検出回路１０１を含む、図１の回路はこのコントロー
ルLSI402の中の機能として実現する。コントロールLSI4
02を中心として接続する構成であるがゆえに、全てのバ
スの動きとバスエラーの発生状況を監視し検出すること
ができる。
成は、プロセッサ４０１とシステム全体のコントロール
を行うコントロールLSI402とメモリ４０３を含むＩ／Ｏ
404,４０５，４０６から成り、コントロールLSI402を中
心として接続する構成である。発明したダブルバスエラ
ー検出回路１０１を含む、図１の回路はこのコントロー
ルLSI402の中の機能として実現する。コントロールLSI4
02を中心として接続する構成であるがゆえに、全てのバ
スの動きとバスエラーの発生状況を監視し検出すること
ができる。
【００１１】図２にダブルバスエラー検出回路を示す。
ダブルバスエラーの検出回路の動作タイミングチャート
を図３に示す。バスエラーには、従来の技術に示す通
り、アクセス禁止領域に対するアクセスを行った場合、
ＥＣＣチェックエラー，パリティチェックエラーなど複
数のバスエラーの要因２０１がある。バスエラーの検出
は、その各々のバスエラーの要因２０１のうち一つでも
発生すると検出回路のノードａがアサートされ、１パル
ス回路２０２により、１クロックサイクルの間だけノー
ドｂがアサートされる。ノードｂのアサートをバスエラ
ー発生保持ラッチ回路２０３により保持し、再度バスエ
ラーが発生した際に、２回目のバスエラーであることを
判定するために使用すると共にバスエラーが発生したこ
とを示すフラグとなる。通常はバスエラーが発生した後
はバスエラー例外処理を行い、その例外処理終了後にバ
スエラー発生保持ラッチ回路２０３をクリアする。この
処理を繰り返すのであれば、ダブルバスエラーにはなら
ずプロセッサ４０１を停止する必要もない。ところがバ
スエラー発生保持ラッチ回路２０３をクリアする前に、
再度バスエラーが発生したら、ノードｄがアサートされ
て、ダブルバスエラーを検出したとみなす。ダブルバス
エラーが発生するタイミングは、２度目のバスエラー
が、バスエラー例外処理を行う前に発生する場合と、バ
スエラー例外処理中に発生する場合と、バスエラー例外
処理から復帰する際に発生する場合とがある。２度目の
バスエラーがバスエラー例外処理を行う前に発生する場
合は、１度目のバスエラーのバスエラー例外処理が、２
度目のバスエラーに対するバスエラー例外処理に影響を
与える可能性があるため、システム的には致命的な故障
と考えられるし、２回近接してバスエラーが発生するこ
と自体が非常に希で起こりえないことが起きたと考えら
れシステムを止める必要がある。但し、バースト転送の
場合は連続してバスエラーが発生する可能性が有るがこ
の点は例外的に１回のバスエラーとする。ダブルバスエ
ラーがバスエラー例外処理中に発生した場合は、例外処
理が続行できずシステムの致命的な故障である。バスエ
ラー例外処理から復帰する際に発生する場合は、例外処
理からの復帰ができなくなるので、通常処理を継続して
行うことができなくなる。従って、バスエラー発生保持
ラッチ回路２０３をクリアする前に、再度バスエラーが
発生したというダブルバスエラーが発生したら、すぐに
プロセッサ４０１の停止処理を行う必要がある。上記よ
り、ダブルバスエラーの検出はシステムの信頼性、特に
フェイルセーフなシステムを構築するためには必要条件
の一つであり、本ダブルバスエラー検出回路は特に制御
用のコントローラには不可欠となる。
ダブルバスエラーの検出回路の動作タイミングチャート
を図３に示す。バスエラーには、従来の技術に示す通
り、アクセス禁止領域に対するアクセスを行った場合、
ＥＣＣチェックエラー，パリティチェックエラーなど複
数のバスエラーの要因２０１がある。バスエラーの検出
は、その各々のバスエラーの要因２０１のうち一つでも
発生すると検出回路のノードａがアサートされ、１パル
ス回路２０２により、１クロックサイクルの間だけノー
ドｂがアサートされる。ノードｂのアサートをバスエラ
ー発生保持ラッチ回路２０３により保持し、再度バスエ
ラーが発生した際に、２回目のバスエラーであることを
判定するために使用すると共にバスエラーが発生したこ
とを示すフラグとなる。通常はバスエラーが発生した後
はバスエラー例外処理を行い、その例外処理終了後にバ
スエラー発生保持ラッチ回路２０３をクリアする。この
処理を繰り返すのであれば、ダブルバスエラーにはなら
ずプロセッサ４０１を停止する必要もない。ところがバ
スエラー発生保持ラッチ回路２０３をクリアする前に、
再度バスエラーが発生したら、ノードｄがアサートされ
て、ダブルバスエラーを検出したとみなす。ダブルバス
エラーが発生するタイミングは、２度目のバスエラー
が、バスエラー例外処理を行う前に発生する場合と、バ
スエラー例外処理中に発生する場合と、バスエラー例外
処理から復帰する際に発生する場合とがある。２度目の
バスエラーがバスエラー例外処理を行う前に発生する場
合は、１度目のバスエラーのバスエラー例外処理が、２
度目のバスエラーに対するバスエラー例外処理に影響を
与える可能性があるため、システム的には致命的な故障
と考えられるし、２回近接してバスエラーが発生するこ
と自体が非常に希で起こりえないことが起きたと考えら
れシステムを止める必要がある。但し、バースト転送の
場合は連続してバスエラーが発生する可能性が有るがこ
の点は例外的に１回のバスエラーとする。ダブルバスエ
ラーがバスエラー例外処理中に発生した場合は、例外処
理が続行できずシステムの致命的な故障である。バスエ
ラー例外処理から復帰する際に発生する場合は、例外処
理からの復帰ができなくなるので、通常処理を継続して
行うことができなくなる。従って、バスエラー発生保持
ラッチ回路２０３をクリアする前に、再度バスエラーが
発生したというダブルバスエラーが発生したら、すぐに
プロセッサ４０１の停止処理を行う必要がある。上記よ
り、ダブルバスエラーの検出はシステムの信頼性、特に
フェイルセーフなシステムを構築するためには必要条件
の一つであり、本ダブルバスエラー検出回路は特に制御
用のコントローラには不可欠となる。
【００１２】ダブルバスエラーの検出回路を含む回路の
構成を図１に示す。まずダブルバスエラーの検出回路１
０１にてバスエラーを検出すると、ノードｂがアサート
されて、バスエラー発生を例外割込処理を発生する回路
１０２を介してプロセッサ４０１に通知し例外処理を行
う。バスエラーは最も優先度の高い割込みであるので、
ＮＭＩ（マスク出来ない割込み）としてプロセッサ４０
１に通知する。また、バスエラーが発生したアドレス，
データ，リードライト信号を含むバスの状態をバスエラ
ー時バス情報記憶回路１０６に保持する。更にバスエラ
ーが発生しダブルバスエラーを検出したら、ノードｄが
アサートされ、プロセッサ４０１の停止信号をダブルバ
スエラー時プロセッサの停止信号生成回路１０４でアサ
ートし、直ちにプロセッサ４０１の停止を行う。特に停
止信号が無いプロセッサの場合はリセット信号アサート
し続けることによりプロセッサ４０１の停止を行う。ま
た、ダブルバスエラーが発生したアドレス，データ，リ
ードライト信号を含むバスの状態をダブルバスエラー時
バス情報記憶回路１０５に保持すると共に、ダブルバス
エラー発生表示レジスタ１０３でダブルバスエラーが発
生したことを記憶させる。
構成を図１に示す。まずダブルバスエラーの検出回路１
０１にてバスエラーを検出すると、ノードｂがアサート
されて、バスエラー発生を例外割込処理を発生する回路
１０２を介してプロセッサ４０１に通知し例外処理を行
う。バスエラーは最も優先度の高い割込みであるので、
ＮＭＩ（マスク出来ない割込み）としてプロセッサ４０
１に通知する。また、バスエラーが発生したアドレス，
データ，リードライト信号を含むバスの状態をバスエラ
ー時バス情報記憶回路１０６に保持する。更にバスエラ
ーが発生しダブルバスエラーを検出したら、ノードｄが
アサートされ、プロセッサ４０１の停止信号をダブルバ
スエラー時プロセッサの停止信号生成回路１０４でアサ
ートし、直ちにプロセッサ４０１の停止を行う。特に停
止信号が無いプロセッサの場合はリセット信号アサート
し続けることによりプロセッサ４０１の停止を行う。ま
た、ダブルバスエラーが発生したアドレス，データ，リ
ードライト信号を含むバスの状態をダブルバスエラー時
バス情報記憶回路１０５に保持すると共に、ダブルバス
エラー発生表示レジスタ１０３でダブルバスエラーが発
生したことを記憶させる。
【００１３】ダブルバスエラー発生はシステムの致命的
な故障であるため、プロセッサ401は停止した状態にす
る。システムをこの状態から開放するには通常リセット
を用いる。従って、上記プロセッサの停止信号として、
リセット信号のアサートを用いた場合、プロセッサ４０
１の停止状態から開放するためには、外部から入力され
るリセットＳＷや復電によるリセットがアサートされた
ら、ダブルバスエラー時プロセッサの停止信号生成回路
１０４からのリセット信号をネゲートし、外部から入力
されるリセットＳＷや復電によるリセットがネゲートさ
れたら、プロセッサに対するリセットがネゲートされる
構成でなければならない。
な故障であるため、プロセッサ401は停止した状態にす
る。システムをこの状態から開放するには通常リセット
を用いる。従って、上記プロセッサの停止信号として、
リセット信号のアサートを用いた場合、プロセッサ４０
１の停止状態から開放するためには、外部から入力され
るリセットＳＷや復電によるリセットがアサートされた
ら、ダブルバスエラー時プロセッサの停止信号生成回路
１０４からのリセット信号をネゲートし、外部から入力
されるリセットＳＷや復電によるリセットがネゲートさ
れたら、プロセッサに対するリセットがネゲートされる
構成でなければならない。
【００１４】復電によるリセットでは、システムは完全
に初期状態になるが、ダブルバスエラーの発生した状況
を解析するために、復電によるリセットとリセットＳＷ
によるリセットを分けて、リセットＳＷにてプロセッサ
の再スタートを行った時は、バスエラー時バス情報記憶
回路１０６とダブルバスエラー時バス情報記憶回路１０
５とダブルバスエラー発生表示レジスタ１０３は、リセ
ットされずに情報を記憶しているようにする。このバス
エラー時のバス情報により、どのアドレスにて発生した
かが解り再度アクセスすることもでき、一過性か必ず発
生するエラーなのか、またエラー発生頻度を計測した
り、エラー発生に対するマスクや切り放し処理，メモリ
領域ならば交代領域に退避することによるリカバリーな
どができ、システムのエラー解析やエラー対策で非常に
有効な情報を得ることができる。更に、復電によるリセ
ットとリセットＳＷによるリセットを分けただけでな
く、ダブルバスエラーが発生したということは、リセッ
トスタートの１つの要因と考えられるため、リセットス
タート要因レジスタの１要因として記憶し、これはダブ
ルバスエラー発生表示レジスタ１０３と同等で、これに
代わるものである。１回のバースト転送により複数のバ
スエラーが発生した場合に、ダブルバスエラーとして検
出しない。キャシュメモリをサポートしているシステム
では、キャシュミスヒット時にメモリ４０３からある固
定長のデータ（プロセッサにより異なるが、例えば、１
６バイト長）をキャシュに転送するが、通常、この転送
は連続アドレスのデータを連続して転送するバースト転
送を用いる。従ってメモリ４０３の１部に不具合が発生
し、そこをアクセスした時、複数のバスエラーが連続し
て発生する可能性が高い。従ってバスエラー要因別検出
回路２０１にて、１回のバースト転送により複数のバス
エラーが発生した場合でも１回のバスエラーとして検出
する回路構成とし、ダブルバスエラーではなくバスエラ
ーとして例外処理を行うことができるようにする。
に初期状態になるが、ダブルバスエラーの発生した状況
を解析するために、復電によるリセットとリセットＳＷ
によるリセットを分けて、リセットＳＷにてプロセッサ
の再スタートを行った時は、バスエラー時バス情報記憶
回路１０６とダブルバスエラー時バス情報記憶回路１０
５とダブルバスエラー発生表示レジスタ１０３は、リセ
ットされずに情報を記憶しているようにする。このバス
エラー時のバス情報により、どのアドレスにて発生した
かが解り再度アクセスすることもでき、一過性か必ず発
生するエラーなのか、またエラー発生頻度を計測した
り、エラー発生に対するマスクや切り放し処理，メモリ
領域ならば交代領域に退避することによるリカバリーな
どができ、システムのエラー解析やエラー対策で非常に
有効な情報を得ることができる。更に、復電によるリセ
ットとリセットＳＷによるリセットを分けただけでな
く、ダブルバスエラーが発生したということは、リセッ
トスタートの１つの要因と考えられるため、リセットス
タート要因レジスタの１要因として記憶し、これはダブ
ルバスエラー発生表示レジスタ１０３と同等で、これに
代わるものである。１回のバースト転送により複数のバ
スエラーが発生した場合に、ダブルバスエラーとして検
出しない。キャシュメモリをサポートしているシステム
では、キャシュミスヒット時にメモリ４０３からある固
定長のデータ（プロセッサにより異なるが、例えば、１
６バイト長）をキャシュに転送するが、通常、この転送
は連続アドレスのデータを連続して転送するバースト転
送を用いる。従ってメモリ４０３の１部に不具合が発生
し、そこをアクセスした時、複数のバスエラーが連続し
て発生する可能性が高い。従ってバスエラー要因別検出
回路２０１にて、１回のバースト転送により複数のバス
エラーが発生した場合でも１回のバスエラーとして検出
する回路構成とし、ダブルバスエラーではなくバスエラ
ーとして例外処理を行うことができるようにする。
【００１５】
【発明の効果】本発明によれば、バスエラー例外処理機
能の無いプロセッサを用いたシステムでも、ダブルバス
エラーが発生したということを検出し、プロセッサに対
し停止処理を行い、バスエラー例外処理機能を持つプロ
セッサと同様に、致命的なシステム故障を検出するとと
もに、外部に対し不必要な悪影響を及ぼすことの無いよ
うにすることができ、更にダブルバスエラーが発生した
アドレスやバスの状態を示す情報を、プロセッサのリセ
ット後リスタートした際に知ることができる。
能の無いプロセッサを用いたシステムでも、ダブルバス
エラーが発生したということを検出し、プロセッサに対
し停止処理を行い、バスエラー例外処理機能を持つプロ
セッサと同様に、致命的なシステム故障を検出するとと
もに、外部に対し不必要な悪影響を及ぼすことの無いよ
うにすることができ、更にダブルバスエラーが発生した
アドレスやバスの状態を示す情報を、プロセッサのリセ
ット後リスタートした際に知ることができる。
【図１】発明したダブルバスエラー検出回路を含む回路
の説明図。
の説明図。
【図２】発明したダブルバスエラー検出回路のブロック
図。
図。
【図３】ダブルバスエラー検出回路のタイミングチャー
ト。
ト。
【図４】システム構成例のブロック図。
１０１…ダブルバスエラー検出回路、１０２…例外割込
発生回路、１０３…ダブルバスエラー発生表示レジス
タ、１０４…ダブルバスエラー時プロセッサ停止信号生
成回路、１０５…ダブルバスエラー時バス情報記憶回
路、１０６…バスエラー時バス情報記憶回路。
発生回路、１０３…ダブルバスエラー発生表示レジス
タ、１０４…ダブルバスエラー時プロセッサ停止信号生
成回路、１０５…ダブルバスエラー時バス情報記憶回
路、１０６…バスエラー時バス情報記憶回路。
Claims (4)
- 【請求項１】バスエラーを検出し記憶しておく回路と、
バスエラー例外処理を終了するまでに更にバスエラーが
発生したことを検出する回路と、プロセッサを停止させ
る処理を行う回路を持ち、バスエラー例外処理を終了す
るまでに更にバスエラーが発生したというダブルバスエ
ラーによって、致命的なシステム故障を検出し、プロセ
ッサを停止させる機能を持つことを特徴とするシステム
異常検出機構。 - 【請求項２】請求項１において、前記バスエラー例外処
理を終了するまでに更にバスエラーが発生したことを検
出すると共に、バスエラーの発生したアドレスとバスの
状態を示す情報と、ダブルバスエラーの発生したアドレ
スとバスの状態を示す情報とを記憶する回路を持ち、ダ
ブルバスエラーの発生した状態を保持し、プロセッサが
再スタートした後に、解析を容易にする機能を持つシス
テム異常検出機構。 - 【請求項３】請求項１において、１回のバースト転送に
より複数のバスエラーが発生した場合に、ダブルバスエ
ラーとして検出せず、１回のバスエラーとして検出する
回路を持ち、ダブルバスエラーではなくバスエラーとし
て例外処理を行うことができる確率を高くし、１回のバ
ースト転送により複数のバスエラーが発生してもバスエ
ラーとしないシステム異常検出機構。 - 【請求項４】請求項３において、１回のバースト転送に
より複数のバスエラーが発生した場合に、ダブルバスエ
ラーとして検出せず、１回のバスエラーとして検出する
と共に、バスエラーの発生したアドレスとバスの状態を
示す情報を記憶する回路を持ち、ダブルバスエラーの発
生した状態を保持し、プロセッサが再スタートした後
に、解析を容易にする機能を持つシステム異常検出機
構。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8058800A JPH09251392A (ja) | 1996-03-15 | 1996-03-15 | システム異常検出機構 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8058800A JPH09251392A (ja) | 1996-03-15 | 1996-03-15 | システム異常検出機構 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09251392A true JPH09251392A (ja) | 1997-09-22 |
Family
ID=13094675
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8058800A Pending JPH09251392A (ja) | 1996-03-15 | 1996-03-15 | システム異常検出機構 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09251392A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN116166468A (zh) * | 2021-11-24 | 2023-05-26 | 中科寒武纪科技股份有限公司 | 用于处理异构系统中ecc错误的方法、异构系统及其相关产品 |
-
1996
- 1996-03-15 JP JP8058800A patent/JPH09251392A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN116166468A (zh) * | 2021-11-24 | 2023-05-26 | 中科寒武纪科技股份有限公司 | 用于处理异构系统中ecc错误的方法、异构系统及其相关产品 |
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