JPH09251424A - Cache device - Google Patents
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- JPH09251424A JPH09251424A JP8087627A JP8762796A JPH09251424A JP H09251424 A JPH09251424 A JP H09251424A JP 8087627 A JP8087627 A JP 8087627A JP 8762796 A JP8762796 A JP 8762796A JP H09251424 A JPH09251424 A JP H09251424A
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- Memory System Of A Hierarchy Structure (AREA)
Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明はキャッシュ装置に関
し、特にベクトル型情報処理装置に用いられるキャッシ
ュ装置に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a cache device, and more particularly to a cache device used in a vector type information processing device.
【０００２】[0002]
【従来の技術】従来のベクトル型情報処理装置を説明す
る。図２は、従来のベクトル型情報処理装置におけるキ
ャッシュ装置の構成例を示したものである。図２におい
て、１は主記憶、３はデータアレイ、６はブロックロー
ド制御回路、７はリクエストレジスタ、８はアドレスレ
ジスタ、１０は書き込みデータレジスタ、１１は読み出
しデータレジスタ、１２は比較回路、１３はアドレスア
レイ、１４はブロック追い出し制御回路、をそれぞれ示
している。2. Description of the Related Art A conventional vector type information processing apparatus will be described. FIG. 2 shows a configuration example of a cache device in a conventional vector type information processing device. In FIG. 2, 1 is a main memory, 3 is a data array, 6 is a block load control circuit, 7 is a request register, 8 is an address register, 10 is a write data register, 11 is a read data register, 12 is a comparison circuit, and 13 is An address array and 14 are block eviction control circuits, respectively.
【０００３】アドレス変換回路（不図示）から送られて
くるリクエストコード１０１、アドレス１０２は、リク
エストレジスタ７、アドレスレジスタ８、にそれぞれ格
納される。The request code 101 and the address 102 sent from the address conversion circuit (not shown) are stored in the request register 7 and the address register 8, respectively.
【０００４】アドレスレジスタ８の出力信号の所定の中
位ビット１０６をインデックスとしてアドレスアレイ１
３のエントリをアクセスし、エントリにおけるアドレス
フィールド１０９と、アドレスレジスタ８の所定の上位
側ビット１０５と、を比較回路１２にて比較し、一致す
るものがあれば、キャッシュに「ヒット」し、一致する
ものがない場合には「ミスヒット」したとして、比較結
果１１７をブロック追い出し制御回路１４に通知する。The address array 1 uses the predetermined middle bit 106 of the output signal of the address register 8 as an index.
3 is accessed, the address field 109 in the entry is compared with a predetermined upper bit 105 of the address register 8 by the comparison circuit 12, and if there is a match, a "hit" is made in the cache and a match is made. If there is nothing to do, the comparison result 117 is notified to the block eviction control circuit 14 as a “miss hit”.
【０００５】ブロック追い出し制御回路１４は、リクエ
ストレジスタ７の出力１１２が「ロードリクエスト」を
示している場合、比較回路１２の出力である比較結果１
１７をみて、キャッシュがヒットの場合には、ブロック
追い出し制御等は何も行わず、データアレイ３の出力１
１３は、セレクタ１２０を介してリードデータレジスタ
１１でラッチされ、不図示の演算回路へ送られる。When the output 112 of the request register 7 indicates "load request", the block eviction control circuit 14 outputs the comparison result 1 which is the output of the comparison circuit 12.
As shown in 17, when the cache is hit, the block eviction control or the like is not performed and the output 1 of the data array 3 is output.
13 is latched by the read data register 11 via the selector 120 and sent to an arithmetic circuit (not shown).
【０００６】一方、キャッシュがミスヒットの場合に
は、ブロック追い出し制御回路１４は、予め定められた
方式（例えばＬＲＵ（Least Recently Used）方式等）
により、キャッシュから追い出すべきブロックを決定
し、直ちに、ブロックロード制御回路６に対して、キャ
ッシュのブロックロードの開始指示１１４を送出する。On the other hand, when the cache is a mishit, the block eviction control circuit 14 uses a predetermined method (for example, LRU (Least Recently Used) method).
Thus, the block to be ejected from the cache is determined, and immediately a block load start instruction 114 for the cache is sent to the block load control circuit 6.
【０００７】次に、リクエストレジスタ７の出力１１２
が「ストアリクエスト」を示している場合、ブロック追
い出し制御回路１４は、やはり、比較回路１２の出力で
ある比較結果１１７をみて、キャッシュがミスヒットの
場合には、書き込みデータレジスタ１０に格納されてい
る、不図示の演算回路からの書き込みデータ１０４をセ
レクタ１２１にて選択し、主記憶１に格納する。Next, the output 112 of the request register 7
Indicates a “store request”, the block eviction control circuit 14 still sees the comparison result 117 output from the comparison circuit 12, and if the cache is a mishit, the block eviction control circuit 14 stores the result in the write data register 10. The write data 104 from the arithmetic circuit (not shown) is selected by the selector 121 and stored in the main memory 1.
【０００８】一方、キャッシュがヒットの場合は、書き
込みデータレジスタ１０の内容をデータアレイ３に書き
込むと同時に、書き込みデータレジスタ１０の内容を主
記憶１に格納する。On the other hand, if the cache is hit, the contents of the write data register 10 are written in the data array 3 and at the same time the contents of the write data register 10 are stored in the main memory 1.
【０００９】[0009]
【発明が解決しようとする課題】ベクトル型情報処理装
置においては、スカラ演算とベクトル演算とで共通する
データを扱うことがあるので、スカラ演算実行時には、
キャッシュと主記憶とのコンシステンシ（consistenc
y）を保つために、全てのストアデータをキャッシュに
書くと同時に主記憶にも書き込みを行っている（これを
「ライトスルー(write-through)方式」という）。この
ため、スカラ演算処理のストア動作の性能が上がらない
ことになる。In the vector type information processing apparatus, since data common to both scalar operation and vector operation may be handled, when executing scalar operation,
Consistency between cache and main memory (consistenc
In order to keep y), all the store data is written in the cache, and at the same time, it is written in the main memory (this is called "write-through method"). For this reason, the performance of the store operation of the scalar calculation process does not improve.
【００１０】従って、本発明は、上記事情に鑑みて為さ
れたものであって、ベクトル型情報処理装置において、
全体としてスカラ演算処理におけるストア動作の性能を
向上させるキャッシュ装置を提供することを目的とす
る。Therefore, the present invention has been made in view of the above circumstances, and in a vector type information processing apparatus,
An object of the present invention is to provide a cache device that improves the performance of a store operation in scalar calculation processing as a whole.
【００１１】[0011]
【課題を解決するための手段】前記目的を達成するた
め、本発明は、ベクトル型情報処理装置のキャッシュ装
置において、ベクトル不参照ビット及び変更ビットをエ
ントリ内に含むアドレスアレイと、ブロックロードの際
に、仮想記憶のページテーブルのエントリ中のベクトル
不参照ビットの値を前記アドレスアレイに書き込む手段
と、ストアリクエストに対して、キャッシュがヒットし
た場合に、前記キャッシュに書き込むと共に、前記アド
レスアレイ中のベクトル不参照ビットを調べ、該ベクト
ル不参照ビットがオンの時に、前記変更ビットをオンと
する手段と、ロードリクエストに対してキャッシュがミ
スヒットした場合に、ブロックロードを開始する前に、
追い出すべきブロックに対応する、前記アドレスアレイ
中の変更ビットを調べ、前記変更ビットがオンの時、該
ブロックのデータを主記憶に書き込むように制御する手
段と、を備えたことを特徴とするキャッシュ装置を提供
する。In order to achieve the above object, the present invention is directed to a cache device of a vector type information processing device, in which an address array including a vector non-reference bit and a change bit in an entry and a block load operation. And means for writing the value of the vector non-reference bit in the entry of the page table of the virtual memory to the address array, and writing to the cache when the cache hits for the store request, Means for checking the vector non-reference bit, turning on the change bit when the vector non-reference bit is on, and before initiating a block load if the cache misses for a load request,
Means for checking a change bit in the address array corresponding to a block to be evicted, and controlling the data of the block to be written to the main memory when the change bit is on. Provide a device.
【００１２】本発明によれば、ベクトル演算で用いられ
ないストアデータについては（ベクトル不参照ビットが
オン）、ライトバック方式のキャッシュとして動作する
ことにより、ストア動作の実行時間を短縮すると共に、
ベクトル演算で用いられるデータ（ベクトル不参照ビッ
トがオフ）については、従来通りライトスルー方式のキ
ャッシュとして動作するように構成したため、全体とし
て、従来よりも、スカラ演算処理におけるストア動作の
性能を向上させたものである。According to the present invention, for store data that is not used in vector operation (the vector non-reference bit is on), it operates as a write-back cache to shorten the execution time of the store operation and
The data used in vector operations (the vector non-reference bit is off) is configured to operate as a write-through cache as before. Therefore, the performance of the store operation in scalar operation processing is improved as a whole compared to the conventional method. It is a thing.
【００１３】[0013]
【発明の実施の形態】本発明の実施の形態について図面
を参照して以下に説明する。図１は本発明の一実施形態
の構成を示す図である。BEST MODE FOR CARRYING OUT THE INVENTION Embodiments of the present invention will be described below with reference to the drawings. FIG. 1 is a diagram showing the configuration of an embodiment of the present invention.
【００１４】図１において、１は主記憶、２はアドレス
アレイ、３はデータアレイ、４は変更ビット更新制御回
路、５はブロック追い出し制御回路、６はブロックロー
ド制御回路、７はリクエストレジスタ、８はアドレスレ
ジスタ、９はベクトル不参照ビット格納レジスタ、１０
は書き込みデータレジスタ、１１は読み出しデータレジ
スタ、１２は比較回路、をそれぞれ示している。In FIG. 1, 1 is a main memory, 2 is an address array, 3 is a data array, 4 is a changed bit update control circuit, 5 is a block eviction control circuit, 6 is a block load control circuit, 7 is a request register, and 8 Is an address register, 9 is a vector non-reference bit storage register, 10
Is a write data register, 11 is a read data register, and 12 is a comparison circuit.
【００１５】不図示のアドレス変換回路から送られてく
るリクエストコード１０１、アドレス１０２、及び、ア
ドレス変換回路により仮想記憶のページテーブルのエン
トリから取り出し送出されてきたベクトル不参照ビット
の値１０３が、リクエストレジスタ７、アドレスレジス
タ８、ベクトル不参照ビット格納レジスタ９にそれぞれ
格納される。The request code 101, the address 102 sent from the address conversion circuit (not shown), and the vector non-reference bit value 103 fetched and sent from the entry of the virtual memory page table by the address conversion circuit are the request. It is stored in the register 7, the address register 8 and the vector non-reference bit storage register 9, respectively.
【００１６】アドレスレジスタ８の出力の中位ビット１
０６にてアドレスアレイ２のエントリをアクセスし、エ
ントリ中のアドレスフィールド１０９とアドレスレジス
タ８の上位ビット１０５とを比較回路１２によって比較
し、一致するものがあればキャッシュにヒットしたとい
い、一致するものがない場合にはミスヒットしたとし
て、比較結果１１７を、変更ビット更新制御回路４、及
びブロック追い出し制御回路５に通知する。Middle bit 1 of the output of the address register 8
At 06, the entry of the address array 2 is accessed, the address field 109 in the entry is compared with the high-order bit 105 of the address register 8 by the comparison circuit 12, and if there is a match, it means that the cache is hit. If there is nothing, it is determined that a mishit has occurred, and the comparison result 117 is notified to the changed bit update control circuit 4 and the block eviction control circuit 5.
【００１７】ブロック追い出し制御回路５は、リクエス
トレジスタ７の出力１１２が「ロードリクエスト」を示
している場合、比較回路１２の出力である比較結果１１
７をみて、キャッシュがヒットの場合には、ブロック追
い出し制御は何も行わず、アドレスレジスタ８の出力の
中位、下位ビット１０６、１０７でアクセスされるデー
タアレイ３の出力１１３は、セレクタ１２０を介して、
リードデータレジスタ１１にてラッチされ、不図示の演
算回路へ送出される。The block eviction control circuit 5 outputs the comparison result 11 which is the output of the comparison circuit 12 when the output 112 of the request register 7 indicates "load request".
7, when the cache is hit, no block eviction control is performed, and the output 113 of the data array 3 accessed by the middle and low order bits 106 and 107 of the output of the address register 8 outputs the selector 120. Through,
It is latched by the read data register 11 and sent to an arithmetic circuit (not shown).
【００１８】ブロック追い出し制御回路５は、キャッシ
ュがミスヒットの場合には、予め決められた方式（例え
ばＬＲＵ方式）でキャッシュから追い出すべきブロック
を決定し、該ブロックに対応したアドレスアレイ２が出
力する変更ビット１１１を調べる。When the cache is a mishit, the block eviction control circuit 5 determines a block to be evicted from the cache by a predetermined method (for example, LRU method), and the address array 2 corresponding to the block outputs the block. Check the change bit 111.
【００１９】その際、変更ビット１１１がオフであれ
ば、直ちに、ブロックロード制御回路６に対して、キャ
ッシュのブロックロードの開始指示１１４を送出する。At this time, if the change bit 111 is off, the cache block load start instruction 114 is immediately sent to the block load control circuit 6.
【００２０】一方、変更ビット１１１がオンであれば、
追い出すべきブロック（ページ）のデータをデータアレ
イ３より読み出して、主記憶１に書き込んでいく（ライ
トバック（write back）動作）。On the other hand, if the change bit 111 is on,
The data of the block (page) to be ejected is read from the data array 3 and written in the main memory 1 (write back operation).
【００２１】ブロックのデータを全て主記憶１に書き込
み終わったら、ブロックロード制御回路６に対して、キ
ャッシュのブロックロードの開始指示１１４を送出す
る。ブロックロードの際には、アドレスアレイ２のアド
レスフィールドには、アドレスレジスタ９の出力１１５
が、ベクトル不参照フィールドには、ベクトル不参照ビ
ット格納レジスタ８の出力１０５が、それぞれ書き込ま
れる。When all the block data is written in the main memory 1, a cache block load start instruction 114 is sent to the block load control circuit 6. At the time of block load, the output 115 of the address register 9 is set in the address field of the address array 2.
However, the output 105 of the vector non-reference bit storage register 8 is written in the vector non-reference field.
【００２２】変更ビット更新制御回路４は、リクエスト
レジスタ７の出力１１２が「ストアリクエスト」を示し
ている場合、やはり比較回路１２の出力である比較結果
１１７をみて、キャッシュがミスヒットの場合には、書
き込みデータレジスタ１０に格納されている、不図示の
演算回路からの書き込みデータ１０４をセレクタ１２１
を介して主記憶１に格納する。When the output 112 of the request register 7 indicates "store request", the changed bit update control circuit 4 looks at the comparison result 117 which is also the output of the comparison circuit 12, and when the cache is a mishit, The write data 104 from the arithmetic circuit (not shown) stored in the write data register 10 is input to the selector 121.
To the main memory 1 via.
【００２３】一方、キャッシュがヒットの場合には、書
き込みデータレジスタ１０の内容をデータアレイ３に書
き込むと共に、ヒットしたブロックに対応したアドレス
アレイ２の出力するベクトル不参照ビット１１０を調べ
る。On the other hand, when the cache is hit, the contents of the write data register 10 are written in the data array 3 and the vector non-reference bit 110 output from the address array 2 corresponding to the hit block is checked.
【００２４】その際、ベクトル不参照ビット１１０がオ
ンであれば、ブロック追い出し時に、ライトバック動作
が行われるように、アドレスアレイ２の変更ビットフィ
ールドをオンとして動作を終了する。At this time, if the vector non-reference bit 110 is on, the change bit field of the address array 2 is turned on so that the write-back operation is performed at the time of block eviction, and the operation ends.
【００２５】ベクトル不参照ビット１１０がオフであれ
ば、書き込みデータレジスタ１０の内容を主記憶１に格
納する（ライトスルー動作）。If the vector non-reference bit 110 is off, the contents of the write data register 10 are stored in the main memory 1 (write through operation).
【００２６】なお、本実施形態においては、ベクトル部
の主記憶アクセスアドレスを監視する監視部（不図示）
と、主記憶アクセスアドレスに対応するスカラ部のキャ
ッシュのアドレスアレイ２を調べる手段と、アドレスア
レイ２のベクトル不参照ビットがオンの時に不図示の演
算装置（プロセッサ）に割込信号を発生させる手段を付
加した構成としてもよい。さらに、アドレスアレイ２の
ベクトル不参照ビットがオンの時に、アドレスアレイ２
のエントリを無効にすると共に、仮想記憶のページテー
ブルのエントリ中のベクトル不参照ビットの値をオフと
するように制御する手段を備えた構成としてもよい。In this embodiment, a monitoring unit (not shown) that monitors the main memory access address of the vector unit.
And a means for checking the address array 2 of the cache of the scalar portion corresponding to the main memory access address, and a means for generating an interrupt signal to an unillustrated arithmetic unit (processor) when the vector non-reference bit of the address array 2 is on. May be added. Further, when the vector non-reference bit of the address array 2 is on, the address array 2
May be invalidated, and a means may be provided for controlling the value of the vector non-reference bit in the virtual memory page table entry to be turned off.
【００２７】[0027]
【発明の効果】以上説明したように、本発明によれば、
ベクトル演算で用いられないストアデータについては、
ライトバック方式のキャッシュとして動作することによ
り、ストア動作の実行時間を短縮すると共に、ベクトル
演算で用いられるデータについては、従来通りライトス
ルー方式のキャッシュとして動作するように構成したた
め、全体として、従来よりも、スカラ演算処理における
ストア動作の性能を向上させることができるという効果
を有する。As described above, according to the present invention,
For store data not used in vector operations,
By operating as a write-back cache, the execution time of the store operation is shortened, and the data used in vector operations is configured to operate as a write-through cache as before. Also, there is an effect that the performance of the store operation in the scalar calculation processing can be improved.
【図１】本発明の一実施形態の構成を示す図である。FIG. 1 is a diagram showing a configuration of an embodiment of the present invention.
【図２】従来のキャッシュ装置の構成を示す図である。FIG. 2 is a diagram showing a configuration of a conventional cache device.
１ 主記憶 ２ アドレスアレイ ３ データアレイ ４ 変更ビット更新制御回路 ５ ブロック追い出し制御回路 ６ ブロックロード制御回路 ７ リクエストレジスタ ８ アドレスレジスタ ９ ベクトル不参照ビット格納レジスタ １０ 書き込みデータレジスタ １１ 読み出しデータレジスタ １２ 比較回路 １３ アドレスアレイ １４ ブロック追い出し制御回路 １０１ アドレス変換回路から送られてくるリクエスト
コード １０２ アドレス変換回路から送られてくるアドレス １０３ アドレス変換回路が仮想記憶のページテーブル
のエントリから取り出したベクトル不参照ビットの値 １０４ 演算回路からの書き込みデータ １０５ アドレスレジスタ出力の上位ビット部分 １０６ アドレスレジスタ出力の中位ビット部分 １０７ アドレスレジスタ出力の下位ビット部分 １０８ アドレスレジスタ出力の中位部分と下位部分を
結合したアドレス １０９ アドレスアレイ出力のアドレスフィールド １１０ アドレスアレイ出力のベクトル不参照フィール
ド １１１ アドレスアレイ出力の変更ビット １１２ レクエストレジスタの出力 １１３ データアレイの出力 １１４ ブロックロード開始指示 １１５ ベクトル不参照ビット格納レジスタの出力 １１６ 書き込みデータレジスタの出力 １１７ 比較回路の出力 １１８ 読み出しレジスタの出力 １１９〜１２１ セレクタ1 main memory 2 address array 3 data array 4 change bit update control circuit 5 block eviction control circuit 6 block load control circuit 7 request register 8 address register 9 vector non-reference bit storage register 10 write data register 11 read data register 12 comparison circuit 13 Address array 14 Block eviction control circuit 101 Request code sent from address conversion circuit 102 Address sent from address conversion circuit 103 Value of vector non-reference bit extracted from page table entry of virtual memory by address conversion circuit 104 Write data from arithmetic circuit 105 High-order bit part of address register output 106 Middle-order bit part of address register output 107 Under address register output Bit part 108 Address that combines middle and lower parts of address register output 109 Address field of address array output 110 Vector non-reference field of address array output 111 Change of address array output bit 112 Request register output 113 Data array output Output 114 Block load start instruction 115 Vector non-reference bit storage register output 116 Write data register output 117 Comparator circuit output 118 Read register output 119-121 Selector
Claims (4)
において、 ベクトル不参照ビット及び変更ビットをエントリ内に含
むアドレスアレイと、 ブロックロードの際に、仮想記憶のページテーブルのエ
ントリ中のベクトル不参照ビットの値を前記アドレスア
レイに書き込む手段と、 ストアリクエストに対して、キャッシュがヒットした場
合に、データを前記キャッシュに書き込むと共に、前記
アドレスアレイ中のベクトル不参照ビットを調べ、該ベ
クトル不参照ビットがオンの時に、前記変更ビットをオ
ンとする手段と、 ロードリクエストに対して、キャッシュがミスヒットし
た場合に、ブロックロードを開始する前に、追い出すべ
きブロックに対応する、前記アドレスアレイ中の変更ビ
ットを調べ、前記変更ビットがオンの時、該ブロックの
データを主記憶に書き込むように制御する手段と、 を備えたことを特徴とするキャッシュ装置。1. In a cache device of a vector type information processing device, an address array including a vector non-reference bit and a modification bit in an entry, and a vector non-reference bit in an entry of a page table of virtual memory at the time of block load. Means for writing the value of the address array to the address array, and when the cache hits to the store request, the data is written to the cache, and the vector non-reference bit in the address array is checked, and the vector non-reference bit is Means for turning on the change bit when on, and a change bit in the address array corresponding to the block to be evicted before starting the block load if the cache misses for a load request When the change bit is on, the block A cache device comprising: means for controlling to write the data in the main memory to the main memory.
ミスヒットの場合には、書き込みデータを主記憶に格納
し、 キャッシュがヒットの場合には、書き込みデータを前記
キャッシュのデータアレイに書き込むと共に、ヒットし
たブロックに対応したアドレスアレイの出力するベクト
ル不参照ビットを調べ、該ベクトル不参照ビットがオン
であれば、ブロック追い出し時にライトバック動作が行
われるように、前記アドレスアレイの変更ビットフィー
ルドをオンとし、 一方、前記ベクトル不参照ビットがオフであれば、書き
込データを主記憶に書き込むライトスルー動作を行うよ
うに制御する手段と、 ロードリクエストに対して、キャッシュがミスヒットの
場合には、予め定められた方式でキャッシュから追い出
すべきブロックを決定し、該ブロックに対応したアドレ
スアレイが出力する変更ビットを調べ、 該変更ビットがオフであれば、キャッシュのブロックロ
ードを開始し、 一方、前記変更ビットがオンであれば、追い出すべきブ
ロックのデータを前記データアレイから読み出して主記
憶に書き込むライトバック動作を行うように制御する手
段と、 を備えたことを特徴とするキャッシュ装置。2. In response to a store request, if the cache is a mishit, the write data is stored in the main memory, and if the cache is a hit, the write data is written to the data array of the cache and a hit occurs. The vector non-reference bit output from the address array corresponding to the selected block is checked, and if the vector non-reference bit is on, the change bit field of the address array is turned on so that the write-back operation is performed when the block is evicted. On the other hand, if the vector non-reference bit is off, a means for controlling to perform a write-through operation for writing the write data to the main memory, and in the case of a cache miss to the load request, Determine the block to be evicted from the cache according to the specified method, The change bit output from the address array corresponding to the block is checked. If the change bit is off, block loading of the cache is started. On the other hand, if the change bit is on, the data of the block to be evicted is the data. A cache device comprising: a means for controlling a write-back operation of reading from the array and writing to the main memory.
視する手段と、 前記アドレスに対応するスカラ部のキャッシュのアドレ
スアレイを調べる手段と、 前記アドレスアレイのベクトル不参照ビットがオンの時
に割込信号を発生させる手段と、を備えたことを特徴と
する請求項１又は２記載のキャッシュ装置。3. A means for monitoring a main memory access address of a vector part, a means for checking an address array of a cache of a scalar part corresponding to the address, and an interrupt signal when a vector non-reference bit of the address array is on. 3. The cache device according to claim 1, further comprising:
視する手段と、 前記アドレスに対応するスカラ部のキャッシュのアドレ
スアレイを調べる手段と、 前記アドレスアレイのベクトル不参照ビットがオンの時
に前記アドレスアレイのエントリを無効にすると共に、
仮想記憶のページテーブルのエントリ中のベクトル不参
照ビットの値をオフとする手段と、 を備えたことを特徴とする請求項１又は２記載のキャッ
シュ装置。4. A means for monitoring a main memory access address of a vector part, a means for checking an address array of a cache of a scalar part corresponding to the address, and the address array when a vector non-reference bit of the address array is ON. Invalidate the entry of
3. The cache device according to claim 1, further comprising means for turning off a value of the vector non-reference bit in the entry of the virtual memory page table.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8087627A JPH09251424A (en) | 1996-03-15 | 1996-03-15 | Cache device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8087627A JPH09251424A (en) | 1996-03-15 | 1996-03-15 | Cache device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09251424A true JPH09251424A (en) | 1997-09-22 |
Family
ID=13920224
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8087627A Pending JPH09251424A (en) | 1996-03-15 | 1996-03-15 | Cache device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09251424A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP2073126A1 (en) | 2007-12-19 | 2009-06-24 | Nec Corporation | Cache memory system and cache memory control method |
-
1996
- 1996-03-15 JP JP8087627A patent/JPH09251424A/en active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP2073126A1 (en) | 2007-12-19 | 2009-06-24 | Nec Corporation | Cache memory system and cache memory control method |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
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