JPH09252085A - 半導体装置 - Google Patents
半導体装置Info
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- JPH09252085A JPH09252085A JP5940996A JP5940996A JPH09252085A JP H09252085 A JPH09252085 A JP H09252085A JP 5940996 A JP5940996 A JP 5940996A JP 5940996 A JP5940996 A JP 5940996A JP H09252085 A JPH09252085 A JP H09252085A
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Abstract
(57)【要約】
【課題】 安価で可及的に高い容量を備えたキャパシタ
を有する半導体装置の提供。 【解決手段】 半導体基板上に形成された下部電極５
と、この下部電極上に形成されたタングステンの酸化物
層７と、この酸化物層上に形成された誘電体層９と、こ
の誘電体層上に形成された上部電極１１と、を備えてい
ることを特徴とする半導体装置。
を有する半導体装置の提供。 【解決手段】 半導体基板上に形成された下部電極５
と、この下部電極上に形成されたタングステンの酸化物
層７と、この酸化物層上に形成された誘電体層９と、こ
の誘電体層上に形成された上部電極１１と、を備えてい
ることを特徴とする半導体装置。
Description
【０００１】
【発明の属する技術分野】本発明は容量素子を有する半
導体装置に関する。
導体装置に関する。
【０００２】
【従来の技術】近年、半導体記憶素子に関しては、素子
の微細化による容量素子（キャパシタ）面積の縮小に伴
い蓄積容量の減少が問題となってきている。そこで、Ｓ
ｒＴｉＯ3 （以下ＳＴＯと云う）などの高誘電体膜をキ
ャパシタ絶縁膜に用い、面積の縮小による蓄積容量の減
少を誘電率を高めることにより補償することが必須とな
ってきている。
の微細化による容量素子（キャパシタ）面積の縮小に伴
い蓄積容量の減少が問題となってきている。そこで、Ｓ
ｒＴｉＯ3 （以下ＳＴＯと云う）などの高誘電体膜をキ
ャパシタ絶縁膜に用い、面積の縮小による蓄積容量の減
少を誘電率を高めることにより補償することが必須とな
ってきている。
【０００３】高誘電体膜としては、ＳＴＯのような酸化
物系の絶縁膜が用いられることが多い。また、リーク特
性の向上、高誘電率の維持を行なうためには高誘電体膜
の良好な結晶性が不可欠であり、そのために酸素雰囲気
中での高温アニールが必須である。
物系の絶縁膜が用いられることが多い。また、リーク特
性の向上、高誘電率の維持を行なうためには高誘電体膜
の良好な結晶性が不可欠であり、そのために酸素雰囲気
中での高温アニールが必須である。
【０００４】これによりキャパシタ下部の電極表面は酸
化される。この酸化により形成された金属酸化物が低誘
電率を有する誘電体として働く場合には、低誘電率のキ
ャパシタが高誘電体膜によるキャパシタと直列に形成さ
れ、キャパシタ全体として誘電率の低下をきたしてしま
う。このため、特にキャパシタの下部電極に関しては、
耐酸化性の高いもの、あるいは、酸化されても導電性を
示すもの或いは、形成された酸化物自体が高い誘電性を
示すものが必要とされてきた。
化される。この酸化により形成された金属酸化物が低誘
電率を有する誘電体として働く場合には、低誘電率のキ
ャパシタが高誘電体膜によるキャパシタと直列に形成さ
れ、キャパシタ全体として誘電率の低下をきたしてしま
う。このため、特にキャパシタの下部電極に関しては、
耐酸化性の高いもの、あるいは、酸化されても導電性を
示すもの或いは、形成された酸化物自体が高い誘電性を
示すものが必要とされてきた。
【０００５】下部電極に酸化されても導電性を示す材料
としてＲｕを用いた例（「高・強誘電体の電極材料（Ｒ
ｕ、Ｉｒ）」、中村正明他、１９９５、電子通信情報学
会エレクトロニクスソサエティ大会（Ｃ−４４８）参
照）が知られている。この例を図４を参照して説明す
る。
としてＲｕを用いた例（「高・強誘電体の電極材料（Ｒ
ｕ、Ｉｒ）」、中村正明他、１９９５、電子通信情報学
会エレクトロニクスソサエティ大会（Ｃ−４４８）参
照）が知られている。この例を図４を参照して説明す
る。
【０００６】図４において、シリコン基板５０上にＴｉ
層、ＴｉＮ層、Ｒｕ層の３層構造からなるキャパシタ下
部電極５２が形成されている。そしてこの下部電極５２
の所定領域上にはＳＴＯからなるキャパシタ絶縁膜５６
が形成され、この絶縁膜５６上にはＰｔからなるキャパ
シタ上部電極５８が形成される。このキャパシタ絶縁膜
５６の形成の際に、酸素雰囲気中でＳＴＯのスパッタ、
あるいはその後の高温アニールによって下部電極５２の
表面が酸化されて、ＲｕＯ2 からなる酸化物層５４が形
成される。
層、ＴｉＮ層、Ｒｕ層の３層構造からなるキャパシタ下
部電極５２が形成されている。そしてこの下部電極５２
の所定領域上にはＳＴＯからなるキャパシタ絶縁膜５６
が形成され、この絶縁膜５６上にはＰｔからなるキャパ
シタ上部電極５８が形成される。このキャパシタ絶縁膜
５６の形成の際に、酸素雰囲気中でＳＴＯのスパッタ、
あるいはその後の高温アニールによって下部電極５２の
表面が酸化されて、ＲｕＯ2 からなる酸化物層５４が形
成される。
【０００７】この酸化物層５４は比抵抗ρが９０μΩ・
ｃｍの導電性酸化物である。このため低誘電率の誘電体
とならずＳＴＯを有するキャパシタの高誘電性が保たれ
る。なお、上記キャパシタにおいて、下部電極５２中の
ＴｉＮ層はシリコンのバリア膜として、Ｔｉ層はシリコ
ン基板５０との密着性の向上のために用いられている。
同じ理由で、下部電極５２としてＴｉ／ＴｉＮ／Ｉｒか
らなる３層構造のものが用いられた例もある。なお酸化
物ＩｒＯ2 の比抵抗値ρは４５μΩ・ｃｍ程度である。
ｃｍの導電性酸化物である。このため低誘電率の誘電体
とならずＳＴＯを有するキャパシタの高誘電性が保たれ
る。なお、上記キャパシタにおいて、下部電極５２中の
ＴｉＮ層はシリコンのバリア膜として、Ｔｉ層はシリコ
ン基板５０との密着性の向上のために用いられている。
同じ理由で、下部電極５２としてＴｉ／ＴｉＮ／Ｉｒか
らなる３層構造のものが用いられた例もある。なお酸化
物ＩｒＯ2 の比抵抗値ρは４５μΩ・ｃｍ程度である。
【０００８】
【発明が解決しようとする課題】しかし、ＲｕやＩｒな
どの金属は比較的高価でありコスト高となる上に、半導
体材料としてあまり用いられず、他の半導体製造プロセ
スとの整合性に問題がある。特にＲｕの場合は、１）シ
リコンやＧａＡｓとの密着性が悪く、２）汚染されたと
きの影響について未知であり、３）用いるガス等エッチ
ングの条件が確立されていないという問題がある。
どの金属は比較的高価でありコスト高となる上に、半導
体材料としてあまり用いられず、他の半導体製造プロセ
スとの整合性に問題がある。特にＲｕの場合は、１）シ
リコンやＧａＡｓとの密着性が悪く、２）汚染されたと
きの影響について未知であり、３）用いるガス等エッチ
ングの条件が確立されていないという問題がある。
【０００９】本発明は上記事情を考慮してなされたもの
であって、安価で容量が可及的に高い容量素子を有する
半導体装置を提供することを目的とする。
であって、安価で容量が可及的に高い容量素子を有する
半導体装置を提供することを目的とする。
【００１０】
［概要］本発明による半導体装置の第１の態様は、半導
体基板上に形成された下部電極と、この下部電極上に形
成されたタングステンの酸化物層と、この酸化物層上に
形成された誘電体層と、この誘電体層上に形成された上
部電極と、を備えていることを特徴とする。
体基板上に形成された下部電極と、この下部電極上に形
成されたタングステンの酸化物層と、この酸化物層上に
形成された誘電体層と、この誘電体層上に形成された上
部電極と、を備えていることを特徴とする。
【００１１】また、本発明による半導体装置の第２の態
様は第１の態様の半導体装置において、前記タングステ
ンの酸化物層は二酸化タングステンを含むことを特徴と
する。
様は第１の態様の半導体装置において、前記タングステ
ンの酸化物層は二酸化タングステンを含むことを特徴と
する。
【００１２】また本発明による半導体装置の第３の態様
は、第１の態様の半導体装置において、前記タングステ
ンの酸化物層は単斜晶構造の三酸化タングステンを含む
ことを特徴とする。
は、第１の態様の半導体装置において、前記タングステ
ンの酸化物層は単斜晶構造の三酸化タングステンを含む
ことを特徴とする。
【００１３】［作用］上述のように構成された本発明の
半導体装置によれば、下部電極と誘電体層との間に、導
電体となるタングステンの酸化物層が設けられているた
め、高い誘電率特性を有する誘電体の特性を損うことが
なく、高い容量を得ることができる。また、タングステ
ンはＲｕやＩｒ等に比べて安価である。
半導体装置によれば、下部電極と誘電体層との間に、導
電体となるタングステンの酸化物層が設けられているた
め、高い誘電率特性を有する誘電体の特性を損うことが
なく、高い容量を得ることができる。また、タングステ
ンはＲｕやＩｒ等に比べて安価である。
【００１４】
【発明の実施の形態】本発明による半導体装置の第１の
実施の形態を図面を参照して説明する。この実施の形態
の半導体装置の製造工程を図１に示す。まず例えばＳｉ
Ｏ2 からなる絶縁膜３が形成されたシリコン基板１上に
直流マグネトロンスパッタにより下部電極となる例えば
膜厚が２０００オングストロームのＷ（タングステン）
膜５を形成する（図１（ａ）参照）。続いてＷ膜５上に
レジストを塗布し、露光現像することによりＷ膜５の所
定領域上にのみ残存するレジストパターン（図示せず）
を形成し、このレジストパターンをマスクにしてＲＩＥ
（Reactive Ion Etching）等の異方性エッチングを用い
てＷ膜５をパターニングする（図１（ａ）参照）。
実施の形態を図面を参照して説明する。この実施の形態
の半導体装置の製造工程を図１に示す。まず例えばＳｉ
Ｏ2 からなる絶縁膜３が形成されたシリコン基板１上に
直流マグネトロンスパッタにより下部電極となる例えば
膜厚が２０００オングストロームのＷ（タングステン）
膜５を形成する（図１（ａ）参照）。続いてＷ膜５上に
レジストを塗布し、露光現像することによりＷ膜５の所
定領域上にのみ残存するレジストパターン（図示せず）
を形成し、このレジストパターンをマスクにしてＲＩＥ
（Reactive Ion Etching）等の異方性エッチングを用い
てＷ膜５をパターニングする（図１（ａ）参照）。
【００１５】そして上記レジストパターニングを除去し
た後、ランプアニール装置によりＯ2 分圧が５ａｔｍ
％、温度８００℃の条件下において、１分間のアニール
を行い、Ｗ膜５の表面に導電性の酸化物層７を形成する
（図１（ａ）参照）。このとき形成される酸化物層７は
後述するように二酸化タングステンＷＯx （ｘ＝１．９
４〜２．０２）であり、以下ＷＯ2 と表記する。
た後、ランプアニール装置によりＯ2 分圧が５ａｔｍ
％、温度８００℃の条件下において、１分間のアニール
を行い、Ｗ膜５の表面に導電性の酸化物層７を形成する
（図１（ａ）参照）。このとき形成される酸化物層７は
後述するように二酸化タングステンＷＯx （ｘ＝１．９
４〜２．０２）であり、以下ＷＯ2 と表記する。
【００１６】次に高周波マグネトロンスパッタを用いて
酸素雰囲気中において、キャパシタ絶縁膜となる厚さが
１０００オングストロームのＳＴＯ膜９を基板１の全面
に形成する（図１（ｂ）参照）。続いてランプアニール
装置を用いてＮ2 雰囲気中で温度が６００℃の条件の下
で１分間のＳＴＯの結晶化アニールを行う。その後、上
部電極となるＰｔ膜１１を基板１の全面のスパッタによ
り形成する。そしてこのＰｔ膜１１上にレジストを塗布
し、酸化物層７上の所定領域に残存するようにパターニ
ングすることにより、レジストパターンを形成する。こ
のレジストパターンをマスクにしてイオンミリングによ
ってＰｔ膜１１及びＳＴＯ膜９をエッチングし、上部電
極１１及びキャパシタ絶縁膜９を形成する（図１（ｂ）
参照）。
酸素雰囲気中において、キャパシタ絶縁膜となる厚さが
１０００オングストロームのＳＴＯ膜９を基板１の全面
に形成する（図１（ｂ）参照）。続いてランプアニール
装置を用いてＮ2 雰囲気中で温度が６００℃の条件の下
で１分間のＳＴＯの結晶化アニールを行う。その後、上
部電極となるＰｔ膜１１を基板１の全面のスパッタによ
り形成する。そしてこのＰｔ膜１１上にレジストを塗布
し、酸化物層７上の所定領域に残存するようにパターニ
ングすることにより、レジストパターンを形成する。こ
のレジストパターンをマスクにしてイオンミリングによ
ってＰｔ膜１１及びＳＴＯ膜９をエッチングし、上部電
極１１及びキャパシタ絶縁膜９を形成する（図１（ｂ）
参照）。
【００１７】次に上記レジストパターンを除去した後、
例えばＳｉＯ2 からなる層間絶縁膜１３をＣＶＤ（Chem
ical Vapour Deposition）法を用いて基板１の全面に堆
積し、この層間絶縁膜１３に、上部電極１１、下部電極
５との接続孔を開口する。そして例えばＡｌ等からなる
金属膜を堆積した後、この金属膜をパターニングし、上
部電極１１及び下部電極５の読み出し電極１５ａ及び１
５ｂを形成する（図１（ｂ）参照）。
例えばＳｉＯ2 からなる層間絶縁膜１３をＣＶＤ（Chem
ical Vapour Deposition）法を用いて基板１の全面に堆
積し、この層間絶縁膜１３に、上部電極１１、下部電極
５との接続孔を開口する。そして例えばＡｌ等からなる
金属膜を堆積した後、この金属膜をパターニングし、上
部電極１１及び下部電極５の読み出し電極１５ａ及び１
５ｂを形成する（図１（ｂ）参照）。
【００１８】このようにして形成したキャパシタの誘電
率をＤＣ測定により求めたところ、ε＝１４０と良好な
値が得られた。この値は従来の技術で述べたＲｕ層、Ｒ
ｕＯ2 層、ＳＴＯ層、及びＰｔ層からなる高誘電体キャ
パシタに比べて遜色ない結果である。これは、本実施の
形態の半導体装置においては、下部電極となるＷ層５と
ＳＴＯ層９との間にＷＯ2 からなる金属酸化物層７が存
在するためと考えられる。このＷＯ2 自体は酸化物であ
るが、比抵抗ρが２９００μΩ・ｃｍの導電体であるた
め、このＷＯ2 層７が誘電率の低い絶縁層となることは
ない。したがって高誘電体膜９に直列に入る低誘電率の
酸化膜層が存在しないため、高誘電体膜（例えばＳＴＯ
膜）の持つ高い誘電率特性を損ねることなくキャパシタ
を形成することができる。ＷＯ2 の比抵抗はＲｕＯ2 や
ＩｒＯ2 に比べて高いが、ＷＯ2膜７の膜厚をＷ膜５の
膜厚に比べて極力薄く形成すれば電極としての抵抗値を
小さくすることができる。また、ＷはＲｕやＩｒに比べ
安価であるとともに、他の半導体製造プロセスとの整合
性も良い。
率をＤＣ測定により求めたところ、ε＝１４０と良好な
値が得られた。この値は従来の技術で述べたＲｕ層、Ｒ
ｕＯ2 層、ＳＴＯ層、及びＰｔ層からなる高誘電体キャ
パシタに比べて遜色ない結果である。これは、本実施の
形態の半導体装置においては、下部電極となるＷ層５と
ＳＴＯ層９との間にＷＯ2 からなる金属酸化物層７が存
在するためと考えられる。このＷＯ2 自体は酸化物であ
るが、比抵抗ρが２９００μΩ・ｃｍの導電体であるた
め、このＷＯ2 層７が誘電率の低い絶縁層となることは
ない。したがって高誘電体膜９に直列に入る低誘電率の
酸化膜層が存在しないため、高誘電体膜（例えばＳＴＯ
膜）の持つ高い誘電率特性を損ねることなくキャパシタ
を形成することができる。ＷＯ2 の比抵抗はＲｕＯ2 や
ＩｒＯ2 に比べて高いが、ＷＯ2膜７の膜厚をＷ膜５の
膜厚に比べて極力薄く形成すれば電極としての抵抗値を
小さくすることができる。また、ＷはＲｕやＩｒに比べ
安価であるとともに、他の半導体製造プロセスとの整合
性も良い。
【００１９】次にＷの酸化物に関するフェーズダイアグ
ラムを図２に示す。このフェーズダイヤグラムはRieck,
G.D. 著、「Tungsten and its Conpounds」p95 (Fig
8), 1967, Pergamon Pressに開示されているものであ
る。
ラムを図２に示す。このフェーズダイヤグラムはRieck,
G.D. 著、「Tungsten and its Conpounds」p95 (Fig
8), 1967, Pergamon Pressに開示されているものであ
る。
【００２０】上記第１の実施の形態の半導体装置におい
ては、ＷＯ2 層７はＯ2 分圧が５ａｔｍ％で温度が８０
０℃の条件下に形成されるから、この実施の形態の半導
体装置のＷＯ2 層７は図２に示すＯ2 分圧が０％〜６
６．５％で温度が７２５℃以上（図示はしていないが１
５３０℃まで）の領域に入っている。この領域はＷ＋Ｗ
Ｏ2 が形成される領域、実際にはＷ＋ＷＯx （ｘ＝１．
９４〜２．０２）が形成される領域である。本発明の容
量素子の如く、ＳｉやＧａＡｓ等の半導体基板上に形成
する場合は、ＲＴＡ（Rapid Thermal Anneal）により、
１０００℃以下の熱処理が好ましい。
ては、ＷＯ2 層７はＯ2 分圧が５ａｔｍ％で温度が８０
０℃の条件下に形成されるから、この実施の形態の半導
体装置のＷＯ2 層７は図２に示すＯ2 分圧が０％〜６
６．５％で温度が７２５℃以上（図示はしていないが１
５３０℃まで）の領域に入っている。この領域はＷ＋Ｗ
Ｏ2 が形成される領域、実際にはＷ＋ＷＯx （ｘ＝１．
９４〜２．０２）が形成される領域である。本発明の容
量素子の如く、ＳｉやＧａＡｓ等の半導体基板上に形成
する場合は、ＲＴＡ（Rapid Thermal Anneal）により、
１０００℃以下の熱処理が好ましい。
【００２１】次に本発明による半導体装置の第２の実施
の形態を図３を参照して説明する。この実施の形態の半
導体装置はＧａＡｓ基板を用いたものである。
の形態を図３を参照して説明する。この実施の形態の半
導体装置はＧａＡｓ基板を用いたものである。
【００２２】まずＧａＡｓ基板３１上に直流マグネトロ
ンスパッタによりＷＮx 層、Ｗ層を各々１０００オング
ストローム、２０００オングストローム堆積し、ランプ
アニール装置を用いてＯ2 分圧が４０ａｔｍ％、温度が
２００℃の条件下で１分間のアニールを行い、下部電極
３２の表面にＷＯ2 膜３３を形成する。次に異方性エッ
チングによりパターニングすることにより下部電極３２
を形成する。
ンスパッタによりＷＮx 層、Ｗ層を各々１０００オング
ストローム、２０００オングストローム堆積し、ランプ
アニール装置を用いてＯ2 分圧が４０ａｔｍ％、温度が
２００℃の条件下で１分間のアニールを行い、下部電極
３２の表面にＷＯ2 膜３３を形成する。次に異方性エッ
チングによりパターニングすることにより下部電極３２
を形成する。
【００２３】次に高周波マグネトロンスパッタを用いて
酸素雰囲気中において、基板３１を４００℃以下の温度
で加熱しながらＳＴＯ膜３４を１０００オングストロー
ム堆積する。この基板加熱によりスパッタと同時にＳＴ
Ｏの結晶化を行えるためスパッタ後の高温でのＳＴＯ結
晶化アニールの必要はなくなる。続いて直流マグネトロ
ンスパッタを用いてＷＮx 層、Ｗ層を各々１０００オン
グストローム、２０００オングストローム堆積し、ＣＦ
4 ＋Ｏ2 系の反応性イオンエッチングを用いてパターニ
ングすることにより上部電極３５を形成する。
酸素雰囲気中において、基板３１を４００℃以下の温度
で加熱しながらＳＴＯ膜３４を１０００オングストロー
ム堆積する。この基板加熱によりスパッタと同時にＳＴ
Ｏの結晶化を行えるためスパッタ後の高温でのＳＴＯ結
晶化アニールの必要はなくなる。続いて直流マグネトロ
ンスパッタを用いてＷＮx 層、Ｗ層を各々１０００オン
グストローム、２０００オングストローム堆積し、ＣＦ
4 ＋Ｏ2 系の反応性イオンエッチングを用いてパターニ
ングすることにより上部電極３５を形成する。
【００２４】次にこの上部電極３５をマスクにして希釈
されたＮＨ4 Ｆ液を用いてＳＴＯ膜３４をエッチングす
ることによりキャパシタ絶縁膜３４を形成する。これに
よりＷＮx 層、Ｗ層３２、ＷＯ2 層３３、ＳＴＯ層３
４、ＷＮx ，Ｗ層３５からなるキャパシタが形成され
る。この後、第１の実施の形態と同様に、接続孔を有す
る層間絶縁膜３６を形成し、続いて読み出し電極３７
ａ，３７ｂを形成し、半導体装置を完成する。
されたＮＨ4 Ｆ液を用いてＳＴＯ膜３４をエッチングす
ることによりキャパシタ絶縁膜３４を形成する。これに
よりＷＮx 層、Ｗ層３２、ＷＯ2 層３３、ＳＴＯ層３
４、ＷＮx ，Ｗ層３５からなるキャパシタが形成され
る。この後、第１の実施の形態と同様に、接続孔を有す
る層間絶縁膜３６を形成し、続いて読み出し電極３７
ａ，３７ｂを形成し、半導体装置を完成する。
【００２５】この半導体装置をＤＣ測定により誘電率を
求めたところε＝１２０と良好な値が得られた。
求めたところε＝１２０と良好な値が得られた。
【００２６】この第２の実施の形態において形成される
ＷＯ2 膜３３はＯ2 分圧が４０ａｔｍ％、温度が２００
℃の条件で形成されるから、図２に示すＯ2 分圧が３５
〜６６．５ａｔｍ％で温度が７２５℃以下の領域で形成
されたものと同一となる。この領域はＷ3 Ｏ＋ＷＯ
2 が、実際にはＷ3 Ｏ＋ＷＯx （ｘ＝１．９４〜２．０
２）が形成される。
ＷＯ2 膜３３はＯ2 分圧が４０ａｔｍ％、温度が２００
℃の条件で形成されるから、図２に示すＯ2 分圧が３５
〜６６．５ａｔｍ％で温度が７２５℃以下の領域で形成
されたものと同一となる。この領域はＷ3 Ｏ＋ＷＯ
2 が、実際にはＷ3 Ｏ＋ＷＯx （ｘ＝１．９４〜２．０
２）が形成される。
【００２７】この第２の実施の形態においては、下部電
極となるＷ層３２の表面に形成されるＷ3 Ｏ＋ＷＯ2 か
らなる金属酸化物層３３は第１の実施の形態の下部電極
５の表面に形成されるＷ＋ＷＯ2 からなる金属酸化物層
７に比べて高抵抗となるが、ＧａＡｓ基板などの低温プ
ロセスには有用である。
極となるＷ層３２の表面に形成されるＷ3 Ｏ＋ＷＯ2 か
らなる金属酸化物層３３は第１の実施の形態の下部電極
５の表面に形成されるＷ＋ＷＯ2 からなる金属酸化物層
７に比べて高抵抗となるが、ＧａＡｓ基板などの低温プ
ロセスには有用である。
【００２８】また下部電極３２としてＷＮx 層、Ｗ層か
らなる２層構造とすることによりＧａＡｓＭＥＳＦＥＴ
に用いられる耐熱ゲート電極と同一にでき、ＧａＡｓＭ
ＥＳＦＥＴに用いた場合は工程の短縮が可能となる。
らなる２層構造とすることによりＧａＡｓＭＥＳＦＥＴ
に用いられる耐熱ゲート電極と同一にでき、ＧａＡｓＭ
ＥＳＦＥＴに用いた場合は工程の短縮が可能となる。
【００２９】次に本発明による半導体装置の第３の実施
の形態を説明する。この第３の実施の形態の半導体装置
は下部電極と誘電体層との間に単斜晶構造の三酸化タン
グステンを用いるものである。この第３の実施の形態の
半導体装置の一製造方法を図１を参照して説明する。
の形態を説明する。この第３の実施の形態の半導体装置
は下部電極と誘電体層との間に単斜晶構造の三酸化タン
グステンを用いるものである。この第３の実施の形態の
半導体装置の一製造方法を図１を参照して説明する。
【００３０】まずＳｉＯ2 膜３が形成された半導体基板
１上に下部電極となる厚さが２０００オングストローム
のＷ膜５を反応性スパッタ法を用いて形成した後、フォ
トレジストパターン（図示せず）を形成し、このフォト
レジストパターンをマスクにしてＲＩＥ法により選択的
にＷ膜５を除去し、下部電極を形成する（図１（ａ）参
照）。そして酸素ガス雰囲気（６００℃、０2 分圧 ８
０ａｔｍ％）中で、高温熱処理し、Ｗ膜５の表面にＷＯ
3 膜７を形成する（図１（ａ）参照）。この酸素ガス雰
囲気中での高温熱処理によって、下部電極表面に低誘電
率の酸化物が形成されるのを抑制することができ、容量
値の低下を防止することができる。
１上に下部電極となる厚さが２０００オングストローム
のＷ膜５を反応性スパッタ法を用いて形成した後、フォ
トレジストパターン（図示せず）を形成し、このフォト
レジストパターンをマスクにしてＲＩＥ法により選択的
にＷ膜５を除去し、下部電極を形成する（図１（ａ）参
照）。そして酸素ガス雰囲気（６００℃、０2 分圧 ８
０ａｔｍ％）中で、高温熱処理し、Ｗ膜５の表面にＷＯ
3 膜７を形成する（図１（ａ）参照）。この酸素ガス雰
囲気中での高温熱処理によって、下部電極表面に低誘電
率の酸化物が形成されるのを抑制することができ、容量
値の低下を防止することができる。
【００３１】その後、誘電体膜として膜厚が１０００オ
ングストロームのＳＴＯ膜９、上部電極となる膜厚が１
０００オングストロームのＷＮ膜１１を積層し、ＲＩＥ
法により選択的にエッチングすることにより容量素子を
形成する（図１（ｂ）参照）。
ングストロームのＳＴＯ膜９、上部電極となる膜厚が１
０００オングストロームのＷＮ膜１１を積層し、ＲＩＥ
法により選択的にエッチングすることにより容量素子を
形成する（図１（ｂ）参照）。
【００３２】更にこの後に、層間絶縁膜１３を堆積し、
上部電極１１及び下部電極５との接続孔を開孔し、例え
ばＡｕからなる金属膜を堆積し、パターニングすること
により配線１５ａ、１５ｂを形成し、半導体装置を完成
する（図１（ａ）参照）。
上部電極１１及び下部電極５との接続孔を開孔し、例え
ばＡｕからなる金属膜を堆積し、パターニングすること
により配線１５ａ、１５ｂを形成し、半導体装置を完成
する（図１（ａ）参照）。
【００３３】上述の製造方法によって製造された半導体
装置をＤＣ測定したら、誘電率εが２４０であった。
装置をＤＣ測定したら、誘電率εが２４０であった。
【００３４】なお、上述の製造方法によって形成される
単斜晶構造の三酸化タングステン膜はＯ2 分圧が８０ａ
ｔｍ％の条件で製造されたが、これは図２に示すフェー
ズダイアグラムにおいてＯ2 分圧が７５〜１００％の領
域に入っている。そしてこの領域で形成される三酸化タ
ングステンはＷＯｘ（ｘ＝２．９５〜３）となる。
単斜晶構造の三酸化タングステン膜はＯ2 分圧が８０ａ
ｔｍ％の条件で製造されたが、これは図２に示すフェー
ズダイアグラムにおいてＯ2 分圧が７５〜１００％の領
域に入っている。そしてこの領域で形成される三酸化タ
ングステンはＷＯｘ（ｘ＝２．９５〜３）となる。
【００３５】なお、第１乃至第３の実施の形態において
はタングステンの酸化物（ＷＯ3 またはＷＯ2 ）からな
る膜の形成は、下部電極の表面を酸化させることにより
形成したが、酸素雰囲気中での反応性スパッタにより形
成しても良いなお上記第１乃至第３の実施の形態におい
てはキャパシタ絶縁膜の材質としてＳＴＯ（チタン酸ス
トロンチウム）を用いたが、ＢＳＴ（チタン酸バリウム
ストロンチウム）やＰＺＴ（ＰｂＺｒx Ｔｉ1-x Ｏ3 ）
等を用いることも可能である。
はタングステンの酸化物（ＷＯ3 またはＷＯ2 ）からな
る膜の形成は、下部電極の表面を酸化させることにより
形成したが、酸素雰囲気中での反応性スパッタにより形
成しても良いなお上記第１乃至第３の実施の形態におい
てはキャパシタ絶縁膜の材質としてＳＴＯ（チタン酸ス
トロンチウム）を用いたが、ＢＳＴ（チタン酸バリウム
ストロンチウム）やＰＺＴ（ＰｂＺｒx Ｔｉ1-x Ｏ3 ）
等を用いることも可能である。
【００３６】
【発明の効果】以上述べたように、本発明によれば、安
価で容量が可及的に高いキャパシタを有する半導体装置
を得ることができる。
価で容量が可及的に高いキャパシタを有する半導体装置
を得ることができる。
【図１】本発明による半導体装置の第１の実施の形態の
製造工程を示す工程断面図。
製造工程を示す工程断面図。
【図２】Ｗの酸化物に関するフェーズダイアグラム。
【図３】本発明による半導体装置の第２の実施の形態の
構成を示す断面図。
構成を示す断面図。
【図４】従来の半導体装置の構成を示す断面図。
１ シリコン基板 ３ 絶縁層 ５ 下部電極（Ｗ層） ７ 金属酸化物層（ＷＯ2 層） ９ キャパシタ絶縁膜 １１ 上部電極 １３ 層間絶縁膜 １５ａ，１５ｂ 読み出し電極 ３１ ＧａＡｓ基板 ３２ 下部電極 ３３ 金属酸化物層（ＷＯ2 層） ３４ キャパシタ絶縁膜 ３５ 上部電極 ３６ 層間絶縁膜 ３７ａ，３７ｂ 読み出し電極 ５０ シリコン基板 ５２ 下部電極（Ｒｕ層） ５４ 金属酸化物層（ＲｕＯ2 層） ５６ キャパシタ絶縁膜 ５８ 上部電極
───────────────────────────────────────────────────── フロントページの続き (72)発明者 北 浦 義 昭 神奈川県川崎市幸区小向東芝町１ 株式会 社東芝研究開発センター内
Claims (3)
- 【請求項１】半導体基板上に形成された下部電極と、こ
の下部電極上に形成されたタングステンの酸化物層と、
この酸化物層上に形成された誘電体層と、この誘電体層
上に形成された上部電極と、を備えていることを特徴と
する半導体装置。 - 【請求項２】前記タングステンの酸化物層は二酸化タン
グステンを含むことを特徴とする請求項１記載の半導体
装置。 - 【請求項３】前記タングステンの酸化物層は単斜晶構造
の三酸化タングステンを含むことを特徴とする請求項１
記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5940996A JPH09252085A (ja) | 1996-03-15 | 1996-03-15 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5940996A JPH09252085A (ja) | 1996-03-15 | 1996-03-15 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09252085A true JPH09252085A (ja) | 1997-09-22 |
Family
ID=13112461
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5940996A Pending JPH09252085A (ja) | 1996-03-15 | 1996-03-15 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09252085A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6352889B1 (en) | 1998-01-08 | 2002-03-05 | Matsushita Electric Industrial Co., Ltd. | Method for fabricating capacitor and method for fabricating semiconductor device |
| JP2013131749A (ja) * | 2011-12-20 | 2013-07-04 | Imec | 金属−絶縁体−金属スタックおよびその製造方法 |
-
1996
- 1996-03-15 JP JP5940996A patent/JPH09252085A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6352889B1 (en) | 1998-01-08 | 2002-03-05 | Matsushita Electric Industrial Co., Ltd. | Method for fabricating capacitor and method for fabricating semiconductor device |
| JP2013131749A (ja) * | 2011-12-20 | 2013-07-04 | Imec | 金属−絶縁体−金属スタックおよびその製造方法 |
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