JPH09252112A - 高電子移動度トランジスタ及びｉｉｉ−ｖ族化合物半導体デバイス - Google Patents
高電子移動度トランジスタ及びｉｉｉ−ｖ族化合物半導体デバイスInfo
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- JPH09252112A JPH09252112A JP8057899A JP5789996A JPH09252112A JP H09252112 A JPH09252112 A JP H09252112A JP 8057899 A JP8057899 A JP 8057899A JP 5789996 A JP5789996 A JP 5789996A JP H09252112 A JPH09252112 A JP H09252112A
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Abstract
(57)【要約】
【課題】 寄生容量が小さくキンク現象を抑制したＨＥ
ＭＴ及び半導体デバイスを提供する。 【解決手段】 正孔または電子を引き抜くｐ型又はｎ型
半導体層13が、ＨＥＭＴのソース電極７とドレイン電極
11とを通る平面に垂直でゲート電極９及びドレイン電極
11を各々通る２つの平面d1、d2の間の領域Ｄから逸脱し
ないように小さく設けられ、チャネル層及び半導体層は
絶縁層を介して支持基板と接続される。このＨＥＭＴと
ＨＢＴの対応する各層の支持基板からの距離が各々等し
くなるよう配置する。
ＭＴ及び半導体デバイスを提供する。 【解決手段】 正孔または電子を引き抜くｐ型又はｎ型
半導体層13が、ＨＥＭＴのソース電極７とドレイン電極
11とを通る平面に垂直でゲート電極９及びドレイン電極
11を各々通る２つの平面d1、d2の間の領域Ｄから逸脱し
ないように小さく設けられ、チャネル層及び半導体層は
絶縁層を介して支持基板と接続される。このＨＥＭＴと
ＨＢＴの対応する各層の支持基板からの距離が各々等し
くなるよう配置する。
Description
【０００１】
【発明の属する技術分野】本発明は、III −Ｖ族半導体
デバイスに関し、より詳細には、III −Ｖ族化合物半導
体による高電子移動度トランジスタに関する。
デバイスに関し、より詳細には、III −Ｖ族化合物半導
体による高電子移動度トランジスタに関する。
【０００２】
【従来の技術】化合物半導体デバイスは、シリコンデバ
イスと比べて材料自身の持つ電子移動度の点において優
位にあるため、超高速電子デバイスとしての開発が進め
られており、その例として、ＡｌＧａＡｓ／ＧａＡｓヘ
テロ接合バイポーラトランジスタ（以下ＨＢＴと称す
る）等がある。
イスと比べて材料自身の持つ電子移動度の点において優
位にあるため、超高速電子デバイスとしての開発が進め
られており、その例として、ＡｌＧａＡｓ／ＧａＡｓヘ
テロ接合バイポーラトランジスタ（以下ＨＢＴと称す
る）等がある。
【０００３】この様な化合物半導体の電解効果トランジ
スタには、キンク現象という特性異常現象が生じる。こ
の現象は、図１の破線Ａに示すように、ドレイン電流が
一定レベルから逸脱して徐々に増加するもので、キンク
現象が抑制されれば、実線Ｂで示すようにドレイン電流
は一定値を示す。換言すれば、キンク現象は、耐圧性を
悪化させるばかりでなく、ノイズの原因となり出力コン
ダクタンスを増加させるため、利得を低下させる。
スタには、キンク現象という特性異常現象が生じる。こ
の現象は、図１の破線Ａに示すように、ドレイン電流が
一定レベルから逸脱して徐々に増加するもので、キンク
現象が抑制されれば、実線Ｂで示すようにドレイン電流
は一定値を示す。換言すれば、キンク現象は、耐圧性を
悪化させるばかりでなく、ノイズの原因となり出力コン
ダクタンスを増加させるため、利得を低下させる。
【０００４】高電子移動度トランジスタ（以下ＨＥＭＴ
と称する）におけるキンク現象の発生メカニズムは次の
ように考えられている。即ち、チャネル層中での衝突イ
オン化により生成された正孔が基板に蓄積され、これに
より、ドナー層／チャネル界面でのフェルミレベルが変
化して２次元電子ガス濃度が増加し、この結果、ドレイ
ン電流が増加する。
と称する）におけるキンク現象の発生メカニズムは次の
ように考えられている。即ち、チャネル層中での衝突イ
オン化により生成された正孔が基板に蓄積され、これに
より、ドナー層／チャネル界面でのフェルミレベルが変
化して２次元電子ガス濃度が増加し、この結果、ドレイ
ン電流が増加する。
【０００５】キンク現象を抑制する方法として、チャネ
ルの下にｐ型ボディコンタクトを設け、基板に蓄積され
た正孔を引き抜く方法が提案されている（１９９５年春
期第４２回応用物理学関係連合講演会予稿集、２９ａＺ
Ｌ−４）。
ルの下にｐ型ボディコンタクトを設け、基板に蓄積され
た正孔を引き抜く方法が提案されている（１９９５年春
期第４２回応用物理学関係連合講演会予稿集、２９ａＺ
Ｌ−４）。
【０００６】
【発明が解決しようとする課題】しかし、上述の方法で
は、ソース電極、ドレイン電極下にｐｉｎダイオードが
形成されるため、これによって寄生容量が増大し、高速
性能が著しく低下する。
は、ソース電極、ドレイン電極下にｐｉｎダイオードが
形成されるため、これによって寄生容量が増大し、高速
性能が著しく低下する。
【０００７】従って、高速性能を低下させるＨＥＭＴの
寄生容量の増大を防止しつつキンク現象を抑制すること
が重要な課題である。
寄生容量の増大を防止しつつキンク現象を抑制すること
が重要な課題である。
【０００８】更に、高速性能を低下させることなくキン
ク現象を抑制したＨＥＭＴが組み込まれたIII −Ｖ族化
合物半導体デバイスを提供することが課題となる。
ク現象を抑制したＨＥＭＴが組み込まれたIII −Ｖ族化
合物半導体デバイスを提供することが課題となる。
【０００９】
【課題を解決するための手段】上記目的を達成するた
め、デバイス構造及びデバイス製作プロセスについて研
究した結果、正孔引き抜き用の層の位置を限定すること
によってキンク現象の抑制効果を保持しながら高速性能
が維持されることを見出し、本発明を成すに至った。
め、デバイス構造及びデバイス製作プロセスについて研
究した結果、正孔引き抜き用の層の位置を限定すること
によってキンク現象の抑制効果を保持しながら高速性能
が維持されることを見出し、本発明を成すに至った。
【００１０】本発明の高電子移動度トランジスタは、ソ
ース電極とゲート電極とドレイン電極とチャネル層と支
持前記チャネル層から正孔または電子を引き抜くために
ｐ型半導体またはｎ型半導体で形成される半導体層と基
板とを有し、III −Ｖ族化合物半導体で形成される高電
子移動度トランジスタであって、前記半導体層は、ソー
ス電極とドレイン電極とを通る平面に垂直でゲート電極
及びドレイン電極を各々通る２つの平面の間の領域から
逸脱しないように小さく形成され、該チャネル層及び該
半導体層は絶縁層を介して前記支持基板と接続されるも
のである。
ース電極とゲート電極とドレイン電極とチャネル層と支
持前記チャネル層から正孔または電子を引き抜くために
ｐ型半導体またはｎ型半導体で形成される半導体層と基
板とを有し、III −Ｖ族化合物半導体で形成される高電
子移動度トランジスタであって、前記半導体層は、ソー
ス電極とドレイン電極とを通る平面に垂直でゲート電極
及びドレイン電極を各々通る２つの平面の間の領域から
逸脱しないように小さく形成され、該チャネル層及び該
半導体層は絶縁層を介して前記支持基板と接続されるも
のである。
【００１１】又、本発明の高電子移動度トランジスタ
は、ソース電極とゲート電極とドレイン電極とチャネル
層と前記チャネル層から正孔または電子を引き抜くため
にｐ型半導体またはｎ型半導体で形成される半導体層と
支持基板とを有し、III −Ｖ族化合物半導体で形成され
る高電子移動度トランジスタであって、前記半導体層は
前記ゲート電極と実質的に同じ大きさに形成され、該半
導体層とゲート電極とを結ぶ直線が該チャネル層と直交
するように前記チャネル層についてゲート電極と反対側
に該半導体層が配置され、該チャネル層及び該半導体層
は絶縁層を介して前記支持基板と接続されるものであ
る。
は、ソース電極とゲート電極とドレイン電極とチャネル
層と前記チャネル層から正孔または電子を引き抜くため
にｐ型半導体またはｎ型半導体で形成される半導体層と
支持基板とを有し、III −Ｖ族化合物半導体で形成され
る高電子移動度トランジスタであって、前記半導体層は
前記ゲート電極と実質的に同じ大きさに形成され、該半
導体層とゲート電極とを結ぶ直線が該チャネル層と直交
するように前記チャネル層についてゲート電極と反対側
に該半導体層が配置され、該チャネル層及び該半導体層
は絶縁層を介して前記支持基板と接続されるものであ
る。
【００１２】更に、本発明のIII −Ｖ族化合物半導体デ
バイスは、上述のいずれかの高電子移動度トランジスタ
とヘテロ接合バイポーラトランジスタとを有するIII −
Ｖ族化合物半導体デバイスであって、該高電子移動度ト
ランジスタの前記半導体層、チャネル層及び電子供給層
の支持基板からの距離は、ヘテロ接合バイポーラトラン
ジスタのベース層、コレクタ層及びコレクタコンタクト
層と各々等しくなるように構成されるものである。
バイスは、上述のいずれかの高電子移動度トランジスタ
とヘテロ接合バイポーラトランジスタとを有するIII −
Ｖ族化合物半導体デバイスであって、該高電子移動度ト
ランジスタの前記半導体層、チャネル層及び電子供給層
の支持基板からの距離は、ヘテロ接合バイポーラトラン
ジスタのベース層、コレクタ層及びコレクタコンタクト
層と各々等しくなるように構成されるものである。
【００１３】上記構成に従って、ｐ型半導体層またはｎ
型半導体で形成される半導体層がチャネル層から正孔ま
たは電子を引き出すことによりキンク現象が抑制され
る。該半導体層の形成範囲が上記のように限定され、支
持基板との間に絶縁層が介在するすることにより、寄生
容量が減少してトランジスタの高速性能が維持される。
更に、高電子移動度トランジスタの前記半導体層、チャ
ネル層及び電子供給層の支持基板からの距離が、ヘテロ
接合バイポーラトランジスタのベース層、コレクタ層及
びコレクタコンタクト層と各々等しくなるように上述の
構成の高電子移動度トランジスタとヘテロ接合バイポー
ラトランジスタとを同一支持基板上に形成することによ
り、製造工程が簡素化され、より小型の半導体装置が実
現される。
型半導体で形成される半導体層がチャネル層から正孔ま
たは電子を引き出すことによりキンク現象が抑制され
る。該半導体層の形成範囲が上記のように限定され、支
持基板との間に絶縁層が介在するすることにより、寄生
容量が減少してトランジスタの高速性能が維持される。
更に、高電子移動度トランジスタの前記半導体層、チャ
ネル層及び電子供給層の支持基板からの距離が、ヘテロ
接合バイポーラトランジスタのベース層、コレクタ層及
びコレクタコンタクト層と各々等しくなるように上述の
構成の高電子移動度トランジスタとヘテロ接合バイポー
ラトランジスタとを同一支持基板上に形成することによ
り、製造工程が簡素化され、より小型の半導体装置が実
現される。
【００１４】
【発明の実施の形態】高電子移動度トランジスタ（ＨＥ
ＭＴ）は、図２のように、オーミックコンタクト層１、
電子供給層３、チャネル層５、ソース電極７、ゲート電
極９及びドレイン電極１１を有する。キンク現象は、チ
ャネル層５中での衝突イオン化により生成された正孔が
基板に蓄積され、これによって電子供給層３とチャネル
層５との界面でのフェルミレベルが変化して２次元電子
ガス濃度が増加する結果、ドレイン電流が増加するもの
である。キンク現象の抑制は、チャンネル層５から正孔
を引き抜くためにｐ型半導体で形成される引き抜き層１
３をチャネル層５の下に設け、これとソース電極７とを
接続することによって可能であるが、この引き抜き層が
トランジスタ全体に広がった構造では寄生容量が引き抜
き層によって増大し、高速性能が著しく低下する。
ＭＴ）は、図２のように、オーミックコンタクト層１、
電子供給層３、チャネル層５、ソース電極７、ゲート電
極９及びドレイン電極１１を有する。キンク現象は、チ
ャネル層５中での衝突イオン化により生成された正孔が
基板に蓄積され、これによって電子供給層３とチャネル
層５との界面でのフェルミレベルが変化して２次元電子
ガス濃度が増加する結果、ドレイン電流が増加するもの
である。キンク現象の抑制は、チャンネル層５から正孔
を引き抜くためにｐ型半導体で形成される引き抜き層１
３をチャネル層５の下に設け、これとソース電極７とを
接続することによって可能であるが、この引き抜き層が
トランジスタ全体に広がった構造では寄生容量が引き抜
き層によって増大し、高速性能が著しく低下する。
【００１５】本発明に係るＨＥＭＴは、キンク現象の抑
制効果を維持したまま寄生容量をできる限り減少させる
ために、引き抜き層１３の形成される領域を限定し、チ
ャネル層５と支持基板１５との間に絶縁体層１７を設け
たものである。２次元電子チャネルは、ソース電極７下
方からドレイン電極１１下方までの領域Ｃ（図２参照）
のチャネル層５に生じるが、電解が最も強い箇所はゲー
ト電極９下方からドレイン電極１１下方までの領域Ｄ内
にあるため、正孔はこの領域Ｄ内にたまり易い。従っ
て、引き抜き層１３をこの領域Ｄ内にのみ形成すれば、
チャネル層から正孔が効率的に引き出される。従って、
キンク現象の抑制効果を失うことなく引き抜き層１３の
サイズを小さくすることができ、従って寄生容量の削減
が可能となる。本願においては、この領域Ｄは、２次元
電子チャネル生成の性質を考慮して、ソース電極７とド
レイン電極１１とを通り支持基板に平行な直線に垂直で
あってゲート電極９及びドレイン電極１１を各々通る２
つの平面ｄ１、ｄ２（図２参照）に挟まれた領域と規定
するものである。
制効果を維持したまま寄生容量をできる限り減少させる
ために、引き抜き層１３の形成される領域を限定し、チ
ャネル層５と支持基板１５との間に絶縁体層１７を設け
たものである。２次元電子チャネルは、ソース電極７下
方からドレイン電極１１下方までの領域Ｃ（図２参照）
のチャネル層５に生じるが、電解が最も強い箇所はゲー
ト電極９下方からドレイン電極１１下方までの領域Ｄ内
にあるため、正孔はこの領域Ｄ内にたまり易い。従っ
て、引き抜き層１３をこの領域Ｄ内にのみ形成すれば、
チャネル層から正孔が効率的に引き出される。従って、
キンク現象の抑制効果を失うことなく引き抜き層１３の
サイズを小さくすることができ、従って寄生容量の削減
が可能となる。本願においては、この領域Ｄは、２次元
電子チャネル生成の性質を考慮して、ソース電極７とド
レイン電極１１とを通り支持基板に平行な直線に垂直で
あってゲート電極９及びドレイン電極１１を各々通る２
つの平面ｄ１、ｄ２（図２参照）に挟まれた領域と規定
するものである。
【００１６】キンク現象の抑制効果の点では、ゲート電
極９下方とドレイン電極１１下方との間に引き抜き層１
３を形成するのが最も効果的であるが、引き抜き層１３
をゲート電極下方に配置した場合、他の利点がある。そ
れは、しきい値電圧の制御が可能となる点で、引き抜き
層１３に接続する電極１９にバイアス電圧をかけること
によってしきい値電圧が変化する。
極９下方とドレイン電極１１下方との間に引き抜き層１
３を形成するのが最も効果的であるが、引き抜き層１３
をゲート電極下方に配置した場合、他の利点がある。そ
れは、しきい値電圧の制御が可能となる点で、引き抜き
層１３に接続する電極１９にバイアス電圧をかけること
によってしきい値電圧が変化する。
【００１７】上記引き抜き層１３は、ｐ型ドーパントを
イオンインプランテーションにより局所的に形成するこ
とも可能であるが、エピタキシャルリフトオフ（ＥＬ
Ｏ）法に従って形成するのが好ましい。この理由は、イ
オンインプランテーションによるIII −Ｖ族化合物に対
するｐ型ドーパントは熱的に不安定で拡散し易いため耐
久性がないことにある。ＥＬＯ法で形成したものは熱に
よる拡散が起こり難く、所望の位置に正確に引き抜き層
１３を形成することができるので、本発明に適してい
る。ＥＬＯ法では、半導体基板上に選択エッチング層を
エピタキシャル成長させ、その上に薄膜半導体層を成長
させた後に支持基板を貼着し、選択エッチング層をエッ
チングによって除去することにより、支持基板に貼着さ
れた薄膜半導体層が得られる。
イオンインプランテーションにより局所的に形成するこ
とも可能であるが、エピタキシャルリフトオフ（ＥＬ
Ｏ）法に従って形成するのが好ましい。この理由は、イ
オンインプランテーションによるIII −Ｖ族化合物に対
するｐ型ドーパントは熱的に不安定で拡散し易いため耐
久性がないことにある。ＥＬＯ法で形成したものは熱に
よる拡散が起こり難く、所望の位置に正確に引き抜き層
１３を形成することができるので、本発明に適してい
る。ＥＬＯ法では、半導体基板上に選択エッチング層を
エピタキシャル成長させ、その上に薄膜半導体層を成長
させた後に支持基板を貼着し、選択エッチング層をエッ
チングによって除去することにより、支持基板に貼着さ
れた薄膜半導体層が得られる。
【００１８】以下に、ＥＬＯ法に従って本発明に係るＨ
ＥＭＴを製造する方法を説明する。
ＥＭＴを製造する方法を説明する。
【００１９】まず、図３に示すように、半導体基板２１
上に選択エッチング層２３をエピタキシャル成長させ、
その上にＨＥＭＴのオーミックコンタクト層２５を形成
し、続いて電子供給層２７及びチャネル層２９を積層す
る。更に、正孔引き抜き用のｐ型半導体による引き抜き
層３１を形成する。
上に選択エッチング層２３をエピタキシャル成長させ、
その上にＨＥＭＴのオーミックコンタクト層２５を形成
し、続いて電子供給層２７及びチャネル層２９を積層す
る。更に、正孔引き抜き用のｐ型半導体による引き抜き
層３１を形成する。
【００２０】次に、図４に示すように、エッチングによ
って引き抜き層３１を所定の大きさに切除し、図５のよ
うに、引き抜き層３１に電極３３を付設する。この後、
ポリイミド３５をコーティングして熱硬化させてエッチ
バックし、接着剤あるいはメッキを用いて支持基板３７
を接着させる。この結果、図６のような積層物が得られ
る。
って引き抜き層３１を所定の大きさに切除し、図５のよ
うに、引き抜き層３１に電極３３を付設する。この後、
ポリイミド３５をコーティングして熱硬化させてエッチ
バックし、接着剤あるいはメッキを用いて支持基板３７
を接着させる。この結果、図６のような積層物が得られ
る。
【００２１】更に、図７のように選択エッチング層２３
をエッチングすることにより半導体基板２１を除去す
る。この後、通常のＨＥＭＴ製造プロセスに従って、オ
ーミックコンタクト層２５及び電子供給層２７を成形し
て、ソース電極３９、ゲート電極４１及びドレイン電極
４３を形成する。この際に、引き抜き層３１がゲート電
極９下方からドレイン電極１１下方までの領域にあるよ
うに各部の位置に留意する。この結果、図８あるいは図
２に示されるようなＨＥＭＴが形成される。
をエッチングすることにより半導体基板２１を除去す
る。この後、通常のＨＥＭＴ製造プロセスに従って、オ
ーミックコンタクト層２５及び電子供給層２７を成形し
て、ソース電極３９、ゲート電極４１及びドレイン電極
４３を形成する。この際に、引き抜き層３１がゲート電
極９下方からドレイン電極１１下方までの領域にあるよ
うに各部の位置に留意する。この結果、図８あるいは図
２に示されるようなＨＥＭＴが形成される。
【００２２】上述の電極３３をソース電極３９と接続す
ることによって、図１の実線Ｂのようにキンク現象が抑
制される。図８に示すような位置に引き抜き層３１を配
置する場合に最も効果的にキンク現象が抑制される。正
孔引き抜き用の引き抜き層３１を図２のようにゲート電
極下方に配置して電極３３にバイアス電圧を印加する
と、バイアス電圧によってＨＥＭＴのしきい値電圧を制
御することができる。この構成に従って、エンハンスメ
ント型ＨＥＭＴとディプレション型ＨＥＭＴとを１つの
プロセスによって同時に形成することができる。
ることによって、図１の実線Ｂのようにキンク現象が抑
制される。図８に示すような位置に引き抜き層３１を配
置する場合に最も効果的にキンク現象が抑制される。正
孔引き抜き用の引き抜き層３１を図２のようにゲート電
極下方に配置して電極３３にバイアス電圧を印加する
と、バイアス電圧によってＨＥＭＴのしきい値電圧を制
御することができる。この構成に従って、エンハンスメ
ント型ＨＥＭＴとディプレション型ＨＥＭＴとを１つの
プロセスによって同時に形成することができる。
【００２３】上記引き抜き層３１の大きさは、ゲート電
極に対して、１〜２倍程度（層方向の面積）であれば、
十分にキンク現象を抑制しつつ寄生容量の増加を防ぐこ
とができ、０．５〜２μｍ2 の大きさが好ましい。厚さ
は、０．０１〜０．１μｍ程度が好ましい。ゲート電極
の下方に設ける場合は、ゲート電極とほぼ同じ幅（ゲー
ト電極とドレイン電極とを結ぶ線に沿った長さ）である
のが望ましく、ゲート電極と同じ大きさであると特に好
ましい。
極に対して、１〜２倍程度（層方向の面積）であれば、
十分にキンク現象を抑制しつつ寄生容量の増加を防ぐこ
とができ、０．５〜２μｍ2 の大きさが好ましい。厚さ
は、０．０１〜０．１μｍ程度が好ましい。ゲート電極
の下方に設ける場合は、ゲート電極とほぼ同じ幅（ゲー
ト電極とドレイン電極とを結ぶ線に沿った長さ）である
のが望ましく、ゲート電極と同じ大きさであると特に好
ましい。
【００２４】上述の構成は、上述のｐ型の引き抜き層３
１に代えてｎ型半導体で形成されるｎ型引き抜き層を配
置し、電子を引き抜くように応用することもできる。こ
の場合、ｎ型の電子供給層２７の代わりにｐ型の正孔供
給層が使用される。
１に代えてｎ型半導体で形成されるｎ型引き抜き層を配
置し、電子を引き抜くように応用することもできる。こ
の場合、ｎ型の電子供給層２７の代わりにｐ型の正孔供
給層が使用される。
【００２５】引き抜き層３１を形成するｐ型半導体に
は、例えば、ＧａＡｓ、ＡｌＧａＡｓ、ＩｎＧａＡｓ、
ＩｎＡｌＡｓ、ＩｎＰ、ＩｎＧＰ等が挙げられる。ｎ型
層として形成する場合には、例えば、ＡｌＧａＡｓ、Ｉ
ｎＧａＡｓ、ＩｎＡｌＡｓ、ＩｎＰ、ＩｎＧＰ等が用い
られる。
は、例えば、ＧａＡｓ、ＡｌＧａＡｓ、ＩｎＧａＡｓ、
ＩｎＡｌＡｓ、ＩｎＰ、ＩｎＧＰ等が挙げられる。ｎ型
層として形成する場合には、例えば、ＡｌＧａＡｓ、Ｉ
ｎＧａＡｓ、ＩｎＡｌＡｓ、ＩｎＰ、ＩｎＧＰ等が用い
られる。
【００２６】又、本発明に係るキンク現象の抑制された
ＨＥＭＴは、超高速ＨＢＴと共に同一基板上にコンパク
トに形成することができる。この場合、ＨＥＭＴの引き
抜き層３１、チャネル層２９及び電子供給層２７の支持
基板３７からの距離が、各々、ヘテロ接合バイポーラト
ランジスタのベース層、コレクタ層及びコレクタコンタ
クト層と同じになるように構成することによって、ＨＥ
ＭＴ及びＨＢＴの対応する層を各々同一層から形成する
ことができる（後述の半導体デバイスの実施例参照）。
従って、ＨＥＭＴ及びＨＢＴの層形成プロセスが同時並
行で進行され、製造プロセスが簡素化される。又、ＨＥ
ＭＴとＨＢＴとの間隔を縮小することができるので、得
られる半導体デバイスの小型化が可能である。更に、素
子間の配線も短縮されるので、配線でのエネルギーロス
が減少する。同一基板上に形成するＨＢＴは、コレクタ
トップ型でもエミッタトップ型でも可能なことは言うま
でもなく、更に、本発明に係るＨＥＭＴを他の素子と組
み合わせる応用も可能である。
ＨＥＭＴは、超高速ＨＢＴと共に同一基板上にコンパク
トに形成することができる。この場合、ＨＥＭＴの引き
抜き層３１、チャネル層２９及び電子供給層２７の支持
基板３７からの距離が、各々、ヘテロ接合バイポーラト
ランジスタのベース層、コレクタ層及びコレクタコンタ
クト層と同じになるように構成することによって、ＨＥ
ＭＴ及びＨＢＴの対応する層を各々同一層から形成する
ことができる（後述の半導体デバイスの実施例参照）。
従って、ＨＥＭＴ及びＨＢＴの層形成プロセスが同時並
行で進行され、製造プロセスが簡素化される。又、ＨＥ
ＭＴとＨＢＴとの間隔を縮小することができるので、得
られる半導体デバイスの小型化が可能である。更に、素
子間の配線も短縮されるので、配線でのエネルギーロス
が減少する。同一基板上に形成するＨＢＴは、コレクタ
トップ型でもエミッタトップ型でも可能なことは言うま
でもなく、更に、本発明に係るＨＥＭＴを他の素子と組
み合わせる応用も可能である。
【００２７】以下に、本発明に係るＨＥＭＴ及び半導体
デバイスの作製の実施例を図面を交えて詳細に説明す
る。尚、結晶成長方法にはＭＯＣＶＤ法、ＭＢＥ法、ガ
スソースＭＢＥ法などがあるが、ここではＭＢＥ法で行
うものとする。
デバイスの作製の実施例を図面を交えて詳細に説明す
る。尚、結晶成長方法にはＭＯＣＶＤ法、ＭＢＥ法、ガ
スソースＭＢＥ法などがあるが、ここではＭＢＥ法で行
うものとする。
【００２８】（ＨＥＭＴの第１実施例）図９に示すとお
り、半絶縁性ＧａＡｓ基板４５上に、選択エッチング層
として厚さ１μｍのＩｎＧａＰ層４７、ＨＥＭＴのコン
タクト層としてｎ+ −ＧａＡｓ層４９（３×１０18c
m-3）、電子供給層となるｎ−ＡｌＧａＡｓ層５１（１
×１０18cm-3）、チャネル層となるｉ−ＧａＡｓ層５
３、及び、正孔引き抜き層となるｐ−ＧａＡｓ層５５
（１×１０18cm-3）を順次結晶成長させて積層物を得
る。
り、半絶縁性ＧａＡｓ基板４５上に、選択エッチング層
として厚さ１μｍのＩｎＧａＰ層４７、ＨＥＭＴのコン
タクト層としてｎ+ −ＧａＡｓ層４９（３×１０18c
m-3）、電子供給層となるｎ−ＡｌＧａＡｓ層５１（１
×１０18cm-3）、チャネル層となるｉ−ＧａＡｓ層５
３、及び、正孔引き抜き層となるｐ−ＧａＡｓ層５５
（１×１０18cm-3）を順次結晶成長させて積層物を得
る。
【００２９】次に、図１０に示すように、ｐ−ＧａＡｓ
層５５を１μｍ×５０μｍ×０．１μｍの班状となるよ
うにエッチングして、ＳｉＯ2 膜５７をデポジションに
より形成し、ｐ−ＧａＡｓ層５５上に電極５９を形成す
る。更に、ウエハ全面にポリイミド樹脂６１をコーティ
ングして上面を平坦化し、支持基板６３を接着してポリ
イミド樹脂を硬化させることによって図１１に示すよう
なウエハが得られる。
層５５を１μｍ×５０μｍ×０．１μｍの班状となるよ
うにエッチングして、ＳｉＯ2 膜５７をデポジションに
より形成し、ｐ−ＧａＡｓ層５５上に電極５９を形成す
る。更に、ウエハ全面にポリイミド樹脂６１をコーティ
ングして上面を平坦化し、支持基板６３を接着してポリ
イミド樹脂を硬化させることによって図１１に示すよう
なウエハが得られる。
【００３０】この後、図１２に示すように、塩酸を用い
てＩｎＧａＰ層４７をエッチングして半絶縁性ＧａＡｓ
基板４５をエピタキシャルリフトオフにより除去する。
そして、通常のＨＥＭＴ作成プロセスに従って、図１
３、１４に示すように、ゲート電極作成位置のｎ+ −Ｇ
ａＡｓ層４９を除去してソース電極６５、ゲート電極６
７及びドレイン電極６９を形成する。この状態で、ｐ−
ＧａＡｓ層５５は、ゲート電極６７下方とドレイン電極
６９下方との間に位置する。ｐ−ＧａＡｓ層５５に接続
された電極５９を表面側に引き出し、ソース電極６５と
接続することによってＨＥＭＴが得られる。
てＩｎＧａＰ層４７をエッチングして半絶縁性ＧａＡｓ
基板４５をエピタキシャルリフトオフにより除去する。
そして、通常のＨＥＭＴ作成プロセスに従って、図１
３、１４に示すように、ゲート電極作成位置のｎ+ −Ｇ
ａＡｓ層４９を除去してソース電極６５、ゲート電極６
７及びドレイン電極６９を形成する。この状態で、ｐ−
ＧａＡｓ層５５は、ゲート電極６７下方とドレイン電極
６９下方との間に位置する。ｐ−ＧａＡｓ層５５に接続
された電極５９を表面側に引き出し、ソース電極６５と
接続することによってＨＥＭＴが得られる。
【００３１】上記ＨＥＭＴについて、ドレイン電圧とド
レイン電流との関係を調べると、キンク現象は抑制され
る。また、寄生容量はｐ型層がないＨＥＭＴと同程度ま
で低減される。
レイン電流との関係を調べると、キンク現象は抑制され
る。また、寄生容量はｐ型層がないＨＥＭＴと同程度ま
で低減される。
【００３２】（ＨＥＭＴの第２実施例）実施例１と同様
の操作によって、図２のようにｐ−ＧａＡｓ層がゲート
電極６７の下方に位置するＨＥＭＴが作成される。この
ＨＥＭＴにおいても実施例１と同様、キンク現象は抑制
され、寄生容量も少ない。更に、電極５９にバイアス電
圧を印加することによってＨＥＭＴのしきい値が変化す
る。
の操作によって、図２のようにｐ−ＧａＡｓ層がゲート
電極６７の下方に位置するＨＥＭＴが作成される。この
ＨＥＭＴにおいても実施例１と同様、キンク現象は抑制
され、寄生容量も少ない。更に、電極５９にバイアス電
圧を印加することによってＨＥＭＴのしきい値が変化す
る。
【００３３】（半導体デバイスの第１実施例）図１５に
示すとおり、半絶縁性ＧａＡｓ基板７１上に、選択エッ
チング層として厚さ１μｍのＩｎＧａＰ層７３、ＨＥＭ
Ｔのコンタクト層及びＨＢＴのコレクタコンタクト層と
してｎ+ −ＧａＡｓ層７５（３×１０18cm-3）、電子供
給層となるｎ−ＡｌＧａＡｓ層７７（１×１０18c
m-3）、ＨＥＭＴのチャネル層及びＨＢＴのｉコレクタ
層となるｉ−ＧａＡｓ層７９、ＨＥＭＴの正孔引き抜き
層及びＨＢＴのベース層となるｐ−ＧａＡｓ層８１（１
×１０18cm-3）、ＨＢＴのエミッタ層を形成するための
ｎ−ＡｌＧａＡｓ層８３（１×１０18cm-3）、及び、Ｈ
ＢＴのエミッタコンタクト層となるｎ−ＩｎＧａＡｓ層
８５を順次結晶成長させて積層物を得る。
示すとおり、半絶縁性ＧａＡｓ基板７１上に、選択エッ
チング層として厚さ１μｍのＩｎＧａＰ層７３、ＨＥＭ
Ｔのコンタクト層及びＨＢＴのコレクタコンタクト層と
してｎ+ −ＧａＡｓ層７５（３×１０18cm-3）、電子供
給層となるｎ−ＡｌＧａＡｓ層７７（１×１０18c
m-3）、ＨＥＭＴのチャネル層及びＨＢＴのｉコレクタ
層となるｉ−ＧａＡｓ層７９、ＨＥＭＴの正孔引き抜き
層及びＨＢＴのベース層となるｐ−ＧａＡｓ層８１（１
×１０18cm-3）、ＨＢＴのエミッタ層を形成するための
ｎ−ＡｌＧａＡｓ層８３（１×１０18cm-3）、及び、Ｈ
ＢＴのエミッタコンタクト層となるｎ−ＩｎＧａＡｓ層
８５を順次結晶成長させて積層物を得る。
【００３４】次に、図１６に示すように、エッチングに
よりｎ−ＡｌＧａＡｓ層８３及びｎ−ＩｎＧａＡｓ層８
５のうちＨＢＴのエミッタ領域として必要な部分以外を
除去する。更に、図１７のように、ｐ−ＧａＡｓ層８１
のうちＨＥＭＴの正孔引き抜き層８１ａ及びＨＢＴのベ
ース層８１ｂとして必要な部分以外をエッチングにより
除去する。
よりｎ−ＡｌＧａＡｓ層８３及びｎ−ＩｎＧａＡｓ層８
５のうちＨＢＴのエミッタ領域として必要な部分以外を
除去する。更に、図１７のように、ｐ−ＧａＡｓ層８１
のうちＨＥＭＴの正孔引き抜き層８１ａ及びＨＢＴのベ
ース層８１ｂとして必要な部分以外をエッチングにより
除去する。
【００３５】更に、図１８のように、デポジションによ
りＳｉＯ2 膜８７を形成し、ＨＢＴのエミッタ電極８９
及びベース電極９１とＨＥＭＴの正孔引き抜き層用電極
９３とを形成する。更に、ウエハ全面にポリイミド樹脂
９５をコーティングして上面を平坦化し、ポリイミド樹
脂を硬化させて支持基板９７を接着する。
りＳｉＯ2 膜８７を形成し、ＨＢＴのエミッタ電極８９
及びベース電極９１とＨＥＭＴの正孔引き抜き層用電極
９３とを形成する。更に、ウエハ全面にポリイミド樹脂
９５をコーティングして上面を平坦化し、ポリイミド樹
脂を硬化させて支持基板９７を接着する。
【００３６】この後、塩酸を用いてＩｎＧａＰ層７３を
エッチングして半絶縁性ＧａＡｓ基板７１をエピタキシ
ャルリフトオフにより除去することによって、図１９に
示すようなウエハが得られる。
エッチングして半絶縁性ＧａＡｓ基板７１をエピタキシ
ャルリフトオフにより除去することによって、図１９に
示すようなウエハが得られる。
【００３７】そして、通常のＨＥＭＴ作成プロセスに従
って、図２０に示すように、ゲート電極作成位置のｎ+
−ＧａＡｓ層７５を除去してソース電極９９、ゲート電
極１０１及びドレイン電極１０３を形成する。この状態
で、正孔引き抜き層８１ａは、ゲート電極１０１下方と
ドレイン電極１０３下方との間に位置する。正孔引き抜
き層８１ａに接続された電極９３を表面側に引き出し、
ソース電極９９と接続することによってＨＥＭＴが得ら
れる。
って、図２０に示すように、ゲート電極作成位置のｎ+
−ＧａＡｓ層７５を除去してソース電極９９、ゲート電
極１０１及びドレイン電極１０３を形成する。この状態
で、正孔引き抜き層８１ａは、ゲート電極１０１下方と
ドレイン電極１０３下方との間に位置する。正孔引き抜
き層８１ａに接続された電極９３を表面側に引き出し、
ソース電極９９と接続することによってＨＥＭＴが得ら
れる。
【００３８】更に、ＨＥＭＴのコンタクト層７５ａ及び
電子供給層７７ａ並びにＨＢＴのコレクタコンタクト層
７５ｂ、７７ｂに必要な部分以外のｎ+ −ＧａＡｓ層７
５及びｎ−ＡｌＧａＡｓ層７７を除去し、コレクタコン
タクト層７５ｂに接続するコレクタ電極１０５を形成す
ることによって、図２１に示すようなＨＥＭＴ及びＨＢ
Ｔが同一基板上に形成された半導体デバイスが得られ
る。
電子供給層７７ａ並びにＨＢＴのコレクタコンタクト層
７５ｂ、７７ｂに必要な部分以外のｎ+ −ＧａＡｓ層７
５及びｎ−ＡｌＧａＡｓ層７７を除去し、コレクタコン
タクト層７５ｂに接続するコレクタ電極１０５を形成す
ることによって、図２１に示すようなＨＥＭＴ及びＨＢ
Ｔが同一基板上に形成された半導体デバイスが得られ
る。
【００３９】（半導体デバイスの第２実施例）半導体デ
バイスの第１実施例における図１５〜１８に示される工
程を繰り返して、図２２に示すウエハを作成する。
バイスの第１実施例における図１５〜１８に示される工
程を繰り返して、図２２に示すウエハを作成する。
【００４０】次に、ウエハ全面にポリイミド樹脂９５を
コーティングして上面を平坦化し、ポリイミド樹脂９５
を硬化させ、スリット１０７を有するようにＡｕ層１０
９をポリイミド樹脂９５の上面全体に蒸着する。更に、
Ａｕ層１０９に石英基板１１１を接着する。
コーティングして上面を平坦化し、ポリイミド樹脂９５
を硬化させ、スリット１０７を有するようにＡｕ層１０
９をポリイミド樹脂９５の上面全体に蒸着する。更に、
Ａｕ層１０９に石英基板１１１を接着する。
【００４１】この後、塩酸を用いてＩｎＧａＰ層７３を
エッチングして半絶縁性ＧａＡｓ基板７１をエピタキシ
ャルリフトオフにより除去することによって、図２３に
示すようなウエハが得られる。
エッチングして半絶縁性ＧａＡｓ基板７１をエピタキシ
ャルリフトオフにより除去することによって、図２３に
示すようなウエハが得られる。
【００４２】そして、半導体デバイスの第１実施例と同
様に、通常のＨＥＭＴ作成プロセスに従って、図２４に
示すように、ゲート電極作成位置のｎ+ −ＧａＡｓ層７
５を除去してソース電極９９、ゲート電極１０１及びド
レイン電極１０３を形成する。この状態で、正孔引き抜
き層８１ａは、ゲート電極１０１下方とドレイン電極１
０３下方との間に位置する。正孔引き抜き層８１ａに接
続された電極９３を表面側に引き出し、ソース電極９９
と接続することによってＨＥＭＴが得られる。
様に、通常のＨＥＭＴ作成プロセスに従って、図２４に
示すように、ゲート電極作成位置のｎ+ −ＧａＡｓ層７
５を除去してソース電極９９、ゲート電極１０１及びド
レイン電極１０３を形成する。この状態で、正孔引き抜
き層８１ａは、ゲート電極１０１下方とドレイン電極１
０３下方との間に位置する。正孔引き抜き層８１ａに接
続された電極９３を表面側に引き出し、ソース電極９９
と接続することによってＨＥＭＴが得られる。
【００４３】更に、ＨＥＭＴのコンタクト層７５ａ及び
電子供給層７７ａ並びにＨＢＴのコレクタコンタクト層
７５ｂ、７７ｂに必要な部分以外のｎ+ −ＧａＡｓ層７
５及びｎ−ＡｌＧａＡｓ層７７を除去し、コレクタコン
タクト層７５ｂに接続するコレクタ電極１０５を形成す
る。ＩＣ配線及びマイクロストリップ線路１１３を形成
し、石英基板１１１のＨＥＭＴ及びＨＢＴと反対の面の
スリット１０７近くにパッチアンテナ１１５を付設する
ことによって、図２４に示すようなＨＥＭＴ及びＨＢＴ
が同一基板上に形成され、アンテナが装備された半導体
デバイスが得られる。この半導体デバイスにおいて、マ
イクロストリップ線路１１３の一部はスリット１０７を
介してパッチアンテナ１１５と電磁的に結合される。
電子供給層７７ａ並びにＨＢＴのコレクタコンタクト層
７５ｂ、７７ｂに必要な部分以外のｎ+ −ＧａＡｓ層７
５及びｎ−ＡｌＧａＡｓ層７７を除去し、コレクタコン
タクト層７５ｂに接続するコレクタ電極１０５を形成す
る。ＩＣ配線及びマイクロストリップ線路１１３を形成
し、石英基板１１１のＨＥＭＴ及びＨＢＴと反対の面の
スリット１０７近くにパッチアンテナ１１５を付設する
ことによって、図２４に示すようなＨＥＭＴ及びＨＢＴ
が同一基板上に形成され、アンテナが装備された半導体
デバイスが得られる。この半導体デバイスにおいて、マ
イクロストリップ線路１１３の一部はスリット１０７を
介してパッチアンテナ１１５と電磁的に結合される。
【００４４】
【発明の効果】高速性能を低下させることなくキンク現
象の発生を抑制したＨＥＭＴが提供され、更に、高性能
のＨＥＭＴとＨＢＴとを同一基板上に簡便な製造プロセ
スで作成することができるので、産業上の利用価値は極
めて高い。
象の発生を抑制したＨＥＭＴが提供され、更に、高性能
のＨＥＭＴとＨＢＴとを同一基板上に簡便な製造プロセ
スで作成することができるので、産業上の利用価値は極
めて高い。
【図１】ＨＥＭＴにおけるキンク現象を説明するグラ
フ。
フ。
【図２】本発明のＨＥＭＴの構成を示す概略断面図。
【図３】本発明のＨＥＭＴの作製の基本プロセスを説明
する縦断面図。
する縦断面図。
【図４】図３に続く基本プロセスを説明する縦断面図。
【図５】図４に続く基本プロセスを説明する要部の斜視
図。
図。
【図６】図５に続く基本プロセスを説明する縦断面図。
【図７】図６に続く基本プロセスを説明する縦断面図。
【図８】図７に続く基本プロセスを説明する縦断面図。
【図９】本発明のＨＥＭＴの第１実施例の作製プロセス
を説明する縦断面図。
を説明する縦断面図。
【図１０】図９に続くプロセスを説明する縦断面図。
【図１１】図１０に続くプロセスを説明する縦断面図。
【図１２】図１１に続くプロセスを説明する縦断面図。
【図１３】図１２に続くプロセスを説明する縦断面図。
【図１４】図１３のＨＥＭＴの平面図。
【図１５】本発明の半導体デバイスの第１実施例の作成
プロセスを示す縦断面図。
プロセスを示す縦断面図。
【図１６】図１５に続くプロセスを説明する縦断面図。
【図１７】図１６に続くプロセスを説明する縦断面図。
【図１８】図１７に続くプロセスを説明する縦断面図。
【図１９】図１８に続くプロセスを説明する縦断面図。
【図２０】図１９に続くプロセスを説明する縦断面図。
【図２１】図２０に続くプロセスを説明する縦断面図。
【図２２】本発明の半導体デバイスの第２実施例の作成
プロセスを示す縦断面図。
プロセスを示す縦断面図。
【図２３】図２２に続くプロセスを説明する縦断面図。
【図２４】図２３に続くプロセスを説明する縦断面図。
１、２５、４９、７５ａ オーミックコンタクト層 ３、２７、５１、７７ａ 電子供給層 ５、２９、５３、７９ チャネル層 ７、３９、６５、９９ ソース電極 ９、４１、６７、１０１ ゲート電極 １１、４３、６９、１０３ ドレイン電極 １３、３１、５５、８１ａ 引き抜き層 １５、３７、６３、９７ 支持基板 １７、３５、６１、９５ 絶縁体層 １９、３３、５９、９３ 電極 ７５ｂ、７７ｂ コレクタコンタクト層 ８１ｂ ベース層 ８３ エミッタ領域 ８５ エミッタコンタクト層 ８９ エミッタ電極 ９１ ベース電極 １０７ スリット １０９ Ａｕ層 １１５ パッチアンテナ
フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/205
Claims (3)
- 【請求項１】 ソース電極とゲート電極とドレイン電極
とチャネル層と支持前記チャネル層から正孔または電子
を引き抜くためにｐ型半導体またはｎ型半導体で形成さ
れる半導体層と基板とを有し、III −Ｖ族化合物半導体
で形成される高電子移動度トランジスタであって、前記
半導体層は、ソース電極とドレイン電極とを通る平面に
垂直でゲート電極及びドレイン電極を各々通る２つの平
面の間の領域から逸脱しないように小さく形成され、該
チャネル層及び該半導体層は絶縁層を介して前記支持基
板と接続されることを特徴とする高電子移動度トランジ
スタ。 - 【請求項２】 ソース電極とゲート電極とドレイン電極
とチャネル層と前記チャネル層から正孔または電子を引
き抜くためにｐ型半導体またはｎ型半導体で形成される
半導体層と支持基板とを有し、III −Ｖ族化合物半導体
で形成される高電子移動度トランジスタであって、前記
半導体層は前記ゲート電極と実質的に同じ大きさに形成
され、該半導体層とゲート電極とを結ぶ直線が該チャネ
ル層と直交するように前記チャネル層についてゲート電
極と反対側に該半導体層が配置され、該チャネル層及び
該半導体層は絶縁層を介して前記支持基板と接続される
ことを特徴とする高電子移動度トランジスタ。 - 【請求項３】 請求項１または２記載の高電子移動度ト
ランジスタとヘテロ接合バイポーラトランジスタとを有
するIII −Ｖ族化合物半導体デバイスであって、該高電
子移動度トランジスタの前記半導体層、チャネル層及び
電子供給層の支持基板からの距離は、ヘテロ接合バイポ
ーラトランジスタのベース層、コレクタ層及びコレクタ
コンタクト層と各々等しくなるように構成されるIII −
Ｖ族化合物半導体デバイス。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8057899A JPH09252112A (ja) | 1996-03-14 | 1996-03-14 | 高電子移動度トランジスタ及びｉｉｉ−ｖ族化合物半導体デバイス |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8057899A JPH09252112A (ja) | 1996-03-14 | 1996-03-14 | 高電子移動度トランジスタ及びｉｉｉ−ｖ族化合物半導体デバイス |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09252112A true JPH09252112A (ja) | 1997-09-22 |
Family
ID=13068850
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8057899A Pending JPH09252112A (ja) | 1996-03-14 | 1996-03-14 | 高電子移動度トランジスタ及びｉｉｉ−ｖ族化合物半導体デバイス |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09252112A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004319552A (ja) * | 2003-04-11 | 2004-11-11 | Nichia Chem Ind Ltd | フリップチップ型対面電極ｈｅｍｔ |
| JP2006173582A (ja) * | 2004-11-19 | 2006-06-29 | Nichia Chem Ind Ltd | 電界効果トランジスタ及びその製造方法 |
| JP2011101031A (ja) * | 2003-10-22 | 2011-05-19 | Skyworks Solutions Inc | 増大した直線性および製造可能性を有するＦＥＴを含むＢｉＦＥＴ |
| JP2011151176A (ja) * | 2010-01-21 | 2011-08-04 | Toyota Central R&D Labs Inc | 高電子移動度トランジスタ |
| CN109725204A (zh) * | 2019-02-21 | 2019-05-07 | 北京星英联微波科技有限责任公司 | 基于混频肖特基二极管的全周期检波器 |
-
1996
- 1996-03-14 JP JP8057899A patent/JPH09252112A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004319552A (ja) * | 2003-04-11 | 2004-11-11 | Nichia Chem Ind Ltd | フリップチップ型対面電極ｈｅｍｔ |
| JP2011101031A (ja) * | 2003-10-22 | 2011-05-19 | Skyworks Solutions Inc | 増大した直線性および製造可能性を有するＦＥＴを含むＢｉＦＥＴ |
| JP2006173582A (ja) * | 2004-11-19 | 2006-06-29 | Nichia Chem Ind Ltd | 電界効果トランジスタ及びその製造方法 |
| JP2011151176A (ja) * | 2010-01-21 | 2011-08-04 | Toyota Central R&D Labs Inc | 高電子移動度トランジスタ |
| CN109725204A (zh) * | 2019-02-21 | 2019-05-07 | 北京星英联微波科技有限责任公司 | 基于混频肖特基二极管的全周期检波器 |
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