JPH10154714A - 化合物半導体装置およびその製造方法 - Google Patents
化合物半導体装置およびその製造方法Info
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- JPH10154714A JPH10154714A JP8310465A JP31046596A JPH10154714A JP H10154714 A JPH10154714 A JP H10154714A JP 8310465 A JP8310465 A JP 8310465A JP 31046596 A JP31046596 A JP 31046596A JP H10154714 A JPH10154714 A JP H10154714A
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Abstract
(57)【要約】
【課題】 ｎ型のＩｎＧａＡｓ層とこれに接するＰｔ
（Ｐｄ）の金属層との安定性のよい良好なオーミック接
触を実現する。 【解決手段】 電極のＰｔ（Ｐｄ）層１１の厚さをＢと
し、これに接する厚さＡのｎ型のＩｎx Ｇａ1-x Ａｓ層
３のＩｎとＧａとの混晶比を０．４以上とし、両者の厚
さの関係をＡ＞２Ｂとする。Ｉｎx Ｇａ1-x Ａｓ層３の
上方にはＰｔの拡散層が形成されるが、その下方にはＩ
ｎx Ｇａ1-x Ａｓ層３が残っている。
（Ｐｄ）の金属層との安定性のよい良好なオーミック接
触を実現する。 【解決手段】 電極のＰｔ（Ｐｄ）層１１の厚さをＢと
し、これに接する厚さＡのｎ型のＩｎx Ｇａ1-x Ａｓ層
３のＩｎとＧａとの混晶比を０．４以上とし、両者の厚
さの関係をＡ＞２Ｂとする。Ｉｎx Ｇａ1-x Ａｓ層３の
上方にはＰｔの拡散層が形成されるが、その下方にはＩ
ｎx Ｇａ1-x Ａｓ層３が残っている。
Description
【０００１】
【発明の属する技術分野】本発明は、化合物半導体、特
にＩＩＩ−Ｖ族化合物の中のＧａＡｓ系の化合物半導体
装置であって、電極にＰｔ，Ｐｄまたはこれら合金の金
属層を使用したものおよびその製造方法に関するもので
ある。
にＩＩＩ−Ｖ族化合物の中のＧａＡｓ系の化合物半導体
装置であって、電極にＰｔ，Ｐｄまたはこれら合金の金
属層を使用したものおよびその製造方法に関するもので
ある。
【０００２】
【従来の技術】 ＧａＡｓはＳｉに比べて約６倍の大き
な電子移動度を持っており、これによる半導体装置は高
速回路に適している。また、結晶成長技術の進歩により
高品質のヘテロ接合が得られるようになり、ヘテロ接合
バイポーラトランジスタ（ＨＢＴ）、ショットキー障壁
ゲートを利用した金属半導体電界効果トランジスタ（Ｍ
ＥＳＦＥＴ）や高電子移動度トランジスタ（ＨＥＭＴ）
が使用されている。
な電子移動度を持っており、これによる半導体装置は高
速回路に適している。また、結晶成長技術の進歩により
高品質のヘテロ接合が得られるようになり、ヘテロ接合
バイポーラトランジスタ（ＨＢＴ）、ショットキー障壁
ゲートを利用した金属半導体電界効果トランジスタ（Ｍ
ＥＳＦＥＴ）や高電子移動度トランジスタ（ＨＥＭＴ）
が使用されている。
【０００３】このような化合物半導体装置において、ｎ
型のＧａＡｓ層に対するオーミックコンタクトを取る方
法として、ｎ型のＧａＡｓ層上に、Ｉｎx Ｇａ1-x Ａｓ
（０＜ｘ＜１）層を積層し、その上に金属（合金を含
む）を積層してオーミック電極を形成する方法が知られ
ている。
型のＧａＡｓ層に対するオーミックコンタクトを取る方
法として、ｎ型のＧａＡｓ層上に、Ｉｎx Ｇａ1-x Ａｓ
（０＜ｘ＜１）層を積層し、その上に金属（合金を含
む）を積層してオーミック電極を形成する方法が知られ
ている。
【０００４】図９（ａ）および（ｂ）はそれらの従来の
オーミック電極部の例の略断面図である。
オーミック電極部の例の略断面図である。
【０００５】同図（ａ）において、ｎ型のＧａＡｓ層１
０１上にＩｎとＧａの混晶比の異なるｎ型のＩｎx Ｇａ
1-x Ａｓ層１０２および１０３を積層し、その上にＴｉ
層１０４，Ｐｔ層１０５，Ａｕ層１０６からなる電極と
なる金属層をこの順に積層している。これらの各層の厚
さはたとえば５００Åである。
０１上にＩｎとＧａの混晶比の異なるｎ型のＩｎx Ｇａ
1-x Ａｓ層１０２および１０３を積層し、その上にＴｉ
層１０４，Ｐｔ層１０５，Ａｕ層１０６からなる電極と
なる金属層をこの順に積層している。これらの各層の厚
さはたとえば５００Åである。
【０００６】また、同図（ｂ）においては、同図（ａ）
のｎ型のＩｎ0.5 Ｇａ0.5 Ａｓ層１０３とＴｉ層１０４
との間に高融点金属（たとえばＷＳｉ）からなるバリア
層１０７を介在させた構造となっている。なお、バリア
層１０７の厚さもたとえば５００Åである。
のｎ型のＩｎ0.5 Ｇａ0.5 Ａｓ層１０３とＴｉ層１０４
との間に高融点金属（たとえばＷＳｉ）からなるバリア
層１０７を介在させた構造となっている。なお、バリア
層１０７の厚さもたとえば５００Åである。
【０００７】図１０は化合物半導体によるショットキー
障壁ゲートを用いる従来のＭＥＳＦＥＴの一例の略断面
図である。
障壁ゲートを用いる従来のＭＥＳＦＥＴの一例の略断面
図である。
【０００８】これは、半絶縁性ＧａＡｓ基板１１０上
に、イオン注入によりソースまたはドレインとなるｎ+
層１１１，１１１およびチャネルとなるｎ層１１２を形
成する。左側のｎ+ 層１１１をソースとし、右側のｎ+
層１１１をドレインと仮定する。オーミック電極である
ソース電極１１３およびドレイン電極１１４には、それ
ぞれ厚さ１００ｎｍのＡｕＧｅ層１１３−１，１１４−
１、厚さ１５ｎｍのＮｉ層１１３−２，１１４−２、厚
さ１００ｎｍのＡｕ層１１３−３，１１４−３が積層さ
れており、ゲート電極１１５としては、厚さ１００ｎｍ
のＴｉ層１１５−１，厚さ１００ｎｍのＰｔ層１１５−
２，厚さ１００ｎｍのＡｕ層１１５−３が積層されてい
る。
に、イオン注入によりソースまたはドレインとなるｎ+
層１１１，１１１およびチャネルとなるｎ層１１２を形
成する。左側のｎ+ 層１１１をソースとし、右側のｎ+
層１１１をドレインと仮定する。オーミック電極である
ソース電極１１３およびドレイン電極１１４には、それ
ぞれ厚さ１００ｎｍのＡｕＧｅ層１１３−１，１１４−
１、厚さ１５ｎｍのＮｉ層１１３−２，１１４−２、厚
さ１００ｎｍのＡｕ層１１３−３，１１４−３が積層さ
れており、ゲート電極１１５としては、厚さ１００ｎｍ
のＴｉ層１１５−１，厚さ１００ｎｍのＰｔ層１１５−
２，厚さ１００ｎｍのＡｕ層１１５−３が積層されてい
る。
【０００９】図１１は化合物半導体によるＨＥＭＴの一
例の略断面図である。半絶縁性のＧａＡｓ基板１２１上
に、バッファ層となる厚さ５００ｎｍのｉ型のＡｌＧａ
Ａｓ層１２２，能動層となる厚さ５０ｎｍのｉ型のＧａ
Ａｓ層１２３および厚さ２０ｎｍのｉ型のＩｎ0.2 Ｇａ
0.8 Ａｓ層１２４，スペーサ層となる厚さ３ｎｍのｉ型
のＡｌＧａＡｓ層１２５，電子供給層となる厚さ３０ｎ
ｍのｎ型のＡｌＧａＡｓ層１２６が積層され、その表面
の両側にコンタクト層となる厚さ５０ｎｍのｎ+ 型のＧ
ａＡｓ層１２７，１２７が形成され、たとえば左側がソ
ース右側がドレインとなる。ＧａＡｓ層１２７，１２７
の中間はエッチングにより除去され、露出したＡｌＧａ
Ａｓ層１２６の表面に厚さ１００ｎｍのＡｌによるゲー
ト電極１３０が形成される。ソースおよびドレインのそ
れぞれの表面に、厚さ１００ｎｍのＡｕＧｅ層１２８−
１，１２９−１、厚さ１５ｎｍのＮｉ層１２８−２，１
２９−２、厚さ１５０ｎｍのＡｕ層１２８−３，１２９
−３を積層したソース電極１２８およびドレイン電極１
２９が蒸着形成されオーミック電極になっている。
例の略断面図である。半絶縁性のＧａＡｓ基板１２１上
に、バッファ層となる厚さ５００ｎｍのｉ型のＡｌＧａ
Ａｓ層１２２，能動層となる厚さ５０ｎｍのｉ型のＧａ
Ａｓ層１２３および厚さ２０ｎｍのｉ型のＩｎ0.2 Ｇａ
0.8 Ａｓ層１２４，スペーサ層となる厚さ３ｎｍのｉ型
のＡｌＧａＡｓ層１２５，電子供給層となる厚さ３０ｎ
ｍのｎ型のＡｌＧａＡｓ層１２６が積層され、その表面
の両側にコンタクト層となる厚さ５０ｎｍのｎ+ 型のＧ
ａＡｓ層１２７，１２７が形成され、たとえば左側がソ
ース右側がドレインとなる。ＧａＡｓ層１２７，１２７
の中間はエッチングにより除去され、露出したＡｌＧａ
Ａｓ層１２６の表面に厚さ１００ｎｍのＡｌによるゲー
ト電極１３０が形成される。ソースおよびドレインのそ
れぞれの表面に、厚さ１００ｎｍのＡｕＧｅ層１２８−
１，１２９−１、厚さ１５ｎｍのＮｉ層１２８−２，１
２９−２、厚さ１５０ｎｍのＡｕ層１２８−３，１２９
−３を積層したソース電極１２８およびドレイン電極１
２９が蒸着形成されオーミック電極になっている。
【００１０】図１２は半絶縁性ＩｎＰ基板上に形成され
た従来のＨＥＭＴの他の一例の略断面図である。
た従来のＨＥＭＴの他の一例の略断面図である。
【００１１】これは、H.SasakiらによりIndium Phosphi
de and Related Materials 1995;Conference Proceedin
gs p745 に開示されたもので、半絶縁性ＩｎＰ基板１３
０上にバッファ層となるｉ型のＩｎＡｌＡｓ層１３１，
能動層となるｉ型のＩｎＧａＡｓ層１３２，スペーサ層
となるｉ型のＩｎＡｌＡｓ層１３３，デルタドープされ
たＳｉ層１３４，ショットキー層となるｉ型のＩｎＡｌ
Ａｓ層１３５，コンタクト層となるｎ型のＩｎＧａＡｓ
層１３６が順次積層成長され、ショットキーゲート電極
形成部分のｎ型のＩｎＧａＡｓ層をエッチング除去し、
除去した部分の左側のｎ型のＩｎＧａＡｓ層１３６をソ
ースとし右側をドレインとしそれぞれその上にソース電
極１３７およびドレイン電極１３８を形成する。それら
の材料としては高融点金属材料のＷＳｉが採用されてい
る。
de and Related Materials 1995;Conference Proceedin
gs p745 に開示されたもので、半絶縁性ＩｎＰ基板１３
０上にバッファ層となるｉ型のＩｎＡｌＡｓ層１３１，
能動層となるｉ型のＩｎＧａＡｓ層１３２，スペーサ層
となるｉ型のＩｎＡｌＡｓ層１３３，デルタドープされ
たＳｉ層１３４，ショットキー層となるｉ型のＩｎＡｌ
Ａｓ層１３５，コンタクト層となるｎ型のＩｎＧａＡｓ
層１３６が順次積層成長され、ショットキーゲート電極
形成部分のｎ型のＩｎＧａＡｓ層をエッチング除去し、
除去した部分の左側のｎ型のＩｎＧａＡｓ層１３６をソ
ースとし右側をドレインとしそれぞれその上にソース電
極１３７およびドレイン電極１３８を形成する。それら
の材料としては高融点金属材料のＷＳｉが採用されてい
る。
【００１２】図１３はＨＥＭＴのさらに他の一例の略断
面図である。ショットキー電極としてＰｔを用いてい
る。
面図である。ショットキー電極としてＰｔを用いてい
る。
【００１３】これは特開平４−２４５４４４に開示され
ているもので、半絶縁性ＩｎＰ基板１４０上に、バッフ
ァ層となるｉ型のＩｎ0.52Ａｌ0.48Ａｓ層１４１、能動
層となるｉ型のＩｎ0.53Ｇａ0.47Ａｓ層１４２，電子供
給層となるｎ型のＩｎ0.52Ａｌ0.48Ａｓ層１４３，コン
タクト層となるｎ型のＩｎ0.53Ｇａ0.47Ａｓ層１４５を
成長し、コンタクト層の一部をエッチング除去して、ｎ
型のＩｎ0.52Ａｌ0.48Ａｓ層１４３の表面を露出し、そ
の表面にショットキーゲート電極１４７を形成し、ｎ型
のＩｎ0.53Ｇａ0.47Ａｓ層１４４の左側をソース、右側
をドレインとし、それぞれにソース電極１４５およびド
レイン電極１４６を形成する。ソース電極およびドレイ
ン電極は、それぞれＡｕＧｅ層１４５−１，１４６−
１、Ｎｉ層１４５−２，１４６−２、Ａｕ層１４５−
３，１４６−３により形成されゲート電極はＰｔ層１４
７−１，Ｔｉ層１４７−２，Ｐｔ層１４７−３により形
成されている。ゲート電極を形成した後これらの電極は
熱処理工程を加えられる。
ているもので、半絶縁性ＩｎＰ基板１４０上に、バッフ
ァ層となるｉ型のＩｎ0.52Ａｌ0.48Ａｓ層１４１、能動
層となるｉ型のＩｎ0.53Ｇａ0.47Ａｓ層１４２，電子供
給層となるｎ型のＩｎ0.52Ａｌ0.48Ａｓ層１４３，コン
タクト層となるｎ型のＩｎ0.53Ｇａ0.47Ａｓ層１４５を
成長し、コンタクト層の一部をエッチング除去して、ｎ
型のＩｎ0.52Ａｌ0.48Ａｓ層１４３の表面を露出し、そ
の表面にショットキーゲート電極１４７を形成し、ｎ型
のＩｎ0.53Ｇａ0.47Ａｓ層１４４の左側をソース、右側
をドレインとし、それぞれにソース電極１４５およびド
レイン電極１４６を形成する。ソース電極およびドレイ
ン電極は、それぞれＡｕＧｅ層１４５−１，１４６−
１、Ｎｉ層１４５−２，１４６−２、Ａｕ層１４５−
３，１４６−３により形成されゲート電極はＰｔ層１４
７−１，Ｔｉ層１４７−２，Ｐｔ層１４７−３により形
成されている。ゲート電極を形成した後これらの電極は
熱処理工程を加えられる。
【００１４】
【発明が解決しようとする課題】図９（ａ）に示される
構造では、電極形成後の熱処理に弱い。この構造にたと
えば、３９０℃、１分間の熱処理を施すと、電極と半導
体層との接触抵抗が１×１０-8Ωｃｍ2 から１×１０-5
Ωｃｍ2 にまで低下してしまう。Ｔｉ／Ｐｔ／Ａｕ電極
の代わりにＧａＡｓに対してもっと一般的なＡｕＧｅ／
Ｎｉ／Ａｕ電極を用いた場合は、容易に形成できる利点
はあるが、接触抵抗を１×１０-6Ωｃｍ2より低くする
ことが難しい。また、Ｔｉ／Ｐｔ／Ａｕ電極の場合と同
様に熱処理や通電による拡散により接触抵抗が増加し、
さらに熱処理により電極表面のモホロジーが劣化し、熱
処理により水平方向への拡散も著しいため、微細化に適
しない点が指摘されている。さらに、この場合素子形成
後に信頼性の面でも問題が多いことも指摘されている。
構造では、電極形成後の熱処理に弱い。この構造にたと
えば、３９０℃、１分間の熱処理を施すと、電極と半導
体層との接触抵抗が１×１０-8Ωｃｍ2 から１×１０-5
Ωｃｍ2 にまで低下してしまう。Ｔｉ／Ｐｔ／Ａｕ電極
の代わりにＧａＡｓに対してもっと一般的なＡｕＧｅ／
Ｎｉ／Ａｕ電極を用いた場合は、容易に形成できる利点
はあるが、接触抵抗を１×１０-6Ωｃｍ2より低くする
ことが難しい。また、Ｔｉ／Ｐｔ／Ａｕ電極の場合と同
様に熱処理や通電による拡散により接触抵抗が増加し、
さらに熱処理により電極表面のモホロジーが劣化し、熱
処理により水平方向への拡散も著しいため、微細化に適
しない点が指摘されている。さらに、この場合素子形成
後に信頼性の面でも問題が多いことも指摘されている。
【００１５】そのため、最近は図９（ｂ）に示されるよ
うなバリア構造を介在させた電極構造がよく用いられて
いる。ＷＳｉやＷＮのようなバリアに用いられる金属は
ＡｕＧｅ／Ｎｉ／Ａｕ電極に比べ、素子動作時の信頼性
の面で優れている。この場合、電極構造の形成後４００
℃以上の熱処理を行なっても、接触抵抗は安定している
が、ＷＳｉやＷＮのような高融点金属のバリア層の形成
は、一般的にスパッタ法を用いて行なうので、その上に
蒸着法によって形成される金属層とは同時に形成するこ
とができないため、工程の増加を招き製造コストが増加
する。
うなバリア構造を介在させた電極構造がよく用いられて
いる。ＷＳｉやＷＮのようなバリアに用いられる金属は
ＡｕＧｅ／Ｎｉ／Ａｕ電極に比べ、素子動作時の信頼性
の面で優れている。この場合、電極構造の形成後４００
℃以上の熱処理を行なっても、接触抵抗は安定している
が、ＷＳｉやＷＮのような高融点金属のバリア層の形成
は、一般的にスパッタ法を用いて行なうので、その上に
蒸着法によって形成される金属層とは同時に形成するこ
とができないため、工程の増加を招き製造コストが増加
する。
【００１６】さらに、同一基板上にｎ型およびｐ型双方
の導電型の半導体層を備えた半導体装置の場合には、そ
れぞれに適するオーミック電極材料が異なるため、各々
別に電極形成を行なう必要があり、プロセスが複雑にな
るという問題があった。
の導電型の半導体層を備えた半導体装置の場合には、そ
れぞれに適するオーミック電極材料が異なるため、各々
別に電極形成を行なう必要があり、プロセスが複雑にな
るという問題があった。
【００１７】また、ｐ型に対してオーミック接触が得ら
れるＰｔ層やＰｄ層を、高濃度ドープしたＩｎＧａＡｓ
層上に形成し、ｐ，ｎ双方に対してオーミック接触を取
るアイデアもあったが、ｎ型オーミック接触を再現性よ
く、また安定性よく形成する条件が明らかでなかった。
れるＰｔ層やＰｄ層を、高濃度ドープしたＩｎＧａＡｓ
層上に形成し、ｐ，ｎ双方に対してオーミック接触を取
るアイデアもあったが、ｎ型オーミック接触を再現性よ
く、また安定性よく形成する条件が明らかでなかった。
【００１８】本発明者は、Ｐｔ，Ｐｄまたはこれらの合
金を化合物半導体装置の電極として使用するため、これ
らの問題について検討の結果、以下のことを発見した。
金を化合物半導体装置の電極として使用するため、これ
らの問題について検討の結果、以下のことを発見した。
【００１９】Ｐｔ，Ｐｄまたはこれらの合金は、従来よ
く知られているように、ｐ型ＧａＡｓに対してはオーミ
ック接触となり、ｎ型ＧａＡｓに対してはショットキー
性接触となる。厚さＡのＩｎＧａＡｓ層上に形成された
厚さＢ（たとえば５０ｎｍ）のＰｔ，Ｐｄまたはこれら
の合金層は（以下総称してＰｔ層という）は、熱処理
（Ｐｔ層形成後に人為的に加えたものやＰｔ層形成中に
加えられる避けられない温度上昇を含む）により、Ｉｎ
ＧａＡｓ層中にＰｔ層の厚さの２倍（２Ｂ）程度まで拡
散していくことがわかった。ＧａＡｓ層に対しても同様
にＰｔ層の厚さの２倍程度拡散する。なお、拡散の深さ
には限界がある。
く知られているように、ｐ型ＧａＡｓに対してはオーミ
ック接触となり、ｎ型ＧａＡｓに対してはショットキー
性接触となる。厚さＡのＩｎＧａＡｓ層上に形成された
厚さＢ（たとえば５０ｎｍ）のＰｔ，Ｐｄまたはこれら
の合金層は（以下総称してＰｔ層という）は、熱処理
（Ｐｔ層形成後に人為的に加えたものやＰｔ層形成中に
加えられる避けられない温度上昇を含む）により、Ｉｎ
ＧａＡｓ層中にＰｔ層の厚さの２倍（２Ｂ）程度まで拡
散していくことがわかった。ＧａＡｓ層に対しても同様
にＰｔ層の厚さの２倍程度拡散する。なお、拡散の深さ
には限界がある。
【００２０】ＩｎＧａＡｓ層の厚さが十分でなく、その
下にあるＧａＡｓ層までＰｔが拡散してしまった場合、
オーミック接触からショットキー性接触に変わってしま
うことがわかった。さらに詳しく調べた結果、ＩｎＧａ
ＡｓとＧａＡｓの格子定数のずれを緩和するため、Ｉｎ
x Ｇａ1-x Ａｓ（たとえば０＜ｘ＜０．６）のグレーデ
ッド層を挿入した場合、そのＩｎの混晶比がほぼ０．４
より小さい部分までＰｔが拡散してしまうとショットキ
ー性接触となってしまうことがわかった。計算上は約
０．３５がその境界である。
下にあるＧａＡｓ層までＰｔが拡散してしまった場合、
オーミック接触からショットキー性接触に変わってしま
うことがわかった。さらに詳しく調べた結果、ＩｎＧａ
ＡｓとＧａＡｓの格子定数のずれを緩和するため、Ｉｎ
x Ｇａ1-x Ａｓ（たとえば０＜ｘ＜０．６）のグレーデ
ッド層を挿入した場合、そのＩｎの混晶比がほぼ０．４
より小さい部分までＰｔが拡散してしまうとショットキ
ー性接触となってしまうことがわかった。計算上は約
０．３５がその境界である。
【００２１】また、このオーミック接触からショットキ
ー性接触への変化はＰｔ電極形成後の熱処理によっても
生じる。つまり、熱処理によってＰｔのＩｎＧａＡｓ層
中への拡散がより促進されることを明らかにした。
ー性接触への変化はＰｔ電極形成後の熱処理によっても
生じる。つまり、熱処理によってＰｔのＩｎＧａＡｓ層
中への拡散がより促進されることを明らかにした。
【００２２】そのため、ＰｔをＩｎＧａＡｓ層に対して
安定したオーミック接触材料として用いるためには、Ｉ
ｎＧａＡｓのＩｎの混晶比０．４以上の部分の膜厚Ａ
が、拡散したＰｔ層の厚さＢに対して十分大きくなるよ
う、つまりＡ＞２Ｂとなるように、ＩｎＧａＡｓ層の厚
さとＰｔ層の厚さを決定すればよいことがわかった。
安定したオーミック接触材料として用いるためには、Ｉ
ｎＧａＡｓのＩｎの混晶比０．４以上の部分の膜厚Ａ
が、拡散したＰｔ層の厚さＢに対して十分大きくなるよ
う、つまりＡ＞２Ｂとなるように、ＩｎＧａＡｓ層の厚
さとＰｔ層の厚さを決定すればよいことがわかった。
【００２３】図１４は、これを説明するための略断面図
である。ＧａＡｓ層１５１の上にグレーデッドされたＩ
ｎx Ｇａ1-x Ａｓ層１５２および１５３が積層されてお
り、上のＩｎＧａＡｓ層１５３の混晶比は製造上の見地
から、たとえば０．５以上とされ、その厚さＡはＰｔ層
１５８の厚さＢの２倍を超える。１５９はＰｔの拡散し
た領域である。Ｐｔの拡散領域１５９の下方にＩｎx Ｇ
ａ1-x Ａｓ層１５３が残っていることが必要である。
である。ＧａＡｓ層１５１の上にグレーデッドされたＩ
ｎx Ｇａ1-x Ａｓ層１５２および１５３が積層されてお
り、上のＩｎＧａＡｓ層１５３の混晶比は製造上の見地
から、たとえば０．５以上とされ、その厚さＡはＰｔ層
１５８の厚さＢの２倍を超える。１５９はＰｔの拡散し
た領域である。Ｐｔの拡散領域１５９の下方にＩｎx Ｇ
ａ1-x Ａｓ層１５３が残っていることが必要である。
【００２４】本発明の目的は、前述のＰｔのような金属
層の厚さとＩｎＧａＡｓ層の厚さの関係を適切にし、か
つＩｎとＧａの混晶比を適切にし、熱処理に対して安定
で電極表面の平坦性がよく、かつｎ型およびｐ型双方の
電導型の半導体に対して、低い接触抵抗を持つ良好なオ
ーミック電極を提供することにある。
層の厚さとＩｎＧａＡｓ層の厚さの関係を適切にし、か
つＩｎとＧａの混晶比を適切にし、熱処理に対して安定
で電極表面の平坦性がよく、かつｎ型およびｐ型双方の
電導型の半導体に対して、低い接触抵抗を持つ良好なオ
ーミック電極を提供することにある。
【００２５】さらに、ＨＢＴのようなｎ型およびｐ型の
双方の半導体層を表面に有する場合双方の電極を同時に
形成することができ、しかも低い接触抵抗を持つ良好な
オーミック電極を提供することにある。
双方の半導体層を表面に有する場合双方の電極を同時に
形成することができ、しかも低い接触抵抗を持つ良好な
オーミック電極を提供することにある。
【００２６】また、Ｐｔ等がｎ型のＧａＡｓ，ＡｌＧａ
Ａｓ，ＩｎＡｌＡｓに対してショットキー接触となるこ
と、およびｎ型のＩｎx Ｇａ1-x Ａｓ（１≦ｘ≧０．
４）に対してオーミック接触となることを利用し、ＭＥ
ＳＦＥＴおよびＨＥＭＴのソース，ドレイン，ゲート電
極を同時に形成することを可能ならしめる。
Ａｓ，ＩｎＡｌＡｓに対してショットキー接触となるこ
と、およびｎ型のＩｎx Ｇａ1-x Ａｓ（１≦ｘ≧０．
４）に対してオーミック接触となることを利用し、ＭＥ
ＳＦＥＴおよびＨＥＭＴのソース，ドレイン，ゲート電
極を同時に形成することを可能ならしめる。
【００２７】
【課題を解決するための手段】上記の目的を達成するた
め、本発明においては、化合物半導体が積層されてお
り、その表面には、ｎ型のＩｎx Ｇａ1-x Ａｓ（０．４
≦ｘ≦１．０）の層と、その上に、ＰｔまたはＰｄまた
はそれらの合金の中の１つを含むｎ型のＩｎx Ｇａ1-x
Ａｓ（０．４≦ｘ≦１．０）の層と、さらにその表面の
ＰｔまたはＰｄまたはそれらの合金の中の１つの層とが
順に積層された構造となっている。
め、本発明においては、化合物半導体が積層されてお
り、その表面には、ｎ型のＩｎx Ｇａ1-x Ａｓ（０．４
≦ｘ≦１．０）の層と、その上に、ＰｔまたはＰｄまた
はそれらの合金の中の１つを含むｎ型のＩｎx Ｇａ1-x
Ａｓ（０．４≦ｘ≦１．０）の層と、さらにその表面の
ＰｔまたはＰｄまたはそれらの合金の中の１つの層とが
順に積層された構造となっている。
【００２８】化合物半導体層の上に積層された、厚さＡ
のｎ型のＩｎx Ｇａ1-x Ａｓ層と、その層の上に形成さ
れた厚さＢのＰｔ，Ｐｄ、またはこれらの合金よりなる
金属層（以下Ｐｔ（Ｐｄ）層という）をオーミック電極
の接触面とする化合物半導体装置のＡとＢとの関係を、
Ａ＞２Ｂとし、ＩｎとＧａの混晶比ｘを、１≧ｘ≧０．
４とした。これにより前記の金属層はｎ型のＩｎＧａＡ
ｓ層に対して良好なオーミック電極となる。そして、Ｐ
ｔ（Ｐｄ）層に接するＩｎx Ｇａ1-x Ａｓ層にはＰｔ
（Ｐｄ）が拡散するが、その下方の層にはＰｔ（Ｐｄ）
は拡散することはない。
のｎ型のＩｎx Ｇａ1-x Ａｓ層と、その層の上に形成さ
れた厚さＢのＰｔ，Ｐｄ、またはこれらの合金よりなる
金属層（以下Ｐｔ（Ｐｄ）層という）をオーミック電極
の接触面とする化合物半導体装置のＡとＢとの関係を、
Ａ＞２Ｂとし、ＩｎとＧａの混晶比ｘを、１≧ｘ≧０．
４とした。これにより前記の金属層はｎ型のＩｎＧａＡ
ｓ層に対して良好なオーミック電極となる。そして、Ｐ
ｔ（Ｐｄ）層に接するＩｎx Ｇａ1-x Ａｓ層にはＰｔ
（Ｐｄ）が拡散するが、その下方の層にはＰｔ（Ｐｄ）
は拡散することはない。
【００２９】安定のよい電極を得るためには、前記Ｐｔ
（Ｐｄ）層の表面に電極として１以上の適当な金属層を
積層することが望ましい。
（Ｐｄ）層の表面に電極として１以上の適当な金属層を
積層することが望ましい。
【００３０】表面に形成されたｎ型のＩｎx Ｇａ1-x Ａ
ｓ層の下方の化合物半導体層は接触抵抗を下げ、かつ、
格子定数の違いによって導入される結晶の歪みの緩和の
ために、グレーデッドされていることが望ましい。
ｓ層の下方の化合物半導体層は接触抵抗を下げ、かつ、
格子定数の違いによって導入される結晶の歪みの緩和の
ために、グレーデッドされていることが望ましい。
【００３１】表面にｎ型のＩｎx Ｇａ1-x Ａｓ（１＞ｘ
≧０．４）層とｐ型のＧａＡｓ系の化合物半導体層が形
成されているときは、それぞれの層に少なくとも一つの
前記のような電極を設ける。
≧０．４）層とｐ型のＧａＡｓ系の化合物半導体層が形
成されているときは、それぞれの層に少なくとも一つの
前記のような電極を設ける。
【００３２】ＨＢＴにおいてエミッタコンタクト層がｎ
型のＩｎx Ｇａ1-x Ａｓ層であり、ベース層がｐ型のＧ
ａＡｓ系の層であるときは、電極の形成が容易になるの
でｎ型の層およびｐ型の層のオーミック電極として前述
のようなＰｔ（Ｐｄ）層の電極を用いることが好まし
い。
型のＩｎx Ｇａ1-x Ａｓ層であり、ベース層がｐ型のＧ
ａＡｓ系の層であるときは、電極の形成が容易になるの
でｎ型の層およびｐ型の層のオーミック電極として前述
のようなＰｔ（Ｐｄ）層の電極を用いることが好まし
い。
【００３３】このとき、ｐ型のベース層の厚さＣとＰｔ
（Ｐｄ）層の厚さＢとの関係はＣ＞２Ｂとなる。エミッ
タコンタクト層とＰｔ（Ｐｄ）層との関係は前述のとお
りとする。
（Ｐｄ）層の厚さＢとの関係はＣ＞２Ｂとなる。エミッ
タコンタクト層とＰｔ（Ｐｄ）層との関係は前述のとお
りとする。
【００３４】ＨＢＴにおいて、ｐ型のＧａＡｓ系のベー
ス層の厚さがＣであり、その表面は厚さＤの薄いエミッ
タ層で覆われており、エミッタコンタクト層は厚さＡの
ｎ型のＩｎx Ｇａ1-x Ａｓ（１≧ｘ≧０．４）層であ
り、エミッタコンタクト層の表面とベース層の表面の電
極のＰｔ（Ｐｄ）層の厚さをＢとしたとき、これらの間
の関係は、Ａ＞２Ｂ、 （Ｃ＋Ｄ）＞２Ｂ＞Ｄ とする。
ス層の厚さがＣであり、その表面は厚さＤの薄いエミッ
タ層で覆われており、エミッタコンタクト層は厚さＡの
ｎ型のＩｎx Ｇａ1-x Ａｓ（１≧ｘ≧０．４）層であ
り、エミッタコンタクト層の表面とベース層の表面の電
極のＰｔ（Ｐｄ）層の厚さをＢとしたとき、これらの間
の関係は、Ａ＞２Ｂ、 （Ｃ＋Ｄ）＞２Ｂ＞Ｄ とする。
【００３５】ＨＢＴを構成するときの基板としては半絶
縁性のＧａＡｓ基板またはＩｎＰ基板を用いる。
縁性のＧａＡｓ基板またはＩｎＰ基板を用いる。
【００３６】以上の化合物半導体装置は、所定の導電型
の化合物半導体を積層し、それぞれのオーミック電極予
定領域をパターニングし、Ｐｔ（Ｐｄ）層よりなる電極
を前記の予定領域に同時に形成して製造される。
の化合物半導体を積層し、それぞれのオーミック電極予
定領域をパターニングし、Ｐｔ（Ｐｄ）層よりなる電極
を前記の予定領域に同時に形成して製造される。
【００３７】前述のような電極の金属層とこれに接する
Ｉｎx Ｇａ1-x Ａｓ層の厚さの関係およびＩｎとＧａの
混晶比はＭＥＳＦＥＴまたはＨＥＭＴのｎ型ソースおよ
びドレインとその表面のオーミック電極に利用すること
ができる。
Ｉｎx Ｇａ1-x Ａｓ層の厚さの関係およびＩｎとＧａの
混晶比はＭＥＳＦＥＴまたはＨＥＭＴのｎ型ソースおよ
びドレインとその表面のオーミック電極に利用すること
ができる。
【００３８】ゲート領域の化合物半導体層がＰｔ（Ｐ
ｄ）層とショットキー接触であるときは、前記のような
ソースおよびドレイン電極に使用されるのと同様な構成
のショットキー電極をオーミック電極と同時に形成でき
る。
ｄ）層とショットキー接触であるときは、前記のような
ソースおよびドレイン電極に使用されるのと同様な構成
のショットキー電極をオーミック電極と同時に形成でき
る。
【００３９】ＭＥＳＦＥＴまたはＨＥＭＴのソースおよ
びドレイン領域は、選択的に成長させる場合と全面に成
長させた後ゲートに対応する部分を除去する方法があ
る。
びドレイン領域は、選択的に成長させる場合と全面に成
長させた後ゲートに対応する部分を除去する方法があ
る。
【００４０】
【発明の実施の形態】図１は本発明の実施の形態の一例
の略断面図である。これ自体が単独の化合物半導体装置
ではなく、電極を形成した要部のみを示す。以下電極の
材料としてはＰｔの場合のみについて説明するがＰｄま
たはＰｔとＰｄの合金の場合も同様の効果を奏する。オ
ーミック接触となる混晶比は製造上の見地からｘ≧０．
５が望ましいが、ｘ≧０．４であっても差支えない。
の略断面図である。これ自体が単独の化合物半導体装置
ではなく、電極を形成した要部のみを示す。以下電極の
材料としてはＰｔの場合のみについて説明するがＰｄま
たはＰｔとＰｄの合金の場合も同様の効果を奏する。オ
ーミック接触となる混晶比は製造上の見地からｘ≧０．
５が望ましいが、ｘ≧０．４であっても差支えない。
【００４１】基板（図示されない）の上にｎ型のＧａＡ
ｓ層１，グレーデッド層である厚さ５００Åのｎ+ 型の
Ｉｎx Ｇａ1-x Ａｓ（０＞ｘ＞０．５）層２，厚さ５０
０Åのｎ+ 型のＩｎ0.5 Ｇａ0.5 Ａｓ層３が順次積層さ
れ、その上に厚さ２００ÅのＰｔ層１１，厚さ５００Å
のＴｉ層１２，厚さ５００ÅのＰｔ層１３，厚さ６００
ÅのＡｕ層１４が積層され電極となる。
ｓ層１，グレーデッド層である厚さ５００Åのｎ+ 型の
Ｉｎx Ｇａ1-x Ａｓ（０＞ｘ＞０．５）層２，厚さ５０
０Åのｎ+ 型のＩｎ0.5 Ｇａ0.5 Ａｓ層３が順次積層さ
れ、その上に厚さ２００ÅのＰｔ層１１，厚さ５００Å
のＴｉ層１２，厚さ５００ÅのＰｔ層１３，厚さ６００
ÅのＡｕ層１４が積層され電極となる。
【００４２】Ｐｔ層１１をＩｎ0.5 Ｇａ0.5 Ａｓ層３の
上に蒸着することにより、その下方にはＰｔの拡散層が
形成されるが、予め、Ｉｎ0.5 Ｇａ0.5 Ａｓ層３の表面
のＰｔ層１１の形成予定領域に、Ｐｔを注入その他の方
法により混入させておくこともできる。
上に蒸着することにより、その下方にはＰｔの拡散層が
形成されるが、予め、Ｉｎ0.5 Ｇａ0.5 Ａｓ層３の表面
のＰｔ層１１の形成予定領域に、Ｐｔを注入その他の方
法により混入させておくこともできる。
【００４３】このような構造であるから図１２について
説明したように、Ｉｎ0.5 Ｇａ0.5Ａｓ層３の厚さ５０
０ÅはＰｔ層１１の厚さ２００Åの２倍よりは大であ
り、かつＩｎの混晶比は０．４より大きいから、この両
者は良好なオーミック接触となる。
説明したように、Ｉｎ0.5 Ｇａ0.5Ａｓ層３の厚さ５０
０ÅはＰｔ層１１の厚さ２００Åの２倍よりは大であ
り、かつＩｎの混晶比は０．４より大きいから、この両
者は良好なオーミック接触となる。
【００４４】前記の積層された化合物半導体層は、ＨＢ
Ｔのエミッタ層の一部とすること、またはＭＥＳＦＥ
Ｔ，ＨＥＭＴのソース部もしくはドレイン部とすること
ができる。
Ｔのエミッタ層の一部とすること、またはＭＥＳＦＥ
Ｔ，ＨＥＭＴのソース部もしくはドレイン部とすること
ができる。
【００４５】このようにして得られたｎ型の化合物半導
体層に対するオーミック電極は、初期の接触抵抗は、３
×１０-7Ωｃｍ2 と低く、その後、３５０℃，３９０
℃，４１０℃，４２０℃，４３０℃それぞれ１分ずつの
熱処理を加えたが、接触抵抗は、最終的に７×１０-7Ω
ｃｍ2 程度と十分低い値を保っている。これに加えて、
ＡｕＧｅ／Ｎｉ系のオーミック電極に熱処理を加えた場
合に見られる電極表面のモホロジーの劣化も観察されな
かった。
体層に対するオーミック電極は、初期の接触抵抗は、３
×１０-7Ωｃｍ2 と低く、その後、３５０℃，３９０
℃，４１０℃，４２０℃，４３０℃それぞれ１分ずつの
熱処理を加えたが、接触抵抗は、最終的に７×１０-7Ω
ｃｍ2 程度と十分低い値を保っている。これに加えて、
ＡｕＧｅ／Ｎｉ系のオーミック電極に熱処理を加えた場
合に見られる電極表面のモホロジーの劣化も観察されな
かった。
【００４６】因みに、Ｐｔ層の厚みを３００Åおよび５
００Åとして形成した場合、４１０℃、１分の熱処理を
施した時点で接触抵抗は、２×１０-6Ωｃｍ2 程度にま
で悪化し、その後４２０℃，４３０℃と熱処理を加えて
いくに従って、益々接触抵抗は悪化してしまうことがわ
かった。また、Ｐｔの膜厚が厚いほど、熱処理による接
触抵抗の悪化が著しいこともわかった。逆に、Ａ＞２Ｂ
を満たす限り接触抵抗の変化は、Ｐｔの厚みが１００Å
や、５０Åでも２００Åのときと同程度の変化しか見ら
れていない。
００Åとして形成した場合、４１０℃、１分の熱処理を
施した時点で接触抵抗は、２×１０-6Ωｃｍ2 程度にま
で悪化し、その後４２０℃，４３０℃と熱処理を加えて
いくに従って、益々接触抵抗は悪化してしまうことがわ
かった。また、Ｐｔの膜厚が厚いほど、熱処理による接
触抵抗の悪化が著しいこともわかった。逆に、Ａ＞２Ｂ
を満たす限り接触抵抗の変化は、Ｐｔの厚みが１００Å
や、５０Åでも２００Åのときと同程度の変化しか見ら
れていない。
【００４７】図２は本発明の第２の実施の形態の略断面
図である。ｎ型のＩｎ0.53Ｇａ0.47Ａｓ層５を積層し、
さらにその上に厚さ１５０ÅのＰｔ層１１，厚さ５００
ÅのＴｉ層１２，厚さ５００ÅのＰｔ層１３，厚さ１０
００ÅのＡｕ層１４を積層した電極を形成してある。Ｉ
ｎＧａＡｓ層５のＩｎとＧａの混晶比は０．５３対０．
４７であり、この層５の厚さ５００ÅはＰｔ層１１の厚
さ１５０Åの２倍以上でありこの両者は良好なオーミッ
ク接触となる。
図である。ｎ型のＩｎ0.53Ｇａ0.47Ａｓ層５を積層し、
さらにその上に厚さ１５０ÅのＰｔ層１１，厚さ５００
ÅのＴｉ層１２，厚さ５００ÅのＰｔ層１３，厚さ１０
００ÅのＡｕ層１４を積層した電極を形成してある。Ｉ
ｎＧａＡｓ層５のＩｎとＧａの混晶比は０．５３対０．
４７であり、この層５の厚さ５００ÅはＰｔ層１１の厚
さ１５０Åの２倍以上でありこの両者は良好なオーミッ
ク接触となる。
【００４８】この場合の接触抵抗も初期値は３×１０-7
Ωｃｍ2 で、３５０℃から４３０℃まで段階的に熱処理
を行なっても、接触抵抗は７×１０-7Ωｃｍ2 までしか
増加しない。
Ωｃｍ2 で、３５０℃から４３０℃まで段階的に熱処理
を行なっても、接触抵抗は７×１０-7Ωｃｍ2 までしか
増加しない。
【００４９】図３は、ＧａＡｓ系ＨＢＴのｎ型エミッタ
ならびにｐ型ベースのオーミック電極材料とし、Ｐｔを
用いた場合の本発明の実施の形態の一例の略断面図であ
る。
ならびにｐ型ベースのオーミック電極材料とし、Ｐｔを
用いた場合の本発明の実施の形態の一例の略断面図であ
る。
【００５０】このＨＢＴは、半絶縁性ＧａＡｓ基板６上
に、ｎ型のＧａＡｓサブコレクタ層７、ｎ型のＧａＡｓ
コレクタ層７−１、ｐ型のＧａＡｓベース層８、ｎ型の
ＡｌＧａＡｓエミッタ層９、ｎ型のＧａＡｓ層９−１、
ｎ型のＩｎx Ｇａ1-x Ａｓ（０＜ｘ＜０．５）グレーデ
ッド層９−２、ｎ型のＩｎ0.5 Ｇａ0.5 Ａｓエミッタコ
ンタクト層９−３の順に積層形成されている。
に、ｎ型のＧａＡｓサブコレクタ層７、ｎ型のＧａＡｓ
コレクタ層７−１、ｐ型のＧａＡｓベース層８、ｎ型の
ＡｌＧａＡｓエミッタ層９、ｎ型のＧａＡｓ層９−１、
ｎ型のＩｎx Ｇａ1-x Ａｓ（０＜ｘ＜０．５）グレーデ
ッド層９−２、ｎ型のＩｎ0.5 Ｇａ0.5 Ａｓエミッタコ
ンタクト層９−３の順に積層形成されている。
【００５１】このような半導体積層構造をメサエッチン
グすることにより、図に示すようにｎ型のエミッタ層９
の一部をベース層８の真性領域以外の部分に薄く残した
形状と、コレクタコンタクト層７−３を露出させた構造
を作成し、ｎ型のＩｎＧａＡｓエミッタコンタクト層９
−３とｐ型のベース層８上に残した薄層のエミッタ層９
上に、それぞれ、Ｐｔ層ｅ−１，ｂ−１、Ｔｉ層ｅ−
２，ｂ−２、Ｐｔ層ｅ−３，ｂ−３、Ａｕ層ｅ−４，ｂ
−４、よりなるエミッタ電極ｅおよびベース電極ｂを同
時に蒸着形成する。
グすることにより、図に示すようにｎ型のエミッタ層９
の一部をベース層８の真性領域以外の部分に薄く残した
形状と、コレクタコンタクト層７−３を露出させた構造
を作成し、ｎ型のＩｎＧａＡｓエミッタコンタクト層９
−３とｐ型のベース層８上に残した薄層のエミッタ層９
上に、それぞれ、Ｐｔ層ｅ−１，ｂ−１、Ｔｉ層ｅ−
２，ｂ−２、Ｐｔ層ｅ−３，ｂ−３、Ａｕ層ｅ−４，ｂ
−４、よりなるエミッタ電極ｅおよびベース電極ｂを同
時に蒸着形成する。
【００５２】真性ベース領域以外の部分に薄く残したエ
ミッタ層９の厚さは３００Å、ベース層８の厚さは８０
０Å、ＩｎＧａＡｓエミッタコンタクト層９−３の厚さ
は５００Åである。また前述のＰｔ層ｅ−１，ｂ−１、
Ｔｉ層ｅ−２，ｂ−２、Ｐｔ層ｅ−３，ｂ−３、Ａｕ層
ｅ−４，ｂ−４のそれぞれの厚さは、２００，５００，
５００，６００Åとした。
ミッタ層９の厚さは３００Å、ベース層８の厚さは８０
０Å、ＩｎＧａＡｓエミッタコンタクト層９−３の厚さ
は５００Åである。また前述のＰｔ層ｅ−１，ｂ−１、
Ｔｉ層ｅ−２，ｂ−２、Ｐｔ層ｅ−３，ｂ−３、Ａｕ層
ｅ−４，ｂ−４のそれぞれの厚さは、２００，５００，
５００，６００Åとした。
【００５３】また、コレクタコンタクト層７−３上に
は、ＡｕＧｅ層ｃ−１，Ｎｉ層ｃ−２，Ａｕ層ｃ−３よ
りなるコレクタ電極ｃを蒸着形成した。
は、ＡｕＧｅ層ｃ−１，Ｎｉ層ｃ−２，Ａｕ層ｃ−３よ
りなるコレクタ電極ｃを蒸着形成した。
【００５４】このような構造を形成後、４００℃、１分
の熱処理を行ない、ＰｔおよびＡｕＧｅの合金化処理を
行なった。
の熱処理を行ない、ＰｔおよびＡｕＧｅの合金化処理を
行なった。
【００５５】この結果、図１についての第１の実施の形
態と同様の結果を得、熱的に安定しかつモホロジー劣化
もなかった。
態と同様の結果を得、熱的に安定しかつモホロジー劣化
もなかった。
【００５６】この実施の形態ではｐ型のＧａＡｓベース
層８上に、後述のように特性向上のためエミッタ層の一
部を薄く残し、その上からベースのオーミックコンタク
トを取ったが、もちろん、ベースを完全に露出させ、そ
の上に直接電極を形成するような構造であっても構わな
い。また、ＧａＡｓ系ＨＢＴのエミッタ層９としては、
ＡｌＧａＡｓの他ＩｎＧａＰであってもむろん宜しい。
層８上に、後述のように特性向上のためエミッタ層の一
部を薄く残し、その上からベースのオーミックコンタク
トを取ったが、もちろん、ベースを完全に露出させ、そ
の上に直接電極を形成するような構造であっても構わな
い。また、ＧａＡｓ系ＨＢＴのエミッタ層９としては、
ＡｌＧａＡｓの他ＩｎＧａＰであってもむろん宜しい。
【００５７】電極部の各層の厚さの関係は後述のように
される。ＨＢＴに本発明を適用する場合、一般的に、ベ
ース層厚さは１０００Å前後と非常に薄いが、そのベー
ス層をＰｔが熱処理により拡散して突き抜けてしまわな
いように、ベース層の厚さＣを考慮してＰｔの膜厚Ｂを
決定しなければならない。
される。ＨＢＴに本発明を適用する場合、一般的に、ベ
ース層厚さは１０００Å前後と非常に薄いが、そのベー
ス層をＰｔが熱処理により拡散して突き抜けてしまわな
いように、ベース層の厚さＣを考慮してＰｔの膜厚Ｂを
決定しなければならない。
【００５８】たとえば、ｎｐｎ型ＧａＡｓ系ＨＢＴで
は、ベースはｐ型のＧａＡｓであるが、ＧａＡｓ中で
も、Ｐｔの拡散深さはＰｔ層の厚さＢの２倍程度である
ため、以下の関係が成立するようにそれぞれの厚さを決
定しなければならない。
は、ベースはｐ型のＧａＡｓであるが、ＧａＡｓ中で
も、Ｐｔの拡散深さはＰｔ層の厚さＢの２倍程度である
ため、以下の関係が成立するようにそれぞれの厚さを決
定しなければならない。
【００５９】Ｃ＞２×Ｂ さらに、図３のようなＧａＡｓ系ＨＢＴでは、特性の向
上のため、ｐ型のＧａＡｓベース層の真性領域以外の部
分にｎ型エミッタ層の一部または前部を保護膜として残
す（Appl. Phys. Lett. 47（８）,95 Oct. 1985 pp839
〜840:ELECTRONICS LETTERS 20th Jul. 1989 Vol.25 N
o.15 pp993 〜994 参照）技術が知られているが、この
ような構造に本発明を適用するためには、残したエミッ
タ層の厚さＤ以上に、Ｐｔが拡散して確実にベース層に
届く必要がある。よって、以下の関係が成り立たねばな
らない。
上のため、ｐ型のＧａＡｓベース層の真性領域以外の部
分にｎ型エミッタ層の一部または前部を保護膜として残
す（Appl. Phys. Lett. 47（８）,95 Oct. 1985 pp839
〜840:ELECTRONICS LETTERS 20th Jul. 1989 Vol.25 N
o.15 pp993 〜994 参照）技術が知られているが、この
ような構造に本発明を適用するためには、残したエミッ
タ層の厚さＤ以上に、Ｐｔが拡散して確実にベース層に
届く必要がある。よって、以下の関係が成り立たねばな
らない。
【００６０】（Ｃ＋Ｄ）＞２Ｂ＞Ｄ 図４は、ＩｎＰ系ＨＢＴのｎ型エミッタ、ｐ型ベース、
ｎ型コレクタの各々に対してＰｔを用いたオーミック電
極を形成した本発明の実施の形態の略断面図である。
ｎ型コレクタの各々に対してＰｔを用いたオーミック電
極を形成した本発明の実施の形態の略断面図である。
【００６１】このＨＢＴは、半絶縁性ＩｎＰ基板２６上
に、ｎ型のＩｎ0.53Ｇａ0.47Ａｓサブコレクタ層２７、
ｎ型Ｉｎ0.53Ｇａ0.47Ａｓコレクタ層２７−１、ｐ+ 型
のＩｎ0.53Ｇａ0.47Ａｓベース層２８、ｎ型のＩｎ0.52
Ａｌ0.48Ａｓエミッタ層２９、ｎ+ 型のＩｎ0.53Ｇａ
0.47Ａｓエミッタコンタクト層２９−１、ｎ+ 型のＩｎ
x Ｇａ1-x Ａｓエミッタコンタクトグレーデッド層
（０．５３≦ｘ≦１）２９−２、ｎ+ のＩｎＡｓエミッ
タコンタクト層２９−３（ｘ＝１の場合）の順に積層形
成されている。
に、ｎ型のＩｎ0.53Ｇａ0.47Ａｓサブコレクタ層２７、
ｎ型Ｉｎ0.53Ｇａ0.47Ａｓコレクタ層２７−１、ｐ+ 型
のＩｎ0.53Ｇａ0.47Ａｓベース層２８、ｎ型のＩｎ0.52
Ａｌ0.48Ａｓエミッタ層２９、ｎ+ 型のＩｎ0.53Ｇａ
0.47Ａｓエミッタコンタクト層２９−１、ｎ+ 型のＩｎ
x Ｇａ1-x Ａｓエミッタコンタクトグレーデッド層
（０．５３≦ｘ≦１）２９−２、ｎ+ のＩｎＡｓエミッ
タコンタクト層２９−３（ｘ＝１の場合）の順に積層形
成されている。
【００６２】この積層された化合物半導体層を図に示す
ように、サブコレクタ層２７、ベース層２８のそれぞれ
の一部が露出するようにメサエッチングを行ない、オー
ミック電極として、Ｐｔ層ｅ−１，ｂ−１，ｃ−１、Ｔ
ｉ層ｅ−２，ｂ−２，ｃ−２、Ｐｔ層ｅ−３，ｂ−３，
ｃ−３、Ａｕ層ｅ−４，ｂ−４，ｃ−４、よりなるエミ
ッタ電極ｅ，ベース電極ｂ，コレクタ電極ｃをそれぞれ
エミッタコンタクト層２９−３，ベース層２８，サブコ
レクタ層２７の上に同時に形成した。このときエミッタ
コンタクト層２９−１の厚さは１５０Å、エミッタコン
タクトグレーデッド層２９−２の厚さは１５０Å、エミ
ッタコンタクト層２９−３の厚さは２００Å、ベース層
２８の厚さは８００Åであり、各電極のＰｔ層，Ｔｉ
層，Ｐｔ層，Ａｕ層のそれぞれの厚さは２００，５０
０，５００，６００Åである。
ように、サブコレクタ層２７、ベース層２８のそれぞれ
の一部が露出するようにメサエッチングを行ない、オー
ミック電極として、Ｐｔ層ｅ−１，ｂ−１，ｃ−１、Ｔ
ｉ層ｅ−２，ｂ−２，ｃ−２、Ｐｔ層ｅ−３，ｂ−３，
ｃ−３、Ａｕ層ｅ−４，ｂ−４，ｃ−４、よりなるエミ
ッタ電極ｅ，ベース電極ｂ，コレクタ電極ｃをそれぞれ
エミッタコンタクト層２９−３，ベース層２８，サブコ
レクタ層２７の上に同時に形成した。このときエミッタ
コンタクト層２９−１の厚さは１５０Å、エミッタコン
タクトグレーデッド層２９−２の厚さは１５０Å、エミ
ッタコンタクト層２９−３の厚さは２００Å、ベース層
２８の厚さは８００Åであり、各電極のＰｔ層，Ｔｉ
層，Ｐｔ層，Ａｕ層のそれぞれの厚さは２００，５０
０，５００，６００Åである。
【００６３】電極形成後の合金化処理は、４１０℃、１
分間行なった。この場合、初期の接触抵抗は１×１０-7
Ωｃｍ2 、熱処理後も５×１０-7Ωｃｍ2 までしか増加
せず、図２についての第２の実施の形態と同様の結果が
得られた。
分間行なった。この場合、初期の接触抵抗は１×１０-7
Ωｃｍ2 、熱処理後も５×１０-7Ωｃｍ2 までしか増加
せず、図２についての第２の実施の形態と同様の結果が
得られた。
【００６４】図５は本発明を適用したＭＥＳＦＥＴの略
断面図である。このトランジスタは、半絶縁性ＧａＡｓ
基板３０上にｎ型ＧａＡｓチャネル層３１を１５０ｎ
ｍ、さらにその上にｎ+ 型Ｉｎx Ｇａ1-x Ａｓ（０＜ｘ
＜０．５）グレーデッド層３２を５０ｎｍ、さらにその
上にｎ+ 型のＩｎ0.5 Ｇａ0.5 Ａｓ層のコンタクト層３
３を５０ｎｍ積層成長させ、ゲート電極部分のグレーデ
ッド層３２およびコンタクト層３３をエッチング除去
し、ゲート電極ｇ，ソース電極ｓ，ドレイン電極ｄとし
て、Ｐｔ層ｇ−１，ｓ−１，ｄ−１、Ｔｉ層ｇ−２，ｓ
−２，ｄ−２、Ｐｔ層ｇ−３，ｓ−３，ｄ−３、Ａｕ層
ｇ−４，ｓ−４，ｄ−４を同時に蒸着、リフトオフ形成
する。それぞれの金属層の厚さは、２０，１００，１０
０，１００ｎｍとする。その後４１０℃、１分の熱処理
を加えて、オーミック電極およびゲート電極の合金化処
理を行なう。
断面図である。このトランジスタは、半絶縁性ＧａＡｓ
基板３０上にｎ型ＧａＡｓチャネル層３１を１５０ｎ
ｍ、さらにその上にｎ+ 型Ｉｎx Ｇａ1-x Ａｓ（０＜ｘ
＜０．５）グレーデッド層３２を５０ｎｍ、さらにその
上にｎ+ 型のＩｎ0.5 Ｇａ0.5 Ａｓ層のコンタクト層３
３を５０ｎｍ積層成長させ、ゲート電極部分のグレーデ
ッド層３２およびコンタクト層３３をエッチング除去
し、ゲート電極ｇ，ソース電極ｓ，ドレイン電極ｄとし
て、Ｐｔ層ｇ−１，ｓ−１，ｄ−１、Ｔｉ層ｇ−２，ｓ
−２，ｄ−２、Ｐｔ層ｇ−３，ｓ−３，ｄ−３、Ａｕ層
ｇ−４，ｓ−４，ｄ−４を同時に蒸着、リフトオフ形成
する。それぞれの金属層の厚さは、２０，１００，１０
０，１００ｎｍとする。その後４１０℃、１分の熱処理
を加えて、オーミック電極およびゲート電極の合金化処
理を行なう。
【００６５】グレーデッド層３２およびコンタクト層３
３のエッチングには、クエン酸：過酸化水素：水（１
９：１：２０）の混合溶液を用いた。各電極の最下層の
Ｐｔ層ｇ−１，ｓ−１，ｄ−１の厚さは、それぞれその
下方のチャネル層３１またはソースおよびドレインのコ
ンタクト層３３の厚さの１／２以下であり、ソースおよ
びドレインのコンタクト層のＩｎの混晶比は０．５であ
るから、ソース電極およびドレイン電極は良好なオーミ
ックコンタクトが得られ、ゲート電極はショットキー接
触となる。
３のエッチングには、クエン酸：過酸化水素：水（１
９：１：２０）の混合溶液を用いた。各電極の最下層の
Ｐｔ層ｇ−１，ｓ−１，ｄ−１の厚さは、それぞれその
下方のチャネル層３１またはソースおよびドレインのコ
ンタクト層３３の厚さの１／２以下であり、ソースおよ
びドレインのコンタクト層のＩｎの混晶比は０．５であ
るから、ソース電極およびドレイン電極は良好なオーミ
ックコンタクトが得られ、ゲート電極はショットキー接
触となる。
【００６６】このトランジスタのオーミック電極の接触
抵抗は、合金化処理後も７．０×１０-7Ωｃｍ2 と良好
であった。
抵抗は、合金化処理後も７．０×１０-7Ωｃｍ2 と良好
であった。
【００６７】これに加えて、ＡｕＧｅ／Ｎｉ系の電極に
熱処理を加えた場合に見られる、表面モホロジーの劣化
も観察されない。
熱処理を加えた場合に見られる、表面モホロジーの劣化
も観察されない。
【００６８】図６は、本発明を適用したＭＥＳＦＥＴの
他の実施の形態の略断面図である。このトランジスタ
は、半絶縁性ＧａＡｓ基板３０上にイオン注入を用い
て、ｎ型の能動層４１およびソースまたはドレインとな
るｎ+ 型の領域４０，４０を形成し、それから基板全面
にＳｉＮｘ膜４２をプラズマＣＶＤ法などにより形成
し、その後ソース電極ｓおよびドレイン電極ｄのオーミ
ック電極形成領域にあるＳｉＮｘ膜をフッ酸などにより
除去し、ｎ+ 型のＩｎx Ｇａ1-x Ａｓ（０＜ｘ＜０．
５）グレーデッド層３２を３０ｎｍ、およびｎ+ 型のＩ
ｎ0.5 Ｇａ0.5 Ａｓコンタクト層３３を５０ｎｍの厚さ
でオーミック電極形成領域に選択的に有機金属気相成長
法（ＭＯＣＶＤ法）や、分子線エピタキシ法（ＭＢＥ
法）等により積層成長させる。
他の実施の形態の略断面図である。このトランジスタ
は、半絶縁性ＧａＡｓ基板３０上にイオン注入を用い
て、ｎ型の能動層４１およびソースまたはドレインとな
るｎ+ 型の領域４０，４０を形成し、それから基板全面
にＳｉＮｘ膜４２をプラズマＣＶＤ法などにより形成
し、その後ソース電極ｓおよびドレイン電極ｄのオーミ
ック電極形成領域にあるＳｉＮｘ膜をフッ酸などにより
除去し、ｎ+ 型のＩｎx Ｇａ1-x Ａｓ（０＜ｘ＜０．
５）グレーデッド層３２を３０ｎｍ、およびｎ+ 型のＩ
ｎ0.5 Ｇａ0.5 Ａｓコンタクト層３３を５０ｎｍの厚さ
でオーミック電極形成領域に選択的に有機金属気相成長
法（ＭＯＣＶＤ法）や、分子線エピタキシ法（ＭＢＥ
法）等により積層成長させる。
【００６９】その後、ゲート電極ｇとオーミック電極の
パターニングをフォトレジストを用いて行ない、ゲート
電極形成パターン部分のＳｉＮｘ膜をフッ酸などにより
除去してから、各電極部分にＰｔ層ｇ−１，ｓ−１，ｄ
−１、Ｔｉ層ｇ−２，ｓ−２，ｄ−２、Ｐｔ層ｇ−３，
ｓ−３，ｄ−３、Ａｕ層ｇ−４，ｓ−４，ｄ−４を蒸
着、リフトオフを行なってゲート電極ｇ，ソース電極
ｓ，ドレイン電極ｄを形成する。各金属層の厚さはそれ
ぞれ、１５，５０，５０，１００ｎｍとする。その後電
極の合金化処理を行なってトランジスタが完成する。Ｐ
ｔ層ｓ−１およびｄ−１の厚さはその下のＩｎ0.5 Ｇａ
0.5 Ａｓ層の厚さの１／２以下であり、良好なオーミッ
ク電極を形成する。ゲート電極ｇの最下層のＰｔ層ｇ−
１はその下方のＧａＡｓ層とショットキー接触を形成す
る。
パターニングをフォトレジストを用いて行ない、ゲート
電極形成パターン部分のＳｉＮｘ膜をフッ酸などにより
除去してから、各電極部分にＰｔ層ｇ−１，ｓ−１，ｄ
−１、Ｔｉ層ｇ−２，ｓ−２，ｄ−２、Ｐｔ層ｇ−３，
ｓ−３，ｄ−３、Ａｕ層ｇ−４，ｓ−４，ｄ−４を蒸
着、リフトオフを行なってゲート電極ｇ，ソース電極
ｓ，ドレイン電極ｄを形成する。各金属層の厚さはそれ
ぞれ、１５，５０，５０，１００ｎｍとする。その後電
極の合金化処理を行なってトランジスタが完成する。Ｐ
ｔ層ｓ−１およびｄ−１の厚さはその下のＩｎ0.5 Ｇａ
0.5 Ａｓ層の厚さの１／２以下であり、良好なオーミッ
ク電極を形成する。ゲート電極ｇの最下層のＰｔ層ｇ−
１はその下方のＧａＡｓ層とショットキー接触を形成す
る。
【００７０】オーミック電極の接触抵抗は、４３０℃で
合金化処理を行なったとき８．０×１０-7Ωｃｍ2 であ
った。本実施例のように４３０℃で合金化のための熱処
理を加えた場合も、本オーミック電極の表面モホロジー
は良好であった。
合金化処理を行なったとき８．０×１０-7Ωｃｍ2 であ
った。本実施例のように４３０℃で合金化のための熱処
理を加えた場合も、本オーミック電極の表面モホロジー
は良好であった。
【００７１】図７は、本発明を適用したＨＥＭＴの一例
の略断面図である。これは、半絶縁性ＧａＡｓ基板３０
上にｉ型のＡｌＧａＡｓバッファ層４１を５００ｎｍ、
ｉ型のＧａＡｓ能動層４２を５０ｎｍ、ｉ型のＩｎＧａ
Ａｓ能動層４３を１００ｎｍ、ｉ型のＡｌＧａＡｓスペ
ーサ層４４を３ｎｍ、ｎ型のＡｌＧａＡｓ電子供給層４
５を３０ｎｍ、ｎ+ 型のＧａＡｓ（濃度１×１０18／ｃ
ｍ3）層４６、ｎ+ 型のＩｎx Ｇａ1-x Ａｓ（濃度１×
１０19／ｃｍ3 、０＜ｘ＜０．５）グレーデッド層４７
を５０ｎｍ、ｎ+ 型のＩｎ0.5 Ｇａ0.5 Ａｓ（濃度１×
１０19／ｃｍ3 ）層４８を５０ｎｍの厚さで順次積層成
長させる。
の略断面図である。これは、半絶縁性ＧａＡｓ基板３０
上にｉ型のＡｌＧａＡｓバッファ層４１を５００ｎｍ、
ｉ型のＧａＡｓ能動層４２を５０ｎｍ、ｉ型のＩｎＧａ
Ａｓ能動層４３を１００ｎｍ、ｉ型のＡｌＧａＡｓスペ
ーサ層４４を３ｎｍ、ｎ型のＡｌＧａＡｓ電子供給層４
５を３０ｎｍ、ｎ+ 型のＧａＡｓ（濃度１×１０18／ｃ
ｍ3）層４６、ｎ+ 型のＩｎx Ｇａ1-x Ａｓ（濃度１×
１０19／ｃｍ3 、０＜ｘ＜０．５）グレーデッド層４７
を５０ｎｍ、ｎ+ 型のＩｎ0.5 Ｇａ0.5 Ａｓ（濃度１×
１０19／ｃｍ3 ）層４８を５０ｎｍの厚さで順次積層成
長させる。
【００７２】そのゲート電極形成領域にあるコンタクト
層構造をエッチング除去し、オーミック電極であるソー
ス電極ｓおよびドレイン電極ｄならびにショットキーゲ
ート電極ｇとしてＰｔ層ｓ−１，ｄ−１，ｇ−１、Ｔｉ
層ｓ−２，ｄ−２，ｇ−２、Ｐｔ層ｓ−３，ｄ−３，ｇ
−３、Ａｕ層ｓ−４，ｄ−４，ｇ−４をそれぞれ１０，
５０，５０，１００ｎｍの厚さで同時に蒸着形成する。
そして、３９０℃、１分の熱処理を加えてＰｔの合金化
を行ないトランジスタが完成する。
層構造をエッチング除去し、オーミック電極であるソー
ス電極ｓおよびドレイン電極ｄならびにショットキーゲ
ート電極ｇとしてＰｔ層ｓ−１，ｄ−１，ｇ−１、Ｔｉ
層ｓ−２，ｄ−２，ｇ−２、Ｐｔ層ｓ−３，ｄ−３，ｇ
−３、Ａｕ層ｓ−４，ｄ−４，ｇ−４をそれぞれ１０，
５０，５０，１００ｎｍの厚さで同時に蒸着形成する。
そして、３９０℃、１分の熱処理を加えてＰｔの合金化
を行ないトランジスタが完成する。
【００７３】このときのオーミック電極の接触抵抗は、
７．０×１０-7Ωｃｍ2 であった。図８は、本発明を適
用したＨＥＭＴの他の一例の略断面図である。これは、
半絶縁性ＩｎＰ基板５０上にｉ型のＩｎ0.52Ａｌ0.48Ａ
ｓバッファ層５１を５００ｎｍ、ｉ型のＩｎ0.53Ｇａ
0.47Ａｓ能動層５２を３０ｎｍ、ｉ型のＩｎ0.52Ａｌ
0.48Ａｓスペーサ層５３を３ｎｍ、ｎ型のＩｎ0.52Ａｌ
0.48Ａｓ（濃度１×１０18／ｃｍ3 ）電子供給層５４を
５ｎｍ、ｉ型のＩｎ0.52Ａｌ0.48Ａｓショットキー層５
５を２５ｎｍ、ｎ+ 型のＩｎ0.53Ｇａ0.47Ａｓ（濃度１
×１０19／ｃｍ3 ）コンタクト層５６を５０ｎｍの厚さ
で順次積層成長させる。
７．０×１０-7Ωｃｍ2 であった。図８は、本発明を適
用したＨＥＭＴの他の一例の略断面図である。これは、
半絶縁性ＩｎＰ基板５０上にｉ型のＩｎ0.52Ａｌ0.48Ａ
ｓバッファ層５１を５００ｎｍ、ｉ型のＩｎ0.53Ｇａ
0.47Ａｓ能動層５２を３０ｎｍ、ｉ型のＩｎ0.52Ａｌ
0.48Ａｓスペーサ層５３を３ｎｍ、ｎ型のＩｎ0.52Ａｌ
0.48Ａｓ（濃度１×１０18／ｃｍ3 ）電子供給層５４を
５ｎｍ、ｉ型のＩｎ0.52Ａｌ0.48Ａｓショットキー層５
５を２５ｎｍ、ｎ+ 型のＩｎ0.53Ｇａ0.47Ａｓ（濃度１
×１０19／ｃｍ3 ）コンタクト層５６を５０ｎｍの厚さ
で順次積層成長させる。
【００７４】その後、ゲート電極形成領域にあるコンタ
クト層５６をエッチング除去し、オーミック電極（ソー
ス電極ｄ、ドレイン電極）およびにショットキーゲート
電極ｇとしてＰｔ層ｓ−１，ｄ−１，ｇ−１、Ｔｉ層ｓ
−２，ｄ−２，ｇ−２、Ｐｔ層ｓ−３，ｄ−３，ｇ−
３、Ａｕ層ｓ−４，ｄ−４，ｇ−４をそれぞれ１０，５
０，１０，１００ｎｍの厚さで同時に蒸着形成する。そ
して、３９０℃、１分の熱処理を加えてＰｔの合金化を
行ないトランジスタが完成する。このときのオーミック
電極のコンタクト抵抗は、７．０×１０-7Ωｃｍ2 と十
分低い値であった。
クト層５６をエッチング除去し、オーミック電極（ソー
ス電極ｄ、ドレイン電極）およびにショットキーゲート
電極ｇとしてＰｔ層ｓ−１，ｄ−１，ｇ−１、Ｔｉ層ｓ
−２，ｄ−２，ｇ−２、Ｐｔ層ｓ−３，ｄ−３，ｇ−
３、Ａｕ層ｓ−４，ｄ−４，ｇ−４をそれぞれ１０，５
０，１０，１００ｎｍの厚さで同時に蒸着形成する。そ
して、３９０℃、１分の熱処理を加えてＰｔの合金化を
行ないトランジスタが完成する。このときのオーミック
電極のコンタクト抵抗は、７．０×１０-7Ωｃｍ2 と十
分低い値であった。
【００７５】
【発明の効果】本発明によれば、熱処理に対して安定で
低い接触抵抗を持つオーミック電極構造を再現性よく形
成することができる。
低い接触抵抗を持つオーミック電極構造を再現性よく形
成することができる。
【００７６】また、熱処理を加えても電極表面のモホロ
ジーが良好な状態が保たれるため、素子の微細化に適し
ている。
ジーが良好な状態が保たれるため、素子の微細化に適し
ている。
【００７７】さらに、ＨＢＴにおいて、ｎ型，ｐ型の両
方の半導体層に対して同時形成可能で、かつ双方に対し
良好な接触抵抗を得るための設計指針が得られ、素子特
性の向上と製造工程の短縮による製造コストの低減が図
れる。
方の半導体層に対して同時形成可能で、かつ双方に対し
良好な接触抵抗を得るための設計指針が得られ、素子特
性の向上と製造工程の短縮による製造コストの低減が図
れる。
【００７８】さらにこれらに加えて、本発明の製造方法
を用いれば、ＭＥＳＦＥＴ，ＨＥＭＴのオーミック電極
およびゲート電極の同時形成ができるので、化合物半導
体装置の製造工程の短縮を図ることができ、製造コスト
の低減を実現できる。
を用いれば、ＭＥＳＦＥＴ，ＨＥＭＴのオーミック電極
およびゲート電極の同時形成ができるので、化合物半導
体装置の製造工程の短縮を図ることができ、製造コスト
の低減を実現できる。
【図１】本発明の実施の形態の一例の略断面図である。
【図２】本発明の他の実施の形態の一例の略断面図であ
る。
る。
【図３】本発明を実施したＨＢＴの一例の略断面図であ
る。
る。
【図４】本発明を実施したＨＢＴの他の一例の略断面図
である。
である。
【図５】本発明を実施したＭＥＳＦＥＴの一例の略断面
図である。
図である。
【図６】本発明を実施したＭＥＳＦＥＴの他の一例の略
断面図である。
断面図である。
【図７】本発明を実施したＨＥＭＴの一例の略断面図で
ある。
ある。
【図８】本発明を実施したＨＥＭＴの他の一例の略断面
図である。
図である。
【図９】（ａ）および（ｂ）は従来の化合物半導体装置
の電極部の略断面図である。
の電極部の略断面図である。
【図１０】従来のＭＥＳＦＥＴの一例の略断面図であ
る。
る。
【図１１】従来のＨＥＭＴの一例の略断面図である。
【図１２】従来のＨＥＭＴの他の一例の略断面図であ
る。
る。
【図１３】従来のＨＥＭＴのさらに他の一例の略断面図
である。
である。
【図１４】ＰｔのＧａＡｓ層への拡散の説明のための断
面図である。
面図である。
１，３１，４２，４６ ＧａＡｓ層 ２，３，５，３２，３３，４３，４７，４８，５２，５
６ ＩｎＧａＡｓ層 ４ ＩｎＰ層 ６ ＧａＡｓ基板 ７，２７ サブコレクタ層 ８，２８ ベース層 ９，２９ エミッタ層 ３０ 半絶縁性ＧａＡｓ基板 ４１，４４，４５ ＡｌＧａＡｓ層 ５０ 半絶縁性ＩｎＰ基板 ５１，５３，５４，５５ ＩｎＡｌＡｓ層
６ ＩｎＧａＡｓ層 ４ ＩｎＰ層 ６ ＧａＡｓ基板 ７，２７ サブコレクタ層 ８，２８ ベース層 ９，２９ エミッタ層 ３０ 半絶縁性ＧａＡｓ基板 ４１，４４，４５ ＡｌＧａＡｓ層 ５０ 半絶縁性ＩｎＰ基板 ５１，５３，５４，５５ ＩｎＡｌＡｓ層
Claims (22)
- 【請求項１】 化合物半導体が積層されており、その表
面には、ｎ型のＩｎ x Ｇａ1-x Ａｓ（０．４≦ｘ≦１．
０）の層と、その上のＰｔまたはＰｄまたはそれらの合
金のうちの１つを含むｎ型のＩｎx Ｇａ1-x Ａｓ（０．
４≦ｘ≦１．０）の層と、さらにその表面のＰｔまたは
Ｐｄまたはそれらの合金のうちの１つの層とが順に積層
された構造を有することを特徴とする化合物半導体装
置。 - 【請求項２】 ｎ型のＩｎx Ｇａ1-x Ａｓ（０．４≦ｘ
≦１．０）層上にＰｔまたはＰｄまたはそれらの合金の
うちの１つの層を積層し、熱処理によりＰｔまたはＰｄ
またはそれらの合金の中の１つよりなる層を前記のＩｎ
x Ｇａ1-x Ａｓ層を貫通しないように拡散させる工程を
有することを特徴とする化合物半導体装置の製造方法。 - 【請求項３】 化合物半導体が積層されており、表面に
はオーミック電極を有する厚さＡのｎ型のＩｎx Ｇａ
1-x Ａｓ層が形成されており、オーミック電極のＩｎx
Ｇａ1-x Ａｓ層に接する部分の厚さＢの金属層はＰｔ，
Ｐｄまたはそれらの合金の中の一つにより形成され、Ａ
＞２Ｂの関係を有し、Ｉｎx Ｇａ1-x Ａｓ層のｘは０．
４≦ｘ≦１であることを特徴とする化合物半導体装置。 - 【請求項４】 半絶縁性ＩｎＰ基板上に積層形成された
化合物半導体層と、その上に、それに格子整合するよう
に形成されたｎ型のＩｎＧａＡｓ層と、ｎ型のＩｎx Ｇ
ａ1-x Ａｓ（０．５３＜ｘ≦１．０）グレーデッド層
と、ｎ型のＩｎ x Ｇａ1-x Ａｓ層と、Ｐｔ，Ｐｄまたは
それらの合金のうちの１つの層とが順に積層されている
ことを特徴とする請求項１または３記載の化合物半導体
装置。 - 【請求項５】 基板上に、コレクタコンタクト層，コレ
クタ層，ベース層，エミッタ層，エミッタコンタクト層
を積層してヘテロ接合バイポーラトランジスタが構成さ
れており、ｎ型の層のオーミック電極を少なくとも１個
備える請求項１，３または４記載の化合物半導体装置。 - 【請求項６】 表面にはｎ型およびｐ型の化合物半導体
層が形成されており、それぞれの層に少なくとも１個の
オーミック電極が同時形成で設けられていることを特徴
とする請求項１，３，４または５記載の化合物半導体装
置。 - 【請求項７】 ｐ型の層のオーミック電極として、Ｐ
ｔ，Ｐｄまたはそれらの合金の中の一つにより形成され
た金属層をｐ型層の表面に形成した請求項５または６記
載の化合物半導体装置。 - 【請求項８】 ｎ型のエミッタコンタクト層およびオー
ミック電極は少なくともＩｎx Ｇａ1-x Ａｓ（０．４≦
ｘ≦１．０）層とその上にＰｔ，Ｐｄまたはそれらの合
金のうちの１つを含むＩｎx Ｇａ1-x Ａｓ（０．４≦ｘ
≦１．０）層と、その上にＰｔ，Ｐｄまたはそれらの合
金のうちの１つの層が順に形成された構造になってお
り、ｐ型のベースコンタクトはｐ型のＧａＡｓ系の層と
Ｐｔ，Ｐｄまたはそれらの合金の１つを含むｐ型のＧａ
Ａｓ系の層とその上のＰｔ，Ｐｄまたはそれらの合金の
１つの層が順に形成された構造になっていることを特徴
とする請求項７記載の化合物半導体装置。 - 【請求項９】 ｎ型のエミッタコンタクト層とｐ型のベ
ース層のそれぞれの上にＰｔ，Ｐｄまたはそれらの合金
のうちの１つの層を形成し熱処理により請求項８の構造
をつくることを特徴とする請求項２記載の化合物半導体
装置の製造方法。 - 【請求項１０】 ｎ型のエミッタコンタクト層およびｎ
型のコレクタコンタクト層の少なくとも一方をＩｎx Ｇ
ａ1-x Ａｓで形成しその厚さをＡ、および１≧ｘ≧０．
４とし、ｐ型のＧａＡｓ系ベース層の厚さをＣとし、こ
れらに接する電極の金属層の厚さをＢとしたとき、Ａ＞
２ＢかつＣ＞２Ｂの関係を満たす請求項２または９記載
の化合物半導体装置の製造方法。 - 【請求項１１】 半絶縁性の基板上に形成されたヘテロ
接合バイポーラトランジスタの厚さＣのｐ型のベース層
の表面は厚さＤの薄いエミッタ層で覆われており、エミ
ッタコンタクト層は厚さＡのｎ型のＩｎx Ｇａ1-x Ａｓ
（１≧ｘ≧０．４）で形成されており、エミッタコンタ
クト層の表面と前記の薄いエミッタ層の双方の表面には
厚さＢの電極の金属層がが形成されており、Ａ，Ｂ，
Ｃ，Ｄの間には、 Ａ＞２Ｂ （Ｃ＋Ｄ）＞２Ｂ＞Ｄ の関係が成立する請求項７記載の化合物半導体装置。 - 【請求項１２】 半絶縁性のＩｎＰ基板上にヘテロ接合
バイポーラトランジスタが形成されており、ｎ型のエミ
ッタ電極、およびコレクタ電極、ｐ型のベース電極のそ
れぞれが、Ｐｔ，Ｐｄまたはそれらの合金の１つよりな
る金属層を用いて形成されている請求項１記載の化合物
半導体装置。 - 【請求項１３】 同一の基板に、表面にｐ型の領域とｎ
型の厚さＡのＩｎxＧａ1-x Ａｓ（０．４≦ｘ≦１）よ
りなる領域とを備える化合物半導体の層を積層する工程
と、 前記双方の領域にそれぞれオーミック電極予定領域を形
成するためのパターニング工程と、 それぞれのオーミック電極予定領域にＰｔ，Ｐｄまたは
それらの合金の中の一つにより形成される厚さＢ（Ａ＞
２Ｂ）の金属層を化合物半導体との接触部とするオーミ
ック電極を同時に形成する工程と、 ｐ型およびｎ型の双方の化合物半導体とこれに接する前
記の金属層との合金処理を同時に行なう工程とを含む化
合物半導体装置の製造方法。 - 【請求項１４】 化合物半導体は金属半導体電界効果ト
ランジスタを構成するように積層されており、ソースお
よびドレインの表面はｎ型のＩｎx Ｇａ1-xＡｓ層であ
る請求項１または３記載の化合物半導体装置。 - 【請求項１５】 化合物半導体は高電子移動度トランジ
スタを形成するように積層され、ソースおよびドレイン
のオーミック電極形成領域はＩｎx Ｇａ1-xＡｓ層であ
る請求項１または３記載の化合物半導体装置。 - 【請求項１６】 ショットキー電極のゲートに接する部
分はＰｔ，Ｐｄまたはこれらの合金の一つにより構成さ
れている請求項１，１４または１５記載の化合物半導体
装置。 - 【請求項１７】 基板上に化合物半導体を積層し表面の
両側のオーミック電極形成領域に選択的に厚さＡのＩｎ
x Ｇａ1-x Ａｓ層（１≧ｘ≧０．４）を形成し、両側に
ソースおよびドレイン領域とその間のゲート領域とを形
成する工程と、 Ｐｔ，Ｐｄまたはこれらの合金の中の一つにより形成さ
れる厚さＢの金属層を、前記のゲート領域と選択的に形
成されたＩｎx Ｇａ1-x Ａｓ層とのそれぞれの表面に形
成し、ショットキー電極とオーミック電極とを形成する
工程を有し、 Ａ＞２Ｂとなるようにする化合物半導体装置の製造方
法。 - 【請求項１８】 基板上に化合物半導体を積層し、オー
ミック電極形成領域に、選択的にＩｎx Ｇａ1-x Ａｓ層
をエピタキシャル成長させる工程を有する請求項１７記
載の化合物半導体装置の製造方法。 - 【請求項１９】 基板上に化合物半導体を積層し、最上
層に厚さＡのＩｎxＧａ1-x Ａｓ層（１≧ｘ≧０．４）
を形成する工程と、 オーミック電極形成領域以外の部分のＩｎx Ｇａ1-x Ａ
ｓ層を除去し、除去した部分にゲート領域、除去しない
部分にソースおよびドレイン領域を形成する工程と、 Ｐｔ，Ｐｄまたはこれらの合金中の一つにより形成され
る厚さＢの金属層を、オーミック電極形成領域とゲート
領域の表面に形成し、ショットキー電極とオーミック電
極とを形成する工程を有し、 Ａ＞２Ｂとなるようにする化合物半導体装置の製造方
法。 - 【請求項２０】 形成される化合物半導体は金属半導体
電界効果トランジスタである請求項１７，１８または１
９記載の化合物半導体装置の製造方法。 - 【請求項２１】 形成される化合物半導体は高電子移動
度トランジスタである請求項１７，１８または１９記載
の化合物半導体装置の製造方法。 - 【請求項２２】 ショットキー電極とオーミック電極を
同時に形成することを特徴とする請求項１７，１８，１
９，２０または２１記載の化合物半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8310465A JPH10154714A (ja) | 1996-11-21 | 1996-11-21 | 化合物半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8310465A JPH10154714A (ja) | 1996-11-21 | 1996-11-21 | 化合物半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10154714A true JPH10154714A (ja) | 1998-06-09 |
Family
ID=18005582
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8310465A Pending JPH10154714A (ja) | 1996-11-21 | 1996-11-21 | 化合物半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10154714A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JP2006202862A (ja) * | 2005-01-19 | 2006-08-03 | Sony Corp | ヘテロ接合半導体装置及びその製造方法 |
| JP2006303244A (ja) * | 2005-04-21 | 2006-11-02 | Matsushita Electric Ind Co Ltd | ヘテロ接合バイポーラトランジスタ及びその製造方法 |
| JP2009503807A (ja) * | 2005-04-27 | 2009-01-29 | ノースロップ グラマン コーポレイション | 耐火ゲート金属を有する高電子移動度トランジスタ（ｈｅｍｔ） |
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| CN115207109A (zh) * | 2021-04-07 | 2022-10-18 | 全新光电科技股份有限公司 | 半导体磊晶晶圆 |
-
1996
- 1996-11-21 JP JP8310465A patent/JPH10154714A/ja active Pending
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1148554A2 (en) * | 2000-04-19 | 2001-10-24 | Sharp Kabushiki Kaisha | Heterojunction bipolar transistor and manufacturing method therefor |
| US6683332B2 (en) | 2000-04-19 | 2004-01-27 | Sharp Kabushiki Kaisha | Heterojunction bipolar transistor and manufacturing method therefor including electrode alloyed reaction layers |
| JP2003007840A (ja) * | 2001-06-25 | 2003-01-10 | Nec Corp | 半導体装置及び半導体装置製造方法 |
| JP2005294804A (ja) * | 2004-03-08 | 2005-10-20 | Matsushita Electric Ind Co Ltd | ヘテロ接合バイポーラトランジスタ及びその製造方法 |
| JP2006202862A (ja) * | 2005-01-19 | 2006-08-03 | Sony Corp | ヘテロ接合半導体装置及びその製造方法 |
| JP2006303244A (ja) * | 2005-04-21 | 2006-11-02 | Matsushita Electric Ind Co Ltd | ヘテロ接合バイポーラトランジスタ及びその製造方法 |
| JP2009503807A (ja) * | 2005-04-27 | 2009-01-29 | ノースロップ グラマン コーポレイション | 耐火ゲート金属を有する高電子移動度トランジスタ（ｈｅｍｔ） |
| CN110610991A (zh) * | 2019-09-27 | 2019-12-24 | 厦门市三安集成电路有限公司 | 外延结构和低导通电压晶体管 |
| CN115207109A (zh) * | 2021-04-07 | 2022-10-18 | 全新光电科技股份有限公司 | 半导体磊晶晶圆 |
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