JPH09260232A - 化合物半導体基板およびその製造方法 - Google Patents
化合物半導体基板およびその製造方法Info
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- JPH09260232A JPH09260232A JP7062296A JP7062296A JPH09260232A JP H09260232 A JPH09260232 A JP H09260232A JP 7062296 A JP7062296 A JP 7062296A JP 7062296 A JP7062296 A JP 7062296A JP H09260232 A JPH09260232 A JP H09260232A
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Abstract
(57)【要約】
【課題】 シリコン基板１０と化合物半導体層１１との
界面に生じる導電層２０を容易に分断することができる
化合物半導体基板を提供する。 【解決手段】 単結晶基板１０上に化合物半導体層１１
が積層された化合物半導体基板において、前記化合物半
導体層１１のへき開面に沿って生じたクラック３５と、
前記単結晶基板１０上に形成された該クラック３５の発
生源となるパターン３０と、を有すること特徴とする化
合物半導体基板。
界面に生じる導電層２０を容易に分断することができる
化合物半導体基板を提供する。 【解決手段】 単結晶基板１０上に化合物半導体層１１
が積層された化合物半導体基板において、前記化合物半
導体層１１のへき開面に沿って生じたクラック３５と、
前記単結晶基板１０上に形成された該クラック３５の発
生源となるパターン３０と、を有すること特徴とする化
合物半導体基板。
Description
【０００１】
【発明の属する技術分野】本発明は、単結晶基板上に化
合物半導体層をエピタキシャル成長させることにより形
成した化合物半導体基板およびその製造方法に関する。
合物半導体層をエピタキシャル成長させることにより形
成した化合物半導体基板およびその製造方法に関する。
【０００２】
【従来の技術】化合物半導体を用いた半導体デバイス
は、一般にシリコン半導体を用いたものより高速・高周
波域で動作することが可能であるため、高周波領域で使
用される半導体装置として利用され、また、半導体レー
ザとしても用いられるため、次第にその利用が広がって
いる。
は、一般にシリコン半導体を用いたものより高速・高周
波域で動作することが可能であるため、高周波領域で使
用される半導体装置として利用され、また、半導体レー
ザとしても用いられるため、次第にその利用が広がって
いる。
【０００３】このように化合物半導体を用いたデバイス
の需要は多くなっているにもかかわらず、化合物半導体
のみによるバルク基板の口径は未だ３〜４インチ、大き
くても５インチ程度であり、８インチや１２インチとい
った大口径化が達成されているシリコン基板と比較し、
その上に形成される半導体デバイスの量産化を困難とす
る一因になっている。
の需要は多くなっているにもかかわらず、化合物半導体
のみによるバルク基板の口径は未だ３〜４インチ、大き
くても５インチ程度であり、８インチや１２インチとい
った大口径化が達成されているシリコン基板と比較し、
その上に形成される半導体デバイスの量産化を困難とす
る一因になっている。
【０００４】そこで、注目されているのが、シリコン基
板上に、エピタキシャル成長法によって化合物半導体層
を成長させた化合物半導体基板である。このようにシリ
コン基板上に化合物半導体をエピタキシャル成長される
ことで、提供される化合物半導体基板としての大口径化
を行うことが可能となる。また、このシリコン基板上に
化合物半導体層を形成した基板は、丈夫であり、熱電導
性が高いために半導体装置を形成した際の放熱性に優れ
るなどの特徴を有する。
板上に、エピタキシャル成長法によって化合物半導体層
を成長させた化合物半導体基板である。このようにシリ
コン基板上に化合物半導体をエピタキシャル成長される
ことで、提供される化合物半導体基板としての大口径化
を行うことが可能となる。また、このシリコン基板上に
化合物半導体層を形成した基板は、丈夫であり、熱電導
性が高いために半導体装置を形成した際の放熱性に優れ
るなどの特徴を有する。
【０００５】しかし、この様なシリコン基板上に化合物
半導体層を形成した化合物半導体基板では、シリコン基
板のシリコンがエピタキシャル成長された化合物半導体
に対してドナー源となり、シリコン基板と化合物半導体
層との界面で抵抗値の低い導電層が形成され、例えば、
この化合物半導体基板上に作成される素子の電極、配線
およびパッドなどの部分に、この導電層を介して他の素
子の電極、配線またはパッドとの間で大きな寄生容量が
生じ、素子の高周波特性に悪影響を及ぼすといった問題
がある。
半導体層を形成した化合物半導体基板では、シリコン基
板のシリコンがエピタキシャル成長された化合物半導体
に対してドナー源となり、シリコン基板と化合物半導体
層との界面で抵抗値の低い導電層が形成され、例えば、
この化合物半導体基板上に作成される素子の電極、配線
およびパッドなどの部分に、この導電層を介して他の素
子の電極、配線またはパッドとの間で大きな寄生容量が
生じ、素子の高周波特性に悪影響を及ぼすといった問題
がある。
【０００６】そこで、この様な導電層による不具合を防
止するためには、導電層部分を分断する必要がある。従
来、この様な導電層を分断するための方法として、例え
ば特開昭７−３２６７３１号公報には、図６に示すよう
に、シリコン基板１０上にＧａＡｓ層１１および１２を
積層した構造を有する基板を用いた半導体装置におい
て、電極、配線またはパッドを含む領域を取り囲むよう
に、シリコン基板１０とＧａＡｓ層１１との界面部分に
できる導電層２０に高抵抗な領域７を設けた半導体装置
が開示されている。
止するためには、導電層部分を分断する必要がある。従
来、この様な導電層を分断するための方法として、例え
ば特開昭７−３２６７３１号公報には、図６に示すよう
に、シリコン基板１０上にＧａＡｓ層１１および１２を
積層した構造を有する基板を用いた半導体装置におい
て、電極、配線またはパッドを含む領域を取り囲むよう
に、シリコン基板１０とＧａＡｓ層１１との界面部分に
できる導電層２０に高抵抗な領域７を設けた半導体装置
が開示されている。
【０００７】この公報の中で、高抵抗な領域７の具体的
なものとしては、シリコン基板１０上にＧａＡｓ層１１
をエピタキシャル成長後、高抵抗な領域７を形成する部
分に不純物をイオン注入して導電層を高抵抗化したり、
また、高抵抗な領域７とする部分をエッチングによりシ
リコン基板面に至るまで除去する（図６に示したもの）
ことにより形成している。
なものとしては、シリコン基板１０上にＧａＡｓ層１１
をエピタキシャル成長後、高抵抗な領域７を形成する部
分に不純物をイオン注入して導電層を高抵抗化したり、
また、高抵抗な領域７とする部分をエッチングによりシ
リコン基板面に至るまで除去する（図６に示したもの）
ことにより形成している。
【０００８】
【発明が解決しようとする課題】この様に従来の技術で
は、導電層を分断するために、エピタキシャル成長後イ
オン注入を行ったり、エッチングによって除去するため
の加工工程を行う必要がある。
は、導電層を分断するために、エピタキシャル成長後イ
オン注入を行ったり、エッチングによって除去するため
の加工工程を行う必要がある。
【０００９】そこで、本発明は、化合物半導体層のエピ
タキシャル成長後、シリコン基板と化合物半導体層との
界面に生じる導電層を分断するための特別な加工工程を
行うことなく、化合物半導体基板としての製造を効率化
し得る、導電層を分離した化合物半導体基板およびその
製造方法を提供することを目的とする。
タキシャル成長後、シリコン基板と化合物半導体層との
界面に生じる導電層を分断するための特別な加工工程を
行うことなく、化合物半導体基板としての製造を効率化
し得る、導電層を分離した化合物半導体基板およびその
製造方法を提供することを目的とする。
【００１０】
【課題を解決するための手段】上記目的を達成するため
の請求項１記載の本発明は、単結晶基板上に化合物半導
体層が積層された化合物半導体基板において、前記化合
物半導体層のへき開面に沿って生じたクラックと、前記
単結晶基板上に形成された該クラックの発生源となるパ
ターンと、を有することを特徴とする化合物半導体基
板。
の請求項１記載の本発明は、単結晶基板上に化合物半導
体層が積層された化合物半導体基板において、前記化合
物半導体層のへき開面に沿って生じたクラックと、前記
単結晶基板上に形成された該クラックの発生源となるパ
ターンと、を有することを特徴とする化合物半導体基
板。
【００１１】また、上記目的を達成するための請求項２
記載の本発明は、単結晶基板上に、該単結晶基板と熱膨
張係数の異なる化合物半導体層をエピタキシャル成長さ
せる化合物半導体基板の製造方法において、前記単結晶
基板上に、前記化合物半導体層をエピタキシャル成長さ
せた際、この化合物半導体層がへき開する方向にクラッ
クを発生させるためのパターンを形成する段階と、該パ
ターンを形成した単結晶基板上に、前記化合物半導体層
をクラックが発生する膜厚となるまでエピタキシャル成
長させる段階と、を有することを特徴とする化合物半導
体基板の製造方法である。
記載の本発明は、単結晶基板上に、該単結晶基板と熱膨
張係数の異なる化合物半導体層をエピタキシャル成長さ
せる化合物半導体基板の製造方法において、前記単結晶
基板上に、前記化合物半導体層をエピタキシャル成長さ
せた際、この化合物半導体層がへき開する方向にクラッ
クを発生させるためのパターンを形成する段階と、該パ
ターンを形成した単結晶基板上に、前記化合物半導体層
をクラックが発生する膜厚となるまでエピタキシャル成
長させる段階と、を有することを特徴とする化合物半導
体基板の製造方法である。
【００１２】
【発明の実施の形態】以下、添付した図面を参照して本
発明の実施の形態を説明する。なお、同一機能を有する
部材には同一の付号を付した。
発明の実施の形態を説明する。なお、同一機能を有する
部材には同一の付号を付した。
【００１３】ここで説明する本発明の一実施の形態は、
単結晶基板としてシリコン基板を用い、その上に化合物
半導体としてＧａＡｓ層をエピタキシャル成長により形
成した化合物半導体基板（ＧａＡｓｏｎＳｉ）である。
単結晶基板としてシリコン基板を用い、その上に化合物
半導体としてＧａＡｓ層をエピタキシャル成長により形
成した化合物半導体基板（ＧａＡｓｏｎＳｉ）である。
【００１４】本発明を適用したＧａＡｓｏｎＳｉ基板の
製造は、まず、図１に示すように基板表面の面方位（１
００）のシリコン基板１０上に、後に形成するＧａＡｓ
層に発生させるクラックの始点と終点になる位置に微小
なパターン３０を形成する。
製造は、まず、図１に示すように基板表面の面方位（１
００）のシリコン基板１０上に、後に形成するＧａＡｓ
層に発生させるクラックの始点と終点になる位置に微小
なパターン３０を形成する。
【００１５】この微小パターン３０は、例えば酸化シリ
コン（ＳｉＯ2 ）や窒化シリコン（ＳｉＮx ）をシリコ
ン基板１０全面にＣＶＤ法や熱酸化法によって、膜厚
０．２〜０．５μｍ程度形成し、その後、レジスト塗
布、フォトリソグラフィーおよびエッチングによって、
１〜１０μｍ角程度の正方形パターンとしたものであ
る。ここで、この微小パターンの大きさを上記のように
１〜１０μｍとしたのは、現在のフォトリソグラフィー
やエッチング技術などから特にその下限値については、
あまりに微小なパターンを形成する場合、特別なリソグ
ラフィー装置や方法が必要となりその工程に掛かる費用
が高くなり好ましくないのでこの様な大きさとしたもの
である。ただし、大きさの上限を１０μｍとしたのは、
あまり大きなパターンを形成した場合に、その後にエピ
タキシャル成長させるＧａＡａ層の結晶性に悪影響（例
えば結晶性が不揃いで多結晶化したり不規則なクラック
が生じるなど）が生じるためである。また、膜厚につい
ても０．２〜０．５μｍに限定されるものではないが、
あまりにも薄いと、後述のＧａＡｓエピタキシャル成長
工程において、その前の洗浄工程などにより剥離したり
洗浄液のエッチング作用で溶解したりするため好ましく
なく、その下限を０．２μｍ程度としたものであり、上
限については、０．５μｍを越えて厚くした場合には、
エピタキシャル成長時にこのパターン周辺部分のＧａＡ
ｓ自体の結晶性に影響を与え、好ましくないので０．５
μｍ程度としたものである。
コン（ＳｉＯ2 ）や窒化シリコン（ＳｉＮx ）をシリコ
ン基板１０全面にＣＶＤ法や熱酸化法によって、膜厚
０．２〜０．５μｍ程度形成し、その後、レジスト塗
布、フォトリソグラフィーおよびエッチングによって、
１〜１０μｍ角程度の正方形パターンとしたものであ
る。ここで、この微小パターンの大きさを上記のように
１〜１０μｍとしたのは、現在のフォトリソグラフィー
やエッチング技術などから特にその下限値については、
あまりに微小なパターンを形成する場合、特別なリソグ
ラフィー装置や方法が必要となりその工程に掛かる費用
が高くなり好ましくないのでこの様な大きさとしたもの
である。ただし、大きさの上限を１０μｍとしたのは、
あまり大きなパターンを形成した場合に、その後にエピ
タキシャル成長させるＧａＡａ層の結晶性に悪影響（例
えば結晶性が不揃いで多結晶化したり不規則なクラック
が生じるなど）が生じるためである。また、膜厚につい
ても０．２〜０．５μｍに限定されるものではないが、
あまりにも薄いと、後述のＧａＡｓエピタキシャル成長
工程において、その前の洗浄工程などにより剥離したり
洗浄液のエッチング作用で溶解したりするため好ましく
なく、その下限を０．２μｍ程度としたものであり、上
限については、０．５μｍを越えて厚くした場合には、
エピタキシャル成長時にこのパターン周辺部分のＧａＡ
ｓ自体の結晶性に影響を与え、好ましくないので０．５
μｍ程度としたものである。
【００１６】この微小パターン３０のパターン間隔は、
例えば、後に形成するＧａＡｓ上のトランジスタやその
他の素子の電極のパターンと予め一致させておいたり、
また、形成するトランジスタや素子のチャネル形成部分
のみを導電層から分断するようにチャネル間隔を元にし
て一定間隔に複数形成するようにしても良い。
例えば、後に形成するＧａＡｓ上のトランジスタやその
他の素子の電極のパターンと予め一致させておいたり、
また、形成するトランジスタや素子のチャネル形成部分
のみを導電層から分断するようにチャネル間隔を元にし
て一定間隔に複数形成するようにしても良い。
【００１７】次に、このような微小パターン３０を形成
したシリコン基板１０上にＧａＡｓを、その限界膜厚以
上にエピタキシャル成長させる。ここで、限界膜厚と称
するのは、成長させたＧａＡｓとシリコン基板との熱膨
張係数の違いによって加わる応力のためにエピタキシャ
ル成長させたＧａＡｓ層１１にクラックが発生する膜厚
である。この限界膜厚は、これまでの経験や実験などの
結果、シリコン基板上のＧａＡｓの場合約４μｍであ
る。
したシリコン基板１０上にＧａＡｓを、その限界膜厚以
上にエピタキシャル成長させる。ここで、限界膜厚と称
するのは、成長させたＧａＡｓとシリコン基板との熱膨
張係数の違いによって加わる応力のためにエピタキシャ
ル成長させたＧａＡｓ層１１にクラックが発生する膜厚
である。この限界膜厚は、これまでの経験や実験などの
結果、シリコン基板上のＧａＡｓの場合約４μｍであ
る。
【００１８】このＧａＡｓのエピタキシャル成長時、シ
リコン基板のシリコン原子がエピタキシャル成長中のＧ
ａＡｓに拡散して、シリコン原子がピーク値で最大１０
18ｃｍ-3程度拡散したｎ型の導電層２０が形成される。
リコン基板のシリコン原子がエピタキシャル成長中のＧ
ａＡｓに拡散して、シリコン原子がピーク値で最大１０
18ｃｍ-3程度拡散したｎ型の導電層２０が形成される。
【００１９】限界膜厚以上にエピタキシャル成長させた
ＧａＡｓ層１１には、図２ａおよびｂに示すように、先
程シリコン基板１０上に形成した微小パターン３０を、
その始点または終点として、ＧａＡｓの結晶配列によっ
て決まるへき開面に沿ってクラック３５が発生する。す
なわち、本発明を適用することで、このＧａＡｓ層１１
に発生するクラック３５をシリコン基板１０上に形成し
た微小パターン３０によって制御しているものである。
そして、このクラック３５はシリコン基板１０面上に達
しており、シリコン基板１０とＧａＡｓ層１１との界面
部分に生じる導電層２０を分断する。なお、図２ａは平
面図であり、図２ｂは図２ａ中のＣ−Ｃ線に沿った断面
図である。
ＧａＡｓ層１１には、図２ａおよびｂに示すように、先
程シリコン基板１０上に形成した微小パターン３０を、
その始点または終点として、ＧａＡｓの結晶配列によっ
て決まるへき開面に沿ってクラック３５が発生する。す
なわち、本発明を適用することで、このＧａＡｓ層１１
に発生するクラック３５をシリコン基板１０上に形成し
た微小パターン３０によって制御しているものである。
そして、このクラック３５はシリコン基板１０面上に達
しており、シリコン基板１０とＧａＡｓ層１１との界面
部分に生じる導電層２０を分断する。なお、図２ａは平
面図であり、図２ｂは図２ａ中のＣ−Ｃ線に沿った断面
図である。
【００２０】したがって、この様にして得られたＧａＡ
ｓｏｎＳｉ基板を用いて各種デバイスを形成すれば、シ
リコン基板１０とＧａＡｓ層１１との界面部分に生じる
導電層２０が任意の位置で分断されているため、高抵抗
ＧａＡｓバルク基板を用いたものと同様に良好な特性を
有するデバイスとなる。このデバイス形成に際しては、
ＧａＡｓ層１１上にさらにＧａＡｓや他の化合物半導
体、例えばＡｌＧａＡｓ、ＩｎＧａＡｓ、ＩｎＰ、Ｚｎ
Ｓｅなどを積層してもよいことは言うまでもない。
ｓｏｎＳｉ基板を用いて各種デバイスを形成すれば、シ
リコン基板１０とＧａＡｓ層１１との界面部分に生じる
導電層２０が任意の位置で分断されているため、高抵抗
ＧａＡｓバルク基板を用いたものと同様に良好な特性を
有するデバイスとなる。このデバイス形成に際しては、
ＧａＡｓ層１１上にさらにＧａＡｓや他の化合物半導
体、例えばＡｌＧａＡｓ、ＩｎＧａＡｓ、ＩｎＰ、Ｚｎ
Ｓｅなどを積層してもよいことは言うまでもない。
【００２１】なお、本発明においては、限界膜厚となる
ように化合物半導体層を単結晶基板上にエピタキシャル
成長させることができれば容易に実施することができる
ものであり、上述したようなシリコン基板上にＧａＡｓ
層をエピタキシャル成長させたものに限定されるもので
はなく、単結晶基板とその上に形成する化合物半導体層
との熱膨張係数の違いによって、単結晶基板上の化合物
半導体層に引っ張り応力が加わるような組み合わせであ
れば好適に実施することができ、例えば単結晶基板とし
て、シリコン基板の他、ＳｉＣ単結晶基板を用いてもよ
く、また、化合物半導体層としては、III −Ｖ族化合物
半導体、例えばIII 族元素としてＧａ、Ｉｎ，Ａｌと、
Ｖ族元素としてＡｓ、Ｐ、Ｎなどを適宜組み合わせた化
合物半導体層を単層または積層したものであっても良
い。そして、これらの基板上における限界膜厚は、厳密
には基板とその上に形成する化合物半導体層との熱膨張
係数の差によって決まり、また格子定数の違いも影響す
るが、多くの場合化合物半導体の種類によらず、単結晶
基板との関係で略同様となり、前記したシリコン基板上
では約４μｍ、ＳｉＣ基板上では約０．６μｍで化合物
半導体層にクラックが生じる。
ように化合物半導体層を単結晶基板上にエピタキシャル
成長させることができれば容易に実施することができる
ものであり、上述したようなシリコン基板上にＧａＡｓ
層をエピタキシャル成長させたものに限定されるもので
はなく、単結晶基板とその上に形成する化合物半導体層
との熱膨張係数の違いによって、単結晶基板上の化合物
半導体層に引っ張り応力が加わるような組み合わせであ
れば好適に実施することができ、例えば単結晶基板とし
て、シリコン基板の他、ＳｉＣ単結晶基板を用いてもよ
く、また、化合物半導体層としては、III −Ｖ族化合物
半導体、例えばIII 族元素としてＧａ、Ｉｎ，Ａｌと、
Ｖ族元素としてＡｓ、Ｐ、Ｎなどを適宜組み合わせた化
合物半導体層を単層または積層したものであっても良
い。そして、これらの基板上における限界膜厚は、厳密
には基板とその上に形成する化合物半導体層との熱膨張
係数の差によって決まり、また格子定数の違いも影響す
るが、多くの場合化合物半導体の種類によらず、単結晶
基板との関係で略同様となり、前記したシリコン基板上
では約４μｍ、ＳｉＣ基板上では約０．６μｍで化合物
半導体層にクラックが生じる。
【００２２】
【実施例】以下、本発明による化合物半導体基板を用い
たデバイスの実施例を説明する。
たデバイスの実施例を説明する。
【００２３】実施例１ 本実施例１は、本発明を適用した化合物半導体基板にパ
ワー用ＧａＡｓＭＥＳＦＥＴを集積化したデバイスで、
図３は平面図であり、図４ａは図３のＡ−Ａ線に沿う断
面図であり、図４ｂは図３のＢ−Ｂ線に沿う断面図であ
る。
ワー用ＧａＡｓＭＥＳＦＥＴを集積化したデバイスで、
図３は平面図であり、図４ａは図３のＡ−Ａ線に沿う断
面図であり、図４ｂは図３のＢ−Ｂ線に沿う断面図であ
る。
【００２４】このデバイスは、４つのＦＥＴ４１，４
２，４３，４４を集積化したもので、その構造は、図示
するように、単結晶基板である比抵抗１００Ωｃｍ以
上、好ましくは５００Ωｃｍ以上の高抵抗ｐ型シリコン
基板１０上に、不純物濃度１×１０15ｃｍ-3のｐ型Ｇａ
Ａｓ層１１を４μｍ、その上に不純物濃度５×１０16ｃ
ｍ-3のｐ型ＡｌＧａＡｓ層１２を１μｍ、さらにその上
にチャネル層となる不純物濃度２×１０17ｃｍ-3のｎ型
ＧａＡｓ層１３を１μｍ、それぞれエピタキシャル成長
させ、チャネルとなる部分を以外のｎ型ＧａＡｓ層１３
を除去し、チャネル部分にゲート電極４を形成し、Ｇａ
Ａｓ層１３を除去した部分にソース領域４に接続された
ソースパッド２、同様にドレイン領域６に接続されたド
レインパッド３、およびゲート電極４と接続されたゲー
トパッド１をそれぞれ形成したものである。ここで、ソ
ースパッド２およびドレインパッド３は４つのＦＥＴに
共通化されており、ゲートパッド１は２つのＦＥＴごと
に共通化されている。そして、本実施例１では、各ＦＥ
Ｔが分離されるように、クラック３５が形成されてい
る。
２，４３，４４を集積化したもので、その構造は、図示
するように、単結晶基板である比抵抗１００Ωｃｍ以
上、好ましくは５００Ωｃｍ以上の高抵抗ｐ型シリコン
基板１０上に、不純物濃度１×１０15ｃｍ-3のｐ型Ｇａ
Ａｓ層１１を４μｍ、その上に不純物濃度５×１０16ｃ
ｍ-3のｐ型ＡｌＧａＡｓ層１２を１μｍ、さらにその上
にチャネル層となる不純物濃度２×１０17ｃｍ-3のｎ型
ＧａＡｓ層１３を１μｍ、それぞれエピタキシャル成長
させ、チャネルとなる部分を以外のｎ型ＧａＡｓ層１３
を除去し、チャネル部分にゲート電極４を形成し、Ｇａ
Ａｓ層１３を除去した部分にソース領域４に接続された
ソースパッド２、同様にドレイン領域６に接続されたド
レインパッド３、およびゲート電極４と接続されたゲー
トパッド１をそれぞれ形成したものである。ここで、ソ
ースパッド２およびドレインパッド３は４つのＦＥＴに
共通化されており、ゲートパッド１は２つのＦＥＴごと
に共通化されている。そして、本実施例１では、各ＦＥ
Ｔが分離されるように、クラック３５が形成されてい
る。
【００２５】このクラック３５は、既に実施の形態とし
て説明したものと同様であり、予めシリコン基板１０上
に、このクラック３５の始点と終点となる位置に酸化シ
リコンや窒化シリコンによる微小パターンを設けた後、
ＧａＡｓ層１１をその限界膜厚と同じ４μｍの厚さでエ
ピタキシャル成長させることによって形成されたもので
ある。これにより、シリコン基板１０とＧａＡｓ層１１
との界面部分に形成される導電層２０が分断され、集積
化した４つのＦＥＴをそれぞれ導電層２０から電気的に
分離することができ、１つのＦＥＴ部分に生じる寄生容
量が他のＦＥＴに生じる寄生容量と直列に結合すること
がなくなり、パワー用ＧａＡｓＭＥＳＦＥＴを集積化し
たデバイスの特性が向上する。
て説明したものと同様であり、予めシリコン基板１０上
に、このクラック３５の始点と終点となる位置に酸化シ
リコンや窒化シリコンによる微小パターンを設けた後、
ＧａＡｓ層１１をその限界膜厚と同じ４μｍの厚さでエ
ピタキシャル成長させることによって形成されたもので
ある。これにより、シリコン基板１０とＧａＡｓ層１１
との界面部分に形成される導電層２０が分断され、集積
化した４つのＦＥＴをそれぞれ導電層２０から電気的に
分離することができ、１つのＦＥＴ部分に生じる寄生容
量が他のＦＥＴに生じる寄生容量と直列に結合すること
がなくなり、パワー用ＧａＡｓＭＥＳＦＥＴを集積化し
たデバイスの特性が向上する。
【００２６】実施例２ 次に本発明を適用してＯＥＩＣを製作した実施例につい
て説明する。
て説明する。
【００２７】ＯＥＩＣ（Opto Electric ＩＣ）とは、半
導体レーザ素子と、それを駆動するためのＦＥＴなどの
周辺回路を集積化したものであり、以下に説明するよう
に本発明を適用することで、図５に示すように、半導体
レーザ素子５０とそれを駆動するためのＦＥＴなどの周
辺回路５１を１つのシリコン基板１０上に作製すること
が可能となる。
導体レーザ素子と、それを駆動するためのＦＥＴなどの
周辺回路を集積化したものであり、以下に説明するよう
に本発明を適用することで、図５に示すように、半導体
レーザ素子５０とそれを駆動するためのＦＥＴなどの周
辺回路５１を１つのシリコン基板１０上に作製すること
が可能となる。
【００２８】本実施例２におけるＯＥＩＣは、シリコン
基板上１０に、まず、後述する半導体レーザ素子５０の
へき開反射面５２となるクラックを発生させるための微
小パターンを酸化シリコンや窒化シリコンなどにより形
成する。この微小パターンは本発明の実施の形態として
説明したものと同様である。
基板上１０に、まず、後述する半導体レーザ素子５０の
へき開反射面５２となるクラックを発生させるための微
小パターンを酸化シリコンや窒化シリコンなどにより形
成する。この微小パターンは本発明の実施の形態として
説明したものと同様である。
【００２９】その後、この微小パターンを形成したシリ
コン基板１０上に、ＧａＡｓ層１１をクラックが入らな
い程度の厚み、例えば４μｍ以上をエピタキシャル成長
させ、その上に通常の半導体レーザ形成と同様に、バッ
ファ層６１、クラッド層６２、活性層６０、およびコン
タクト層６３となる各種化合物半導体層を積層する。
コン基板１０上に、ＧａＡｓ層１１をクラックが入らな
い程度の厚み、例えば４μｍ以上をエピタキシャル成長
させ、その上に通常の半導体レーザ形成と同様に、バッ
ファ層６１、クラッド層６２、活性層６０、およびコン
タクト層６３となる各種化合物半導体層を積層する。
【００３０】これによりシリコン基板１０上に形成した
微小パターンを始点および終点として、成長温度から室
温に降温する際にクラックが生じる。
微小パターンを始点および終点として、成長温度から室
温に降温する際にクラックが生じる。
【００３１】このクラックは、化合物半導体層のへき開
面に沿って発生するため、これをそのまま半導体レーザ
５０のへき開反射面５２として利用することができる。
その後最後に形成したＧａＡｓ層の不要な部分を除去
し、電極の形成を行った後、半導体レーザ素子５０とし
て用いる部分以外のシリコン基板１０上の全ての化合物
半導体層を除去してシリコン基板１面を露出させ、この
部分にＦＥＴなどの周辺回路５１を作製することで、前
記のように、半導体レーザと周辺回路を同一基板上に集
積化したＯＥＩＣを作製することができる。なお、シリ
コン基板上の周辺回路は化合物半導体層を形成する前に
作製しておいてもよく、その場合には、周辺回路作製
後、半導体レーザ素子を形成する部分に、前述の如く、
クラックの始点や終点となる微小パターンを形成した
後、各種化合物半導体層をエピタキシャル成長させて、
半導体レーザ素子を形成しても良い。
面に沿って発生するため、これをそのまま半導体レーザ
５０のへき開反射面５２として利用することができる。
その後最後に形成したＧａＡｓ層の不要な部分を除去
し、電極の形成を行った後、半導体レーザ素子５０とし
て用いる部分以外のシリコン基板１０上の全ての化合物
半導体層を除去してシリコン基板１面を露出させ、この
部分にＦＥＴなどの周辺回路５１を作製することで、前
記のように、半導体レーザと周辺回路を同一基板上に集
積化したＯＥＩＣを作製することができる。なお、シリ
コン基板上の周辺回路は化合物半導体層を形成する前に
作製しておいてもよく、その場合には、周辺回路作製
後、半導体レーザ素子を形成する部分に、前述の如く、
クラックの始点や終点となる微小パターンを形成した
後、各種化合物半導体層をエピタキシャル成長させて、
半導体レーザ素子を形成しても良い。
【００３２】
【発明の効果】以上説明した本発明によれば、請求項ご
とに以下のような効果を奏する。請求項１記載の本発明
によれば、単結晶基板上に化合物半導体層を形成した化
合物半導体基板において、予め形成したパターンを発生
源としたクラックを化合物半導体層に形成したことで、
このクラックにより化合物半導体層と単結晶基板界面部
分に生じる導電層を分断させることができるので、この
半導体基板を用いてデバイスを作製した場合に、複数の
素子間や素子内における電極や配線、パッド間に生じる
寄生容量が導電層を介して結合することがなくなり、デ
バイス全体としての寄生容量を少なくすることができ、
デバイス特性を向上させ得る。
とに以下のような効果を奏する。請求項１記載の本発明
によれば、単結晶基板上に化合物半導体層を形成した化
合物半導体基板において、予め形成したパターンを発生
源としたクラックを化合物半導体層に形成したことで、
このクラックにより化合物半導体層と単結晶基板界面部
分に生じる導電層を分断させることができるので、この
半導体基板を用いてデバイスを作製した場合に、複数の
素子間や素子内における電極や配線、パッド間に生じる
寄生容量が導電層を介して結合することがなくなり、デ
バイス全体としての寄生容量を少なくすることができ、
デバイス特性を向上させ得る。
【００３３】請求項２記載の発明によれば、単結晶基板
上に後にエピタキシャル成長させる化合物半導体層にク
ラックを生じせしめるパターンを形成し、その上に化合
物半導体層をエピタキシャル成長させることとしたの
で、化合物半導体層に生じるクラックの位置を前記単結
晶基板上に形成するパターンによって制御することがで
き、例えば、このクラックを半導体レーザ素子のへき開
反射面に利用すれば、化合物半導体基板の製造工程中に
自動的にへき開面を得ることが可能となる。
上に後にエピタキシャル成長させる化合物半導体層にク
ラックを生じせしめるパターンを形成し、その上に化合
物半導体層をエピタキシャル成長させることとしたの
で、化合物半導体層に生じるクラックの位置を前記単結
晶基板上に形成するパターンによって制御することがで
き、例えば、このクラックを半導体レーザ素子のへき開
反射面に利用すれば、化合物半導体基板の製造工程中に
自動的にへき開面を得ることが可能となる。
【図１】 本発明の実施の形態を説明するための平面図
である。
である。
【図２】 本発明の実施の形態を説明するための平面図
と断面図で、図２ａは平面図であり、図２ｂは図２ａ中
のＣ−Ｃ線に沿う断面図である。
と断面図で、図２ａは平面図であり、図２ｂは図２ａ中
のＣ−Ｃ線に沿う断面図である。
【図３】 本発明を適用した実施例１のＭＥＳＦＥＴデ
バイス平面図である。
バイス平面図である。
【図４】 図３に示すＭＥＳＦＥＴの断面図で、図４ａ
は図３中のＡ−Ａ線に沿う断面図であり、図４ｂは図３
中のＢ−Ｂ線に沿う断面図である。
は図３中のＡ−Ａ線に沿う断面図であり、図４ｂは図３
中のＢ−Ｂ線に沿う断面図である。
【図５】 本発明を適用した実施例２のＯＥＩＣの断面
図である。
図である。
【図６】 従来の半導体装置の断面図である。
１…ゲートパッド、 ２…ソースパッド、 ３…ドレインパッド、 ４…ゲート電極、 ５…ソース領域、 ６…ドレイン領域、 １０…シリコン基板、 １１…ＧａＡｓ層、 １２…ＡｌＧａＡｓ層、 １３…ＧａＡｓ層（チャネル）、 ２０…導電層、 ３０…微笑パターン、 ３５…クラック、 ５０…半導体レーザ、 ５１…周辺回路、 ５２…へき開反射面。
Claims (2)
- 【請求項１】 単結晶基板上に化合物半導体層が積層さ
れた化合物半導体基板において、 前記化合物半導体層のへき開面に沿って生じたクラック
と、 前記単結晶基板上に形成された該クラックの発生源とな
るパターンと、を有することを特徴とする化合物半導体
基板。 - 【請求項２】 単結晶基板上に、該単結晶基板と熱膨張
係数の異なる化合物半導体層をエピタキシャル成長させ
る化合物半導体基板の製造方法において、 前記単結晶基板上に、前記化合物半導体層をエピタキシ
ャル成長させた際、この化合物半導体層がへき開する方
向にクラックを発生させるためのパターンを形成する段
階と、 該パターンを形成した単結晶基板上に、前記化合物半導
体層をクラックが発生する膜厚となるまでエピタキシャ
ル成長させる段階と、を有することを特徴とする化合物
半導体基板の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7062296A JPH09260232A (ja) | 1996-03-26 | 1996-03-26 | 化合物半導体基板およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7062296A JPH09260232A (ja) | 1996-03-26 | 1996-03-26 | 化合物半導体基板およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09260232A true JPH09260232A (ja) | 1997-10-03 |
Family
ID=13436910
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7062296A Withdrawn JPH09260232A (ja) | 1996-03-26 | 1996-03-26 | 化合物半導体基板およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09260232A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8592677B2 (en) | 2010-10-04 | 2013-11-26 | Samsung Electronics Co., Ltd. | Substrate, solar cell including the substrate, and method of manufacturing the same |
-
1996
- 1996-03-26 JP JP7062296A patent/JPH09260232A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8592677B2 (en) | 2010-10-04 | 2013-11-26 | Samsung Electronics Co., Ltd. | Substrate, solar cell including the substrate, and method of manufacturing the same |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20030603 |