JPH09260427A - 半導体装置、回路基板及び電子回路装置 - Google Patents
半導体装置、回路基板及び電子回路装置Info
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- JPH09260427A JPH09260427A JP8062209A JP6220996A JPH09260427A JP H09260427 A JPH09260427 A JP H09260427A JP 8062209 A JP8062209 A JP 8062209A JP 6220996 A JP6220996 A JP 6220996A JP H09260427 A JPH09260427 A JP H09260427A
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- semiconductor device
- circuit board
- semiconductor
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/071—Connecting or disconnecting
- H10W72/072—Connecting or disconnecting of bump connectors
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/01—Manufacture or treatment
- H10W72/012—Manufacture or treatment of bump connectors, dummy bumps or thermal bumps
Landscapes
- Wire Bonding (AREA)
Abstract
(57)【要約】
【課題】 フリップチップ接合法により半導体装置を回
路基板等に接合する技術に関し、ソフトエラーを低減で
きる半導体装置、回路基板及び電子回路装置を提供す
る。 【解決手段】 半導体素子が形成された半導体基板と、
半導体基板上に絶縁膜を介して形成され、半導体素子に
接続された電極と、電極上に形成されたはんだ合金より
なるはんだバンプとを有する半導体装置において、はん
だ合金を、Ｓｎと、Ｂｉ又は原子番号が８１未満のα崩
壊に関与しない元素との合金により構成する。
路基板等に接合する技術に関し、ソフトエラーを低減で
きる半導体装置、回路基板及び電子回路装置を提供す
る。 【解決手段】 半導体素子が形成された半導体基板と、
半導体基板上に絶縁膜を介して形成され、半導体素子に
接続された電極と、電極上に形成されたはんだ合金より
なるはんだバンプとを有する半導体装置において、はん
だ合金を、Ｓｎと、Ｂｉ又は原子番号が８１未満のα崩
壊に関与しない元素との合金により構成する。
Description
【０００１】
【発明の属する技術分野】本発明は、フリップチップ接
合法により半導体装置を回路基板等に接合する技術に係
り、特に、フリップチップ接合法に適した半導体装置、
回路基板及び電子回路装置に関する。
合法により半導体装置を回路基板等に接合する技術に係
り、特に、フリップチップ接合法に適した半導体装置、
回路基板及び電子回路装置に関する。
【０００２】
【従来の技術】従来より、ＬＳＩの端子パッドは、素子
を配置した領域の外周部に形成されていた。素子と端子
とを接合する代表的な接合方法としては、ワイヤボンデ
ィング法が主に用いられていた。しかし、近年のＬＳＩ
の高集積化に伴い、入出力端子数の多端子化、端子間ピ
ッチの微細化が進行し、従来の外周部へのパッド配置で
は対応しきれない場合が増加している。
を配置した領域の外周部に形成されていた。素子と端子
とを接合する代表的な接合方法としては、ワイヤボンデ
ィング法が主に用いられていた。しかし、近年のＬＳＩ
の高集積化に伴い、入出力端子数の多端子化、端子間ピ
ッチの微細化が進行し、従来の外周部へのパッド配置で
は対応しきれない場合が増加している。
【０００３】そこで、このような多端子化に対応するた
め、素子領域上にアレイ状にパッドを配置し、これをは
んだバンプによって回路基板に実装するフリップチップ
接合技術が開発されている。フリップチップ実装では、
はんだバンプを用いて直接ＬＳＩと基板とを接合するこ
とから、信号を高速に伝搬できるという特徴がある。ま
た、はんだバンプは、蒸着法或いはめっき法により形成
できることから、端子の微細化に容易に対応できる等の
特徴がある。
め、素子領域上にアレイ状にパッドを配置し、これをは
んだバンプによって回路基板に実装するフリップチップ
接合技術が開発されている。フリップチップ実装では、
はんだバンプを用いて直接ＬＳＩと基板とを接合するこ
とから、信号を高速に伝搬できるという特徴がある。ま
た、はんだバンプは、蒸着法或いはめっき法により形成
できることから、端子の微細化に容易に対応できる等の
特徴がある。
【０００４】なお、フリップチップ接合に用いるはんだ
材料としては、Ｐｂ（鉛）を主成分としたＰｂ−Ｓｎ系
の合金が主に用いられていた。
材料としては、Ｐｂ（鉛）を主成分としたＰｂ−Ｓｎ系
の合金が主に用いられていた。
【０００５】
【発明が解決しようとする課題】はんだ材料として用い
るＰｂには、２１４Ｐｂ、２１２Ｐｂ、２１０Ｐｂ、２
０８Ｐｂ、２０６Ｐｂの５種類の同位体が含まれてい
る。これら同位体は、Ｕ（ウラン）、Ｔｈ（トリウム）
崩壊系列中の中間生成物、或いは最終生成物であり、崩
壊の際にＨｅ原子核を放出するα崩壊を伴うことから、
はんだ中よりα線が生じることがあった。
るＰｂには、２１４Ｐｂ、２１２Ｐｂ、２１０Ｐｂ、２
０８Ｐｂ、２０６Ｐｂの５種類の同位体が含まれてい
る。これら同位体は、Ｕ（ウラン）、Ｔｈ（トリウム）
崩壊系列中の中間生成物、或いは最終生成物であり、崩
壊の際にＨｅ原子核を放出するα崩壊を伴うことから、
はんだ中よりα線が生じることがあった。
【０００６】このため、はんだバンプをＬＳＩの活性領
域にアレイ状に配置するフリップチップ実装では、はん
だバンプに含まれるＰｂの同位体及びα崩壊性不純物か
ら発生するα線によってソフトエラーが生ずることがあ
った。一方、現在実用化されている最も高集積なＣＭＯ
Ｓデバイスでは、トランジスタのゲート長が０．５〜
０．７５μｍ、ソース−ドレイン間の電源電圧が２．５
〜３．０Ｖ程度であるが、これらの素子においては、古
い鉱山から産出した、α崩壊に関与するＵ、Ｔｈ等の不
純物含有量が少ないＰｂ（α線量が約１ｃｐｈ／ｃｍ2
程度）を用いてはんだを構成することによりソフトエラ
ーを低減している。
域にアレイ状に配置するフリップチップ実装では、はん
だバンプに含まれるＰｂの同位体及びα崩壊性不純物か
ら発生するα線によってソフトエラーが生ずることがあ
った。一方、現在実用化されている最も高集積なＣＭＯ
Ｓデバイスでは、トランジスタのゲート長が０．５〜
０．７５μｍ、ソース−ドレイン間の電源電圧が２．５
〜３．０Ｖ程度であるが、これらの素子においては、古
い鉱山から産出した、α崩壊に関与するＵ、Ｔｈ等の不
純物含有量が少ないＰｂ（α線量が約１ｃｐｈ／ｃｍ2
程度）を用いてはんだを構成することによりソフトエラ
ーを低減している。
【０００７】しかしながら、近年のＬＳＩの高集積化に
伴いゲート数及び端子数は増加しており、素子から生じ
る発熱量を抑えるために電源電圧を低く設定する必要が
ある。これに伴い、Ｎ+やＰ+の拡散層中の最大収集電荷
量も低くなる。また、集積度を上げるためにトランジス
タのゲート長も微細化が進行している。このため、今後
は電源電圧を２．０Ｖ以下に、ゲート長を０．２５μｍ
以下に設定することが必須となるが、こうすることによ
り半導体素子はα線によって発生する擾乱電流に対して
センシティブになるため、ソフトエラーがおこりやすく
なる虞がある。
伴いゲート数及び端子数は増加しており、素子から生じ
る発熱量を抑えるために電源電圧を低く設定する必要が
ある。これに伴い、Ｎ+やＰ+の拡散層中の最大収集電荷
量も低くなる。また、集積度を上げるためにトランジス
タのゲート長も微細化が進行している。このため、今後
は電源電圧を２．０Ｖ以下に、ゲート長を０．２５μｍ
以下に設定することが必須となるが、こうすることによ
り半導体素子はα線によって発生する擾乱電流に対して
センシティブになるため、ソフトエラーがおこりやすく
なる虞がある。
【０００８】電源電圧が０．５Ｖ低くなると反転発生率
は約２桁高くなり、ゲート長が減少すると収集電荷量も
同様に減少することから、素子の微細化に伴いソフトエ
ラー対策を強める必要があり、ソフトエラー率を低減で
きるはんだ材料が望まれていた。本発明の目的は、ソフ
トエラーを低減できるはんだ材料を提供し、更に、これ
をはんだバンプに用いた半導体装置、回路基板及び電子
回路装置を提供することにある。
は約２桁高くなり、ゲート長が減少すると収集電荷量も
同様に減少することから、素子の微細化に伴いソフトエ
ラー対策を強める必要があり、ソフトエラー率を低減で
きるはんだ材料が望まれていた。本発明の目的は、ソフ
トエラーを低減できるはんだ材料を提供し、更に、これ
をはんだバンプに用いた半導体装置、回路基板及び電子
回路装置を提供することにある。
【０００９】
【課題を解決するための手段】上記目的は、半導体素子
が形成された半導体基板と、前記半導体基板上に絶縁膜
を介して形成され、前記半導体素子に接続された電極
と、前記電極上に形成されたはんだ合金よりなるはんだ
バンプとを有する半導体装置において、前記はんだ合金
は、Ｓｎと、Ｂｉ又は原子番号が８１未満のα崩壊に関
与しない元素との合金であることを特徴とする半導体装
置によって達成される。このように半導体装置を構成す
ることにより、はんだバンプから発生するα線を減少す
ることができる。これにより、半導体装置のソフトエラ
ー反転率を大幅に低減することができる。
が形成された半導体基板と、前記半導体基板上に絶縁膜
を介して形成され、前記半導体素子に接続された電極
と、前記電極上に形成されたはんだ合金よりなるはんだ
バンプとを有する半導体装置において、前記はんだ合金
は、Ｓｎと、Ｂｉ又は原子番号が８１未満のα崩壊に関
与しない元素との合金であることを特徴とする半導体装
置によって達成される。このように半導体装置を構成す
ることにより、はんだバンプから発生するα線を減少す
ることができる。これにより、半導体装置のソフトエラ
ー反転率を大幅に低減することができる。
【００１０】また、はんだ合金から発生するα線量を低
減することにより、はんだバンプをマトリクス状に配置
することができるので、バンプのパッド径、ピッチサイ
ズを微細化する必要もなく、はんだバンプの疲労寿命の
低下を防止することができる。また、半導体装置の微細
化・電源電圧の低電圧化が更に進んだ場合にも、ソフト
エラーを効果的に防止することができる。
減することにより、はんだバンプをマトリクス状に配置
することができるので、バンプのパッド径、ピッチサイ
ズを微細化する必要もなく、はんだバンプの疲労寿命の
低下を防止することができる。また、半導体装置の微細
化・電源電圧の低電圧化が更に進んだ場合にも、ソフト
エラーを効果的に防止することができる。
【００１１】また、上記の半導体装置において、前記は
んだ合金を構成するＳｎ中に含まれるＰｂの量が１ｐｐ
ｍ以下であることが望ましい。このようにＰｂの含有量
を減少することにより、α崩壊する確率を従来の１／１
０〜１／１００以下に低減することができる。従って、
ソフトエラー率を大幅に低減することができる。また、
上記の半導体装置において、前記はんだ合金は、前記Ｓ
ｎを最多成分として含有することが望ましい。
んだ合金を構成するＳｎ中に含まれるＰｂの量が１ｐｐ
ｍ以下であることが望ましい。このようにＰｂの含有量
を減少することにより、α崩壊する確率を従来の１／１
０〜１／１００以下に低減することができる。従って、
ソフトエラー率を大幅に低減することができる。また、
上記の半導体装置において、前記はんだ合金は、前記Ｓ
ｎを最多成分として含有することが望ましい。
【００１２】また、上記の半導体装置において、前記半
導体基板が前記はんだバンプによってフリップチップ接
合された支持基板と、前記半導体基板を覆うパッケージ
とを更に有することが望ましい。このように半導体装置
を構成すれば、ソフトエラー耐性の強い半導体パッケー
ジを形成することができる。また、上記の半導体装置に
おいて、前記半導体基板と前記支持基板の接合部におけ
る前記はんだ合金の形状は、中央部がくびれたウェスト
形状であることが望ましい。このように半導体装置を構
成すれば、電極にかかる応力を分散することができるの
で、はんだの疲労寿命の低下を防止することができる。
導体基板が前記はんだバンプによってフリップチップ接
合された支持基板と、前記半導体基板を覆うパッケージ
とを更に有することが望ましい。このように半導体装置
を構成すれば、ソフトエラー耐性の強い半導体パッケー
ジを形成することができる。また、上記の半導体装置に
おいて、前記半導体基板と前記支持基板の接合部におけ
る前記はんだ合金の形状は、中央部がくびれたウェスト
形状であることが望ましい。このように半導体装置を構
成すれば、電極にかかる応力を分散することができるの
で、はんだの疲労寿命の低下を防止することができる。
【００１３】また、支持基板と、前記支持基板上に形成
された電極と、前記電極上に形成された上記のはんだバ
ンプとを有することを特徴とする回路基板によっても達
成される。このように回路基板を構成することにより、
回路基板上に半導体装置を搭載した場合のソフトエラー
発生を低減することができる。また、回路基板と、前記
回路基板の表面にフリップチップ接合された上記の半導
体装置とを有することを特徴とする電子回路装置によっ
ても達成される。このように電子回路装置を構成すれば
ソフトエラーによる半導体装置の誤動作等を減少できる
ので、電子回路装置の信頼性を高めることができる。
された電極と、前記電極上に形成された上記のはんだバ
ンプとを有することを特徴とする回路基板によっても達
成される。このように回路基板を構成することにより、
回路基板上に半導体装置を搭載した場合のソフトエラー
発生を低減することができる。また、回路基板と、前記
回路基板の表面にフリップチップ接合された上記の半導
体装置とを有することを特徴とする電子回路装置によっ
ても達成される。このように電子回路装置を構成すれば
ソフトエラーによる半導体装置の誤動作等を減少できる
ので、電子回路装置の信頼性を高めることができる。
【００１４】また、上記の電子回路装置において、前記
半導体装置と前記回路基板の接合部における前記はんだ
合金の形状は、中央部がくびれたウェスト形状であるこ
とが望ましい。このように半導体装置を構成すれば、電
極にかかる応力を分散することができるので、接合部の
疲労寿命の低下を防止することができる。これにより、
電子回路装置の信頼性を向上することができる。
半導体装置と前記回路基板の接合部における前記はんだ
合金の形状は、中央部がくびれたウェスト形状であるこ
とが望ましい。このように半導体装置を構成すれば、電
極にかかる応力を分散することができるので、接合部の
疲労寿命の低下を防止することができる。これにより、
電子回路装置の信頼性を向上することができる。
【００１５】
【発明の実施の形態】本発明の第１実施形態による半導
体装置について図１及び図２を用いて説明する。図１は
本実施形態による半導体装置の構造を示す概略図、図２
は本実施形態の変形例による半導体装置の構造を示す概
略断面図である。
体装置について図１及び図２を用いて説明する。図１は
本実施形態による半導体装置の構造を示す概略図、図２
は本実施形態の変形例による半導体装置の構造を示す概
略断面図である。
【００１６】従来より、α線によるソフトエラーを防止
する方法としては、チップ表面にα線遮蔽効果のあるコ
ーティング剤を塗布する方法、ＬＳＩ上のバンプのレイ
アウトを変えてα線源と素子までの距離を大きくする方
法、誤り訂正などのシステム的な保護手段を設ける方
法、はんだ材料に含まれるα線源となる不純物量を低減
する方法、などが用いられていた。
する方法としては、チップ表面にα線遮蔽効果のあるコ
ーティング剤を塗布する方法、ＬＳＩ上のバンプのレイ
アウトを変えてα線源と素子までの距離を大きくする方
法、誤り訂正などのシステム的な保護手段を設ける方
法、はんだ材料に含まれるα線源となる不純物量を低減
する方法、などが用いられていた。
【００１７】従来のＣＭＯＳデバイスでは、α線源と活
性領域までの距離が極力離れるようバンプを配置し、ソ
フトエラー反転の防止を行ってきた。しかし、今後ます
ます集積度が高くなると素子上にもはんだバンプを配置
する必要が生じる。また、バンプのレイアウト変更によ
るα線防止を行うと、バンプのパッド径、ピッチサイズ
を更に微細化する必要があるが、この場合においても繰
り返しかかる応力による疲労寿命を十分確保する必要が
ある。
性領域までの距離が極力離れるようバンプを配置し、ソ
フトエラー反転の防止を行ってきた。しかし、今後ます
ます集積度が高くなると素子上にもはんだバンプを配置
する必要が生じる。また、バンプのレイアウト変更によ
るα線防止を行うと、バンプのパッド径、ピッチサイズ
を更に微細化する必要があるが、この場合においても繰
り返しかかる応力による疲労寿命を十分確保する必要が
ある。
【００１８】これらの方法に対し、はんだ材料に含まれ
るα線源を低減する方法は非常に有効である。しかし、
従来用いられていたＳｎ−Ｐｂ系はんだにおいては、α
崩壊に関与するＰｂの同位体を除去することは通常の化
学処理等では不可能であり、材料コストの面から好まし
くなかった。
るα線源を低減する方法は非常に有効である。しかし、
従来用いられていたＳｎ−Ｐｂ系はんだにおいては、α
崩壊に関与するＰｂの同位体を除去することは通常の化
学処理等では不可能であり、材料コストの面から好まし
くなかった。
【００１９】そこで、本願発明者等は、ソフトエラーを
低減する手段として、従来のＰｂの代わりにα崩壊に関
与しない材料を用いてはんだを構成することを考えた。
具体的には、Ｂｉ（ビスマス）、又は、Ｐｂより原子番
号が小さい元素で構成される、Ｓｎ（錫）をベースにし
たはんだを用いることに思い至った。すなわち、原子番
号がＰｂの８１より小さい元素においては、Ｕ、Ｔｈな
どの崩壊系列に関わる元素が存在しないため、α崩壊が
発生しないためα線が生じることがないからである。ま
た、Ｂｉについては、Ｕ、Ｔｈ等の崩壊系列に同位体が
存在するものの、その半減期が１９．９分と短く、その
同位体の存在比も少ないため、高純度化が容易だからで
ある。
低減する手段として、従来のＰｂの代わりにα崩壊に関
与しない材料を用いてはんだを構成することを考えた。
具体的には、Ｂｉ（ビスマス）、又は、Ｐｂより原子番
号が小さい元素で構成される、Ｓｎ（錫）をベースにし
たはんだを用いることに思い至った。すなわち、原子番
号がＰｂの８１より小さい元素においては、Ｕ、Ｔｈな
どの崩壊系列に関わる元素が存在しないため、α崩壊が
発生しないためα線が生じることがないからである。ま
た、Ｂｉについては、Ｕ、Ｔｈ等の崩壊系列に同位体が
存在するものの、その半減期が１９．９分と短く、その
同位体の存在比も少ないため、高純度化が容易だからで
ある。
【００２０】この場合、各元素に不純物として崩壊系列
にかかわる元素が含有されていても、Ｐｂの場合の同位
体除去に比べて材料の高純度化は比較的容易であり、材
料コストを安くすることができる。なお、原子番号がＰ
ｂの８１より小さい元素としては、例えばＳｂ（アンチ
モン）、Ａｇ（銀）、Ｚｎ（亜鉛）などを用いることが
できる。
にかかわる元素が含有されていても、Ｐｂの場合の同位
体除去に比べて材料の高純度化は比較的容易であり、材
料コストを安くすることができる。なお、原子番号がＰ
ｂの８１より小さい元素としては、例えばＳｂ（アンチ
モン）、Ａｇ（銀）、Ｚｎ（亜鉛）などを用いることが
できる。
【００２１】更に、本願発明者は、はんだの構成元素に
ついては、Ｐｂ含有量をそれぞれ低減することが重要で
あることを見いだした。例えば、従来より用いられてい
るＳｎ−Ｓｂ系はんだは少量のα線を放出するが、Ｓｎ
−Ｓｂはんだ中からα崩壊に関与するＵやＴｈを可能な
限り除去しても、α線量を十分に低減することはできな
かった。
ついては、Ｐｂ含有量をそれぞれ低減することが重要で
あることを見いだした。例えば、従来より用いられてい
るＳｎ−Ｓｂ系はんだは少量のα線を放出するが、Ｓｎ
−Ｓｂはんだ中からα崩壊に関与するＵやＴｈを可能な
限り除去しても、α線量を十分に低減することはできな
かった。
【００２２】この原因について本願発明者等が調査した
結果、Ｓｎ中に不純物として含まれるＰｂの同位体（特
に、半減期の短い２１４Ｐｂ、２１２Ｐｂ、２１０Ｐ
ｂ）のα崩壊によりα線が発生していることを見いだし
た。そこで、Ｓｎ中の含有Ｐｂ量を減少したところ、α
線量を低減できることが判った。すなわち、Ｐｂ濃度を
１ｐｐｍ以下に抑えることにより、α崩壊する確率を従
来の１／１０〜１／１００以下に低減することができ
た。
結果、Ｓｎ中に不純物として含まれるＰｂの同位体（特
に、半減期の短い２１４Ｐｂ、２１２Ｐｂ、２１０Ｐ
ｂ）のα崩壊によりα線が発生していることを見いだし
た。そこで、Ｓｎ中の含有Ｐｂ量を減少したところ、α
線量を低減できることが判った。すなわち、Ｐｂ濃度を
１ｐｐｍ以下に抑えることにより、α崩壊する確率を従
来の１／１０〜１／１００以下に低減することができ
た。
【００２３】次に、上記のはんだをはんだバンプとして
用いた半導体装置を構成し、ソフトエラー耐性について
評価を行った結果について示す。まず、ｐ型のシリコン
基板上に、通常のＭＯＳトランジスタの製造プロセスに
より、ｎ型ＭＯＳトランジスタ及びｐ型ＭＯＳトランジ
スタにより構成されるＣＭＯＳデバイスを形成した。
用いた半導体装置を構成し、ソフトエラー耐性について
評価を行った結果について示す。まず、ｐ型のシリコン
基板上に、通常のＭＯＳトランジスタの製造プロセスに
より、ｎ型ＭＯＳトランジスタ及びｐ型ＭＯＳトランジ
スタにより構成されるＣＭＯＳデバイスを形成した。
【００２４】次いで、ＣＭＯＳデバイスを形成したシリ
コン基板上に、膜厚約５００ｎｍの絶縁層を介して、膜
厚約１μｍのＡｌ（アルミ）よりなる配線層と、膜厚約
１００ｎｍのＴｉ（チタン）膜と、膜厚約２００ｎｍの
Ｎｉ（ニッケル）膜と、膜厚約２００ｎｍのＡｕ（金）
膜よりなるパッド電極を形成した。こうして、半導体素
子が形成され、その表面にマトリクス状にパッド電極が
形成された半導体基板１０を形成した。
コン基板上に、膜厚約５００ｎｍの絶縁層を介して、膜
厚約１μｍのＡｌ（アルミ）よりなる配線層と、膜厚約
１００ｎｍのＴｉ（チタン）膜と、膜厚約２００ｎｍの
Ｎｉ（ニッケル）膜と、膜厚約２００ｎｍのＡｕ（金）
膜よりなるパッド電極を形成した。こうして、半導体素
子が形成され、その表面にマトリクス状にパッド電極が
形成された半導体基板１０を形成した。
【００２５】続いて、表１に示す種々のはんだ合金を用
い、半導体基板１０のパッド電極上にめっき法及びはん
だボールによってはんだバンプ１２を形成し、半導体装
置１４を形成した（図１（ａ））。なお、はんだ合金を
構成するＳｎ原料には、Ｐｂの含有不純物濃度が１ｐｐ
ｍ以下のものを用いた。この後、このように形成した半
導体装置１４の表面にフラックスを塗布し、コンベア炉
内でＡｌＮよりなる回路基板１６上にフリップチップ接
合した（図１（ｂ））。このとき、はんだバンプ１２の
径は１００μｍであり、はんだバンプ１２間のピッチは
２１０μｍであった。
い、半導体基板１０のパッド電極上にめっき法及びはん
だボールによってはんだバンプ１２を形成し、半導体装
置１４を形成した（図１（ａ））。なお、はんだ合金を
構成するＳｎ原料には、Ｐｂの含有不純物濃度が１ｐｐ
ｍ以下のものを用いた。この後、このように形成した半
導体装置１４の表面にフラックスを塗布し、コンベア炉
内でＡｌＮよりなる回路基板１６上にフリップチップ接
合した（図１（ｂ））。このとき、はんだバンプ１２の
径は１００μｍであり、はんだバンプ１２間のピッチは
２１０μｍであった。
【００２６】このように回路基板１６上に搭載した半導
体装置１４についてソフトエラー反転率を測定した。な
お、ソフトエラー反転率は、Ｐｏ（ポロニウム）標準試
料（放射線量：８．０×１０-3Ｂｑ）を用いてα線を半
導体装置１４に対し発生させ、テスターにより測定し
た。また、はんだ材料中のα線量はα−トラック法によ
って測定した。
体装置１４についてソフトエラー反転率を測定した。な
お、ソフトエラー反転率は、Ｐｏ（ポロニウム）標準試
料（放射線量：８．０×１０-3Ｂｑ）を用いてα線を半
導体装置１４に対し発生させ、テスターにより測定し
た。また、はんだ材料中のα線量はα−トラック法によ
って測定した。
【００２７】その結果、表１に示すように、Ｐｂの代わ
りに、Ｂｉ又はＰｂより原子番号が小さい元素で構成さ
れる、Ｓｎをベースにしたはんだを用いることにより
（実施例１乃至実施例１６）、ソフトエラー反転率は１
０-2ｆｉｔ／ｂｉｔ以下の値を得ることができた。すな
わち、比較例１、２に示した従来のＰｂ−５ｗｔ％Ｓｎ
はんだと比較して、２桁以上低いソフトエラー反転率を
達成することができた。
りに、Ｂｉ又はＰｂより原子番号が小さい元素で構成さ
れる、Ｓｎをベースにしたはんだを用いることにより
（実施例１乃至実施例１６）、ソフトエラー反転率は１
０-2ｆｉｔ／ｂｉｔ以下の値を得ることができた。すな
わち、比較例１、２に示した従来のＰｂ−５ｗｔ％Ｓｎ
はんだと比較して、２桁以上低いソフトエラー反転率を
達成することができた。
【００２８】
【表１】 従って、このようなはんだ合金を用いてフリップチップ
接合用のはんだバンプを形成すれば、半導体装置のソフ
トエラー反転率を大幅に低減することができる。また、
はんだ合金から発生するα線量を低減することにより、
はんだバンプをマトリクス状に配置することができるの
で、バンプのパッド径、ピッチサイズを微細化する必要
もなく、はんだバンプの疲労寿命の低下を防止すること
ができる。
接合用のはんだバンプを形成すれば、半導体装置のソフ
トエラー反転率を大幅に低減することができる。また、
はんだ合金から発生するα線量を低減することにより、
はんだバンプをマトリクス状に配置することができるの
で、バンプのパッド径、ピッチサイズを微細化する必要
もなく、はんだバンプの疲労寿命の低下を防止すること
ができる。
【００２９】また、半導体装置の微細化・電源電圧の低
電圧化が更に進んだ場合にも、ソフトエラーを効果的に
防止することができる。なお、上記実施形態では、半導
体装置を回路基板上に接合する場合について説明した
が、半導体装置は他の基板に接合してもよい。例えば、
図２に示すように、基板１８上に接合された半導体装置
１４にキャップ２０をかぶせ、半導体パッケージ２２を
形成してもよい。また、回路基板上に半導体装置を接合
し、マルチチップモジュールを形成してもよい。
電圧化が更に進んだ場合にも、ソフトエラーを効果的に
防止することができる。なお、上記実施形態では、半導
体装置を回路基板上に接合する場合について説明した
が、半導体装置は他の基板に接合してもよい。例えば、
図２に示すように、基板１８上に接合された半導体装置
１４にキャップ２０をかぶせ、半導体パッケージ２２を
形成してもよい。また、回路基板上に半導体装置を接合
し、マルチチップモジュールを形成してもよい。
【００３０】また、上記実施形態において、はんだ合金
を構成する際には、はんだ合金中の最多成分がＳｎとな
るようにすることが効果的である。次に、本発明の第２
実施形態による半導体装置について図３乃至図６を用い
て説明する。図３はＳｎ−Ｓｂ系はんだの引っ張り強度
とＳｂ添加量との関係を示すグラフ、図４ははんだバン
プの形状による問題を説明する図、図５は本実施形態に
よる半導体装置の構造を示す概略図、図６は本実施形態
において疲労寿命試験を行った手順を示す図である。
を構成する際には、はんだ合金中の最多成分がＳｎとな
るようにすることが効果的である。次に、本発明の第２
実施形態による半導体装置について図３乃至図６を用い
て説明する。図３はＳｎ−Ｓｂ系はんだの引っ張り強度
とＳｂ添加量との関係を示すグラフ、図４ははんだバン
プの形状による問題を説明する図、図５は本実施形態に
よる半導体装置の構造を示す概略図、図６は本実施形態
において疲労寿命試験を行った手順を示す図である。
【００３１】第１実施形態におけるＳｎ系はんだを用い
てフリップチップ接合用のはんだバンプを形成すれば、
半導体装置のソフトエラー反転率を大幅に低減すること
ができる。しかしながら、上記のＳｎ系はんだは、その
硬度がＳｎ−Ｐｂ系はんだと比較して硬い。例えば、Ｓ
ｎ−Ｓｂ系はんだでは、図３に示すように、その引っ張
り強度は７〜１５ｋｇｆ／ｍｍ2であり、Ｓｎ−Ｐｂ系
はんだの３．５ｋｇｆ／ｍｍ2よりも大きい。
てフリップチップ接合用のはんだバンプを形成すれば、
半導体装置のソフトエラー反転率を大幅に低減すること
ができる。しかしながら、上記のＳｎ系はんだは、その
硬度がＳｎ−Ｐｂ系はんだと比較して硬い。例えば、Ｓ
ｎ−Ｓｂ系はんだでは、図３に示すように、その引っ張
り強度は７〜１５ｋｇｆ／ｍｍ2であり、Ｓｎ−Ｐｂ系
はんだの３．５ｋｇｆ／ｍｍ2よりも大きい。
【００３２】このため、例えば、図４に示すようなはん
だバンプ１２を用いてはんだ接合を行うと、接合の際に
電極２４、２６に応力が集中し、疲労寿命の低下をもた
らすことが懸念される。本実施形態では、接合の際に電
極に応力が集中しない半導体装置の構造について示す。
だバンプ１２を用いてはんだ接合を行うと、接合の際に
電極２４、２６に応力が集中し、疲労寿命の低下をもた
らすことが懸念される。本実施形態では、接合の際に電
極に応力が集中しない半導体装置の構造について示す。
【００３３】本実施形態による半導体装置は、接合後の
はんだ合金の形状が、その中央部がくびれたウェスト形
状となるように構成していることに特徴がある。すなわ
ち、半導体基板１０に形成された電極２４上には、その
上部ほど細くなるように形成されたはんだバンプ１２が
形成されている。一方、半導体装置１４を搭載する回路
基板１６上の電極２６上にも、その上部ほど細くなるよ
うに形成されたはんだバンプ１２が形成されている。ま
た、回路基板１６には更に、接合する半導体基板１０と
回路基板１６との距離を所定の値にするためのスタッド
バンプ２８が形成されている。
はんだ合金の形状が、その中央部がくびれたウェスト形
状となるように構成していることに特徴がある。すなわ
ち、半導体基板１０に形成された電極２４上には、その
上部ほど細くなるように形成されたはんだバンプ１２が
形成されている。一方、半導体装置１４を搭載する回路
基板１６上の電極２６上にも、その上部ほど細くなるよ
うに形成されたはんだバンプ１２が形成されている。ま
た、回路基板１６には更に、接合する半導体基板１０と
回路基板１６との距離を所定の値にするためのスタッド
バンプ２８が形成されている。
【００３４】このようにして形成された半導体装置１４
を回路基板１６に接合すると、半導体装置１４のはんだ
バンプ１２と、回路基板１６のはんだバンプ１２とによ
り、その中央部がくびれたはんだ合金による接合３０が
形成される。半導体装置１４と回路基板１６との間の間
隔は、スタッドバンプ２８により所望の距離に制御され
ている。
を回路基板１６に接合すると、半導体装置１４のはんだ
バンプ１２と、回路基板１６のはんだバンプ１２とによ
り、その中央部がくびれたはんだ合金による接合３０が
形成される。半導体装置１４と回路基板１６との間の間
隔は、スタッドバンプ２８により所望の距離に制御され
ている。
【００３５】このようなはんだバンプ１２を有する半導
体装置１４及び回路基板１６を構成することにより、接
合の際に電極２４、２６に与える応力集中を軽減するこ
とができるので、上記のＳｎ系はんだを用いてフリップ
チップ接合を行った場合にも、はんだ接合部の疲労寿命
の低下を抑制することができる。次に、本実施形態によ
る半導体装置について疲労寿命評価を行った結果を図６
を用いて説明する。
体装置１４及び回路基板１６を構成することにより、接
合の際に電極２４、２６に与える応力集中を軽減するこ
とができるので、上記のＳｎ系はんだを用いてフリップ
チップ接合を行った場合にも、はんだ接合部の疲労寿命
の低下を抑制することができる。次に、本実施形態によ
る半導体装置について疲労寿命評価を行った結果を図６
を用いて説明する。
【００３６】まず、疲労寿命評価用のサンプルとして、
電極２４をマトリクス状に配置した１３ｍｍ角の半導体
基板１０を作成した。電極２４は、膜厚約１００ｎｍの
Ｔｉ膜と、膜厚約２００ｎｍのＮｉ膜と、膜厚約２００
ｎｍのＡｕ膜を、スパッタ法により順次堆積した積層膜
により形成した。次いで、はんだ材料中のＰｂ濃度を１
ｐｐｍ以下にしたＳｎ−５ｗｔ％Ｓｂ合金をはんだ合金
として用い、回路基板１６の電極２６上及び半導体基板
１０の電極２４上にはんだバンプ１２を形成した。ま
た、回路基板１６上の四隅には、Ａｕよりなるスタッド
バンプ２８を形成した。スタッドバンプの高さは、接合
後のはんだバンプの高さが１２０μｍとなるように調整
した。
電極２４をマトリクス状に配置した１３ｍｍ角の半導体
基板１０を作成した。電極２４は、膜厚約１００ｎｍの
Ｔｉ膜と、膜厚約２００ｎｍのＮｉ膜と、膜厚約２００
ｎｍのＡｕ膜を、スパッタ法により順次堆積した積層膜
により形成した。次いで、はんだ材料中のＰｂ濃度を１
ｐｐｍ以下にしたＳｎ−５ｗｔ％Ｓｂ合金をはんだ合金
として用い、回路基板１６の電極２６上及び半導体基板
１０の電極２４上にはんだバンプ１２を形成した。ま
た、回路基板１６上の四隅には、Ａｕよりなるスタッド
バンプ２８を形成した。スタッドバンプの高さは、接合
後のはんだバンプの高さが１２０μｍとなるように調整
した。
【００３７】はんだバンプは、図６（ａ）に示すよう
に、メタルマスク３２により半導体基板１０を覆った
後、はんだ合金１２を蒸着することにより形成した。こ
のようにしてはんだバンプ１２を形成することにより、
その上部ほど細い形状のはんだバンプ１２を形成するこ
とができる（図６（ｂ））。このようにして、はんだバ
ンプ１２が半導体基板１０上に形成された半導体装置を
形成した。
に、メタルマスク３２により半導体基板１０を覆った
後、はんだ合金１２を蒸着することにより形成した。こ
のようにしてはんだバンプ１２を形成することにより、
その上部ほど細い形状のはんだバンプ１２を形成するこ
とができる（図６（ｂ））。このようにして、はんだバ
ンプ１２が半導体基板１０上に形成された半導体装置を
形成した。
【００３８】続いて、表面にフラックスを塗布した後、
半導体装置１４と回路基板１６の位置合わせを行い（図
６（ｃ））、コンベア炉中でリフローを行うことにより
半導体装置１４と回路基板１６とのフリップチップ接合
を行った（図６（ｄ））。このようにして接合した接合
３０は、その径が約１００μｍ、バンプ間のピッチが２
１０μｍ、バンプ高さが１２０μｍのウェスト形状であ
った。
半導体装置１４と回路基板１６の位置合わせを行い（図
６（ｃ））、コンベア炉中でリフローを行うことにより
半導体装置１４と回路基板１６とのフリップチップ接合
を行った（図６（ｄ））。このようにして接合した接合
３０は、その径が約１００μｍ、バンプ間のピッチが２
１０μｍ、バンプ高さが１２０μｍのウェスト形状であ
った。
【００３９】この後、このように形成したフリップチッ
プ接合体を−６５〜１２５℃の熱衝撃試験を行った結
果、１００サイクルの試験をクリアすることができ、Ｐ
ｂ−５ｗｔ％Ｓｎはんだと同程度の疲労寿命を有してい
ることが判った。このように、本実施形態によれば、第
１実施形態におけるＳｎ系はんだを用い、接合後のはん
だバンプの形状が、その中央部がくびれたウェスト形状
となるように構成したので、接合の際に電極に応力が集
中することを抑制することができる。これにより、Ｐｂ
−Ｓｎ系はんだと同等の疲労寿命を確保することができ
る。
プ接合体を−６５〜１２５℃の熱衝撃試験を行った結
果、１００サイクルの試験をクリアすることができ、Ｐ
ｂ−５ｗｔ％Ｓｎはんだと同程度の疲労寿命を有してい
ることが判った。このように、本実施形態によれば、第
１実施形態におけるＳｎ系はんだを用い、接合後のはん
だバンプの形状が、その中央部がくびれたウェスト形状
となるように構成したので、接合の際に電極に応力が集
中することを抑制することができる。これにより、Ｐｂ
−Ｓｎ系はんだと同等の疲労寿命を確保することができ
る。
【００４０】また、本実施形態では、回路基板１６上の
電極２６にも第１実施形態による半導体装置に用いたは
んだ合金を適用しているので、半導体装置が回路基板に
搭載された電子回路装置の信頼性をも高めることができ
る。なお、上記実施形態では、半導体装置を回路基板に
搭載する場合について説明したが、図２に示す半導体パ
ッケージを形成する際にも適用することができる。すな
わち、半導体装置１４を基板１８に接合する際に、図６
に示す方法により行うことができる。
電極２６にも第１実施形態による半導体装置に用いたは
んだ合金を適用しているので、半導体装置が回路基板に
搭載された電子回路装置の信頼性をも高めることができ
る。なお、上記実施形態では、半導体装置を回路基板に
搭載する場合について説明したが、図２に示す半導体パ
ッケージを形成する際にも適用することができる。すな
わち、半導体装置１４を基板１８に接合する際に、図６
に示す方法により行うことができる。
【００４１】
【発明の効果】以上の通り、本発明によれば、上記目的
は、半導体素子が形成された半導体基板と、半導体基板
上に絶縁膜を介して形成され、半導体素子に接続された
電極と、電極上に形成されたはんだ合金よりなるはんだ
バンプとを有する半導体装置において、はんだ合金とし
て、Ｓｎと、Ｂｉ又は原子番号が８１未満のα崩壊しな
い元素との合金を用いるので、はんだバンプから発生す
るα線を低減することができる。これにより、半導体装
置のソフトエラー反転率を大幅に低減することができ
る。
は、半導体素子が形成された半導体基板と、半導体基板
上に絶縁膜を介して形成され、半導体素子に接続された
電極と、電極上に形成されたはんだ合金よりなるはんだ
バンプとを有する半導体装置において、はんだ合金とし
て、Ｓｎと、Ｂｉ又は原子番号が８１未満のα崩壊しな
い元素との合金を用いるので、はんだバンプから発生す
るα線を低減することができる。これにより、半導体装
置のソフトエラー反転率を大幅に低減することができ
る。
【００４２】また、はんだ合金から発生するα線量を低
減することにより、はんだバンプをマトリクス状に配置
することができるので、バンプのパッド径、ピッチサイ
ズを微細化する必要もなく、はんだバンプの疲労寿命の
低下を防止することができる。また、半導体装置の微細
化・電源電圧の低電圧化が更に進んだ場合にも、ソフト
エラーを効果的に防止することができる。
減することにより、はんだバンプをマトリクス状に配置
することができるので、バンプのパッド径、ピッチサイ
ズを微細化する必要もなく、はんだバンプの疲労寿命の
低下を防止することができる。また、半導体装置の微細
化・電源電圧の低電圧化が更に進んだ場合にも、ソフト
エラーを効果的に防止することができる。
【００４３】また、上記の半導体装置において、はんだ
合金を構成するＳｎ中に含まれるＰｂの量を１ｐｐｍ以
下にすれば、α崩壊する確率を従来の１／１０〜１／１
００以下に低減することができる。これにより、ソフト
エラー率を低減することができる。また、上記の半導体
装置において、はんだ合金はＳｎを最多成分として含有
することが望ましい。
合金を構成するＳｎ中に含まれるＰｂの量を１ｐｐｍ以
下にすれば、α崩壊する確率を従来の１／１０〜１／１
００以下に低減することができる。これにより、ソフト
エラー率を低減することができる。また、上記の半導体
装置において、はんだ合金はＳｎを最多成分として含有
することが望ましい。
【００４４】また、上記の半導体装置において、半導体
基板がはんだバンプによってフリップチップ接合された
支持基板と、半導体基板を覆うパッケージとを更に設け
れば、ソフトエラー耐性の強い半導体パッケージを形成
することができる。また、上記の半導体装置において、
半導体基板と支持基板の接合部におけるはんだ合金の形
状を、中央部がくびれたウェスト形状にすれば、電極に
かかる応力を分散することができるので、はんだの疲労
寿命の低下を防止することができる。
基板がはんだバンプによってフリップチップ接合された
支持基板と、半導体基板を覆うパッケージとを更に設け
れば、ソフトエラー耐性の強い半導体パッケージを形成
することができる。また、上記の半導体装置において、
半導体基板と支持基板の接合部におけるはんだ合金の形
状を、中央部がくびれたウェスト形状にすれば、電極に
かかる応力を分散することができるので、はんだの疲労
寿命の低下を防止することができる。
【００４５】また、支持基板と、支持基板上に形成され
た電極と、電極上に形成された上記のはんだバンプとに
より回路基板を構成するので、この回路基板上に半導体
装置を搭載した場合のソフトエラー発生を低減すること
ができる。また、回路基板と、回路基板の表面にフリッ
プチップ接合された上記の半導体装置とにより電子回路
装置を構成すれば、ソフトエラーによる半導体装置の誤
動作等を減少できるので、電子回路装置の信頼性を高め
ることができる。
た電極と、電極上に形成された上記のはんだバンプとに
より回路基板を構成するので、この回路基板上に半導体
装置を搭載した場合のソフトエラー発生を低減すること
ができる。また、回路基板と、回路基板の表面にフリッ
プチップ接合された上記の半導体装置とにより電子回路
装置を構成すれば、ソフトエラーによる半導体装置の誤
動作等を減少できるので、電子回路装置の信頼性を高め
ることができる。
【００４６】また、上記の電子回路装置において、半導
体装置と回路基板の接合部におけるはんだ合金の形状
を、中央部がくびれたウェスト形状にすれば、電極にか
かる応力を分散することができるので、はんだの疲労寿
命の低下を防止することができる。
体装置と回路基板の接合部におけるはんだ合金の形状
を、中央部がくびれたウェスト形状にすれば、電極にか
かる応力を分散することができるので、はんだの疲労寿
命の低下を防止することができる。
【図１】本発明の第１実施形態による半導体装置の構造
を示す概略図である。
を示す概略図である。
【図２】本発明の第１実施形態の変形例による半導体装
置の構造を示す概略断面図である。
置の構造を示す概略断面図である。
【図３】Ｓｎ−Ｓｂ系はんだの引っ張り強度とＳｂ添加
量との関係を示すグラフである。
量との関係を示すグラフである。
【図４】はんだバンプの形状による問題を説明する図で
ある。
ある。
【図５】本発明の第２実施形態による半導体装置の構造
を示す概略図である。
を示す概略図である。
【図６】本発明の第２実施形態において疲労寿命試験を
行った手順を示す図である。
行った手順を示す図である。
１０…半導体素子 １２…はんだバンプ １４…半導体装置 １６…回路基板 １８…基板 ２０…キャップ ２２…半導体パッケージ ２４…電極 ２６…電極 ２８…スタッドバンプ ３０…接合 ３２…メタルマスク
Claims (8)
- 【請求項１】 半導体素子が形成された半導体基板と、 前記半導体基板上に絶縁膜を介して形成され、前記半導
体素子に接続された電極と、 前記電極上に形成されたはんだ合金よりなるはんだバン
プとを有する半導体装置において、 前記はんだ合金は、Ｓｎと、Ｂｉ又は原子番号が８１未
満のα崩壊に関与しない元素との合金であることを特徴
とする半導体装置。 - 【請求項２】 請求項１記載の半導体装置において、 前記はんだ合金を構成するＳｎ中に含まれるＰｂの量が
１ｐｐｍ以下であることを特徴とする半導体装置。 - 【請求項３】 請求項１又は２記載の半導体装置におい
て、 前記はんだ合金は、前記Ｓｎを最多成分として含有する
ことを特徴とする半導体装置。 - 【請求項４】 請求項１乃至３のいずれかに記載の半導
体装置において、 前記半導体基板が前記はんだバンプによってフリップチ
ップ接合された支持基板と、 前記半導体基板を覆うパッケージとを更に有することを
特徴とする半導体装置。 - 【請求項５】 請求項４記載の半導体装置において、 前記半導体基板と前記支持基板の接合部における前記は
んだ合金の形状は、中央部がくびれたウェスト形状であ
ることを特徴とする半導体装置。 - 【請求項６】 支持基板と、 前記支持基板上に形成された電極と、 前記電極上に形成された請求項１乃至３のいずれかに記
載のはんだバンプとを有することを特徴とする回路基
板。 - 【請求項７】 回路基板と、 前記回路基板の表面にフリップチップ接合された請求項
１乃至３のいずれかに記載の半導体装置とを有すること
を特徴とする電子回路装置。 - 【請求項８】 請求項７記載の電子回路装置において、 前記半導体装置と前記回路基板の接合部における前記は
んだ合金の形状は、中央部がくびれたウェスト形状であ
ることを特徴とする電子回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP06220996A JP3568676B2 (ja) | 1996-03-19 | 1996-03-19 | 半導体装置、回路基板及び電子回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP06220996A JP3568676B2 (ja) | 1996-03-19 | 1996-03-19 | 半導体装置、回路基板及び電子回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09260427A true JPH09260427A (ja) | 1997-10-03 |
| JP3568676B2 JP3568676B2 (ja) | 2004-09-22 |
Family
ID=13193528
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP06220996A Expired - Fee Related JP3568676B2 (ja) | 1996-03-19 | 1996-03-19 | 半導体装置、回路基板及び電子回路装置 |
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|---|---|
| JP (1) | JP3568676B2 (ja) |
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| WO2007004394A1 (ja) | 2005-07-01 | 2007-01-11 | Nippon Mining & Metals Co., Ltd. | 高純度錫又は錫合金及び高純度錫の製造方法 |
| US7180114B2 (en) | 2004-03-22 | 2007-02-20 | Kabushiki Kaisha Toshiba | Semiconductor device |
| JP2007302496A (ja) * | 2006-05-10 | 2007-11-22 | Nikko Kinzoku Kk | 高純度酸化第一錫、同粉末及び高純度酸化第一錫の製造方法 |
| WO2011114824A1 (ja) | 2010-03-16 | 2011-09-22 | Jx日鉱日石金属株式会社 | α線量が少ない錫又は錫合金及びその製造方法 |
| WO2012120982A1 (ja) | 2011-03-07 | 2012-09-13 | Jx日鉱日石金属株式会社 | α線量が少ない銅又は銅合金及び銅又は銅合金を原料とするボンディングワイヤ |
| KR20130135307A (ko) | 2011-09-28 | 2013-12-10 | 제이엑스 닛코 닛세키 킨조쿠 가부시키가이샤 | 고순도 란탄의 제조 방법, 고순도 란탄, 고순도 란탄으로 이루어지는 스퍼터링 타깃 및 고순도 란탄을 주성분으로 하는 메탈 게이트막 |
| JP5534122B1 (ja) * | 2014-02-04 | 2014-06-25 | 千住金属工業株式会社 | 核ボール、はんだペースト、フォームはんだ、フラックスコート核ボールおよびはんだ継手 |
| US10711358B2 (en) | 2014-02-20 | 2020-07-14 | Jx Nippon Mining & Metals Corporation | Method of producing low alpha-ray emitting bismuth, and low alpha-ray emitting bismuth |
-
1996
- 1996-03-19 JP JP06220996A patent/JP3568676B2/ja not_active Expired - Fee Related
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| EP1900853A4 (en) * | 2005-07-01 | 2011-07-06 | Nippon Mining Co | HIGH-PURPLE TIN OR HIGH-TONE TIN ALLOY AND METHOD FOR PRODUCING HIGH-PURPLE TIN |
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| WO2011114824A1 (ja) | 2010-03-16 | 2011-09-22 | Jx日鉱日石金属株式会社 | α線量が少ない錫又は錫合金及びその製造方法 |
| US9394590B2 (en) | 2010-03-16 | 2016-07-19 | Jx Nippon Mining & Metals Corporation | Low α-dose tin or tin alloy, and method for producing same |
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