JPS6239820B2 - - Google Patents
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- JPS6239820B2 JPS6239820B2 JP55064310A JP6431080A JPS6239820B2 JP S6239820 B2 JPS6239820 B2 JP S6239820B2 JP 55064310 A JP55064310 A JP 55064310A JP 6431080 A JP6431080 A JP 6431080A JP S6239820 B2 JPS6239820 B2 JP S6239820B2
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- Japan
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- semiconductor
- semiconductor element
- contact area
- contact
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W42/00—Arrangements for protection of devices
- H10W42/20—Arrangements for protection of devices protecting against electromagnetic or particle radiation, e.g. light, X-rays, gamma-rays or electrons
- H10W42/25—Arrangements for protection of devices protecting against electromagnetic or particle radiation, e.g. light, X-rays, gamma-rays or electrons against alpha rays, e.g. for outer space applications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/071—Connecting or disconnecting
- H10W72/075—Connecting or disconnecting of bond wires
- H10W72/07541—Controlling the environment, e.g. atmosphere composition or temperature
- H10W72/07551—Controlling the environment, e.g. atmosphere composition or temperature characterised by changes in properties of the bond wires during the connecting
-
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
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- H10W72/50—Bond wires
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
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- H10W72/90—Bond pads, in general
- H10W72/931—Shapes of bond pads
- H10W72/932—Plan-view shape, i.e. in top view
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W90/00—Package configurations
- H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
- H10W90/721—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bump connectors
- H10W90/722—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bump connectors between stacked chips
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- Wire Bonding (AREA)
- Semiconductor Memories (AREA)
- Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】
この発明はα線によるソフトエラーを防止する
ことができる半導体装置に関するものである。
ことができる半導体装置に関するものである。
通常、半導体集積回路装置はシリコンなどの半
導体基板の表面付近にトランジスタ、ダイオー
ド、抵抗、コンデンサなどの電気部品を作り込
み、アルミニウムなどの導電体結線により半導体
回路を形成し、この半導体素子をセラミツクなど
で作つたパツケージに融着し、アルミニウムなど
の金属細線によりチツプ上のボンデイングパツド
とパツケージのリード間を接続し、蓋を被せて製
造するものである。一方、前記構造の半導体装置
では近年セラミツクパツケージなどから放射され
るα線によつて、半導体集積回路装置が誤動作す
る、いわゆるソフトエラーの問題がクローズアツ
プされてきた。これはパツケージの材料であるセ
ラミツクのみならず、金属蓋または蓋の溶接材な
どからも放射されるα線が半導体素子表面に入射
し、半導体基板中に電子・正孔対を発生させ、こ
のキヤリアによつて半導体集積回路装置が誤動作
する欠点があつた。
導体基板の表面付近にトランジスタ、ダイオー
ド、抵抗、コンデンサなどの電気部品を作り込
み、アルミニウムなどの導電体結線により半導体
回路を形成し、この半導体素子をセラミツクなど
で作つたパツケージに融着し、アルミニウムなど
の金属細線によりチツプ上のボンデイングパツド
とパツケージのリード間を接続し、蓋を被せて製
造するものである。一方、前記構造の半導体装置
では近年セラミツクパツケージなどから放射され
るα線によつて、半導体集積回路装置が誤動作す
る、いわゆるソフトエラーの問題がクローズアツ
プされてきた。これはパツケージの材料であるセ
ラミツクのみならず、金属蓋または蓋の溶接材な
どからも放射されるα線が半導体素子表面に入射
し、半導体基板中に電子・正孔対を発生させ、こ
のキヤリアによつて半導体集積回路装置が誤動作
する欠点があつた。
したがつて、この発明の目的はα線を遮断し
て、ソフトエラーを防止することができると共
に、高集積度を実現できる半導体装置を提供する
ものである。
て、ソフトエラーを防止することができると共
に、高集積度を実現できる半導体装置を提供する
ものである。
このような目的を達成するため、この発明は、
周辺部にボンデイングバツドを形成しかつこれよ
り内方へ複数の第１の接点領域を形成すると共に
少くとも各第１の接点領域により包囲される範囲
へ半導体回路を形成した第１の半導体素子と、各
第１の接点領域と対向する複数の第２の接点領域
を形成しかつ同一面へ半導体回路を形成すると共
にα線の透過しない厚さを有する第２の半導体素
子とを備え、第１の半導体素子に形成した各第１
の接点領域と第２の半導体素子に形成した各第２
の接点領域とを接続部材を介し対向して結合した
ものであり、以下実施例を用いて詳細に説明す
る。
周辺部にボンデイングバツドを形成しかつこれよ
り内方へ複数の第１の接点領域を形成すると共に
少くとも各第１の接点領域により包囲される範囲
へ半導体回路を形成した第１の半導体素子と、各
第１の接点領域と対向する複数の第２の接点領域
を形成しかつ同一面へ半導体回路を形成すると共
にα線の透過しない厚さを有する第２の半導体素
子とを備え、第１の半導体素子に形成した各第１
の接点領域と第２の半導体素子に形成した各第２
の接点領域とを接続部材を介し対向して結合した
ものであり、以下実施例を用いて詳細に説明す
る。
第１図はこの発明に係る半導体装置の一実施例
を示す平面図であり、第２図は第１図のＡ−
A′断面図である。同図において、１は半導体回
路を含む第１の半導体素子、２はこの第１の半導
体素子１の周辺部に設けた複数個のボンデイング
パツド、３はそれぞれのボンデイングパツド２に
接続する金属細線、４は第１の半導体素子１の周
辺部より内方に形成した第１の接点領域、５は半
導体素子支持台、６はα線が透過しない厚さを有
する第２の半導体素子、７はこの第２の半導体素
子６に第１の接点領域４と対向して形成した第２
の接点領域、８は前記第１の接点領域４と第２の
接点領域７とを接続するハンダ球からなる接続部
材である。
を示す平面図であり、第２図は第１図のＡ−
A′断面図である。同図において、１は半導体回
路を含む第１の半導体素子、２はこの第１の半導
体素子１の周辺部に設けた複数個のボンデイング
パツド、３はそれぞれのボンデイングパツド２に
接続する金属細線、４は第１の半導体素子１の周
辺部より内方に形成した第１の接点領域、５は半
導体素子支持台、６はα線が透過しない厚さを有
する第２の半導体素子、７はこの第２の半導体素
子６に第１の接点領域４と対向して形成した第２
の接点領域、８は前記第１の接点領域４と第２の
接点領域７とを接続するハンダ球からなる接続部
材である。
なお、第２の半導体素子６の厚さは前記のよう
にα線が透過しない厚さをもつことが必要である
が、通常α線は5MeV程度のエネルギーであり、
シリコン中をせいぜい25〜30μｍまでしか進入し
得ないので、これ以上の厚さがあればα線の透過
を防止することができ、通常は200μｍ以上ある
ため、十分である。
にα線が透過しない厚さをもつことが必要である
が、通常α線は5MeV程度のエネルギーであり、
シリコン中をせいぜい25〜30μｍまでしか進入し
得ないので、これ以上の厚さがあればα線の透過
を防止することができ、通常は200μｍ以上ある
ため、十分である。
また、第１の半導体素子１には、少くとも第１
の接点領域４により包囲される範囲内に半導体回
路が形成されており、第２の半導体素子６には、
第２の接点領域７と同一面に同様の半導体回路が
形成されている。
の接点領域４により包囲される範囲内に半導体回
路が形成されており、第２の半導体素子６には、
第２の接点領域７と同一面に同様の半導体回路が
形成されている。
次に、上記構成に係る半導体装置の製作につい
て説明する。
て説明する。
まず、第１の半導体素子１および第２の半導体
素子６を別々に公知の方法によつて形成する。そ
して、第１の半導体素子１の周辺部に複数個のボ
ンデイングバツド２を形成し、かつ、これより内
方へ第１の接点領域４および半導体回路を形成す
るが、この第１の接点領域４はニツケル、銅メツ
キによつて形成する。一方、第２の半導体素子６
上には第２の接点領域７および半導体回路を形成
したのち、ハンダ球からなる接続部材８を設ける
が、この第２の接点領域７は例えばアルミニウム
上にニツケル、銅をメツキした通常の配線用メタ
ル材料で形成する。つぎに、この第２の半導体素
子６を裏返しにして、第１の接点領域４と第２の
接点領域７とを接続部材８を介し互に対向して配
置する。ついで、N2ガス雰囲気300℃で熱処理を
行なうことによつて、第１の接点領域４と第２の
接点領域７を接続部材８によつて接続することが
できる。このように、第１の半導体素子１と第２
の半導体素子６とを結合して構成した複合半導体
素子をパツケージの半導体素子支持台５に融着す
る。そして、金属細線３の一端をボンデイングパ
ツド２に接続すると共に金属細線３の他端をパツ
ケージの図示せぬリード線に接続する。
素子６を別々に公知の方法によつて形成する。そ
して、第１の半導体素子１の周辺部に複数個のボ
ンデイングバツド２を形成し、かつ、これより内
方へ第１の接点領域４および半導体回路を形成す
るが、この第１の接点領域４はニツケル、銅メツ
キによつて形成する。一方、第２の半導体素子６
上には第２の接点領域７および半導体回路を形成
したのち、ハンダ球からなる接続部材８を設ける
が、この第２の接点領域７は例えばアルミニウム
上にニツケル、銅をメツキした通常の配線用メタ
ル材料で形成する。つぎに、この第２の半導体素
子６を裏返しにして、第１の接点領域４と第２の
接点領域７とを接続部材８を介し互に対向して配
置する。ついで、N2ガス雰囲気300℃で熱処理を
行なうことによつて、第１の接点領域４と第２の
接点領域７を接続部材８によつて接続することが
できる。このように、第１の半導体素子１と第２
の半導体素子６とを結合して構成した複合半導体
素子をパツケージの半導体素子支持台５に融着す
る。そして、金属細線３の一端をボンデイングパ
ツド２に接続すると共に金属細線３の他端をパツ
ケージの図示せぬリード線に接続する。
このように構成した半導体素子においてはパツ
ケージまたは蓋などから放射されるα線は第２の
半導体素子６によつて遮蔽されるため、ソフトエ
ラーを防止することができる。しかも、第１の半
導体素子１と第２の半導体素子６との間の間隔が
小さいため、横方向から入射するα線を無視する
ことができる。たゞし第１の半導体素子１のワイ
ヤボンデイングパツド２付近は金属細線３があれ
ため、露出されており、α線に曝されているが、
α線に当つても誤動作しない回路であねばソフト
エラーは発生しないことはもちろんである。この
ため、α線が問題になる集積回路装置は例えば
MOSダイナミツクメモリのメモリ部などに限定
されており、第２の半導体素子６によりカバーさ
れる範囲へこれらを形成し、この範囲のみを遮蔽
すれば実際上問題はない。また、第２の半導体素
子６は前記したように、α線が透過しない程度の
厚さがあればよいことはもちろんであるが、更に
強力な放射線に曝される場合には、裏面に例えば
Au、Pt、Ta、Ｗなどの放射線を遮断する被膜を
形成すればよい。
ケージまたは蓋などから放射されるα線は第２の
半導体素子６によつて遮蔽されるため、ソフトエ
ラーを防止することができる。しかも、第１の半
導体素子１と第２の半導体素子６との間の間隔が
小さいため、横方向から入射するα線を無視する
ことができる。たゞし第１の半導体素子１のワイ
ヤボンデイングパツド２付近は金属細線３があれ
ため、露出されており、α線に曝されているが、
α線に当つても誤動作しない回路であねばソフト
エラーは発生しないことはもちろんである。この
ため、α線が問題になる集積回路装置は例えば
MOSダイナミツクメモリのメモリ部などに限定
されており、第２の半導体素子６によりカバーさ
れる範囲へこれらを形成し、この範囲のみを遮蔽
すれば実際上問題はない。また、第２の半導体素
子６は前記したように、α線が透過しない程度の
厚さがあればよいことはもちろんであるが、更に
強力な放射線に曝される場合には、裏面に例えば
Au、Pt、Ta、Ｗなどの放射線を遮断する被膜を
形成すればよい。
したがつて、第２の半導体素子６の付加によ
り、高集積度が実現すると共にLSIでは半導体素
子の集積規模が増大するのに従い、いわゆる欠陥
による歩留りが低下するが、各機能を複数に分割
し、各個に製造することによつて、大幅に歩留り
の向上を図ることができるので、このような観点
からも歩留りを向上させ、コストの低下を図るこ
とができる。
り、高集積度が実現すると共にLSIでは半導体素
子の集積規模が増大するのに従い、いわゆる欠陥
による歩留りが低下するが、各機能を複数に分割
し、各個に製造することによつて、大幅に歩留り
の向上を図ることができるので、このような観点
からも歩留りを向上させ、コストの低下を図るこ
とができる。
以上、詳細に説明したように、この発明に係る
半導体装置によれば簡単な構造により、α線を遮
断することができるのと共に、高集積度が実現
し、ソフトエラーの防止およびLSIの小形化、高
機能化が同時に得られる効果を呈する。
半導体装置によれば簡単な構造により、α線を遮
断することができるのと共に、高集積度が実現
し、ソフトエラーの防止およびLSIの小形化、高
機能化が同時に得られる効果を呈する。
第１図はこの発明に係る半導体装置の一実施例
を示す平面図、第２図は第１図のＡ−A′断面図
である。 １…第１の半導体素子、２…ボンデイングパツ
ド、３…金属細線、４…第１の接点領域、５…半
導体素子支持台、６…第２の半導体素子、７…第
２の接点領域、８…接続部材。なお、図中、同一
要素は同一または相当部分を示す。
を示す平面図、第２図は第１図のＡ−A′断面図
である。 １…第１の半導体素子、２…ボンデイングパツ
ド、３…金属細線、４…第１の接点領域、５…半
導体素子支持台、６…第２の半導体素子、７…第
２の接点領域、８…接続部材。なお、図中、同一
要素は同一または相当部分を示す。
Claims (1)
- 【特許請求の範囲】 １ 周辺部にボンデイングバツドを形成しかつこ
れより内方へ複数の第１の接点領域を形成すると
共に少くとも前記各第１の接点領域により包囲さ
れる範囲へ半導体回路を形成した第１の半導体素
子と、前記第１の接点領域と対向する複数の第２
の接点領域を形成しかつ同一面へ半導体回路を形
成すると共にα線の透過しない厚さを有する第２
の半導体素子とを備え、前記第１の半導体素子に
形成した各第１の接点領域と第２の半導体素子に
形成した各第２の接点領域とを接続部材を介し対
向して結合したことを特徴とする半導体装置。 ２ 前記第２の半導体素子の接点領域を形成しな
い面にα線の遮蔽被膜を形成したことを特徴とす
る特許請求の範囲第１項記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6431080A JPS56158467A (en) | 1980-05-12 | 1980-05-12 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6431080A JPS56158467A (en) | 1980-05-12 | 1980-05-12 | Semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS56158467A JPS56158467A (en) | 1981-12-07 |
| JPS6239820B2 true JPS6239820B2 (ja) | 1987-08-25 |
Family
ID=13254530
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6431080A Granted JPS56158467A (en) | 1980-05-12 | 1980-05-12 | Semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS56158467A (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5988864A (ja) * | 1982-11-12 | 1984-05-22 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法 |
| US6682954B1 (en) | 1996-05-29 | 2004-01-27 | Micron Technology, Inc. | Method for employing piggyback multiple die #3 |
| US6208018B1 (en) | 1997-05-29 | 2001-03-27 | Micron Technology, Inc. | Piggyback multiple dice assembly |
| US6900528B2 (en) | 2001-06-21 | 2005-05-31 | Micron Technology, Inc. | Stacked mass storage flash memory package |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5845822B2 (ja) * | 1975-03-07 | 1983-10-12 | セイコーエプソン株式会社 | シユウセキカイロ |
| JPS5339068A (en) * | 1976-09-22 | 1978-04-10 | Hitachi Ltd | Semiconductor device |
| JPS6022498B2 (ja) * | 1976-11-22 | 1985-06-03 | 日本電気株式会社 | 半導体装置 |
| JPS5552246A (en) * | 1978-10-13 | 1980-04-16 | Mitsubishi Electric Corp | Semiconductor device |
-
1980
- 1980-05-12 JP JP6431080A patent/JPS56158467A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS56158467A (en) | 1981-12-07 |
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