JPH09260501A - ホトダイオード内蔵半導体集積回路 - Google Patents
ホトダイオード内蔵半導体集積回路Info
- Publication number
- JPH09260501A JPH09260501A JP8068388A JP6838896A JPH09260501A JP H09260501 A JPH09260501 A JP H09260501A JP 8068388 A JP8068388 A JP 8068388A JP 6838896 A JP6838896 A JP 6838896A JP H09260501 A JPH09260501 A JP H09260501A
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- JP
- Japan
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- region
- photodiode
- isolation region
- type
- epitaxial layer
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Abstract
(57)【要約】
【課題】 Ｐ−型拡散と同時的に分離領域に隣接して低
不純物濃度の第２の分離領域を設けることにより、ホト
ダイオードの寄生容量を減じ高速応答性を実現する。 【解決手段】 エピタキシャル層を貫通するＰ＋型分離
領域１２で分離した島領域１３を形成し、この島領域１
３にホトダイオード１４を形成する。ＩＩＬ１５のＰ−
ベース領域１８の選択拡散と同時的に分離領域１２に隣
接して分離領域１２より低不純物濃度のＰ−型の第２の
分離領域２７を形成し、第２の分離領域２７内部にも空
乏層２８が広がる構造とする。
不純物濃度の第２の分離領域を設けることにより、ホト
ダイオードの寄生容量を減じ高速応答性を実現する。 【解決手段】 エピタキシャル層を貫通するＰ＋型分離
領域１２で分離した島領域１３を形成し、この島領域１
３にホトダイオード１４を形成する。ＩＩＬ１５のＰ−
ベース領域１８の選択拡散と同時的に分離領域１２に隣
接して分離領域１２より低不純物濃度のＰ−型の第２の
分離領域２７を形成し、第２の分離領域２７内部にも空
乏層２８が広がる構造とする。
Description
【０００１】
【発明の属する技術分野】本発明は、ホトダイオードを
内蔵する半導体集積回路の、ホトダイオードの応答速度
改善に関する。
内蔵する半導体集積回路の、ホトダイオードの応答速度
改善に関する。
【０００２】
【従来の技術】受光素子であるフオトダイオードとその
周辺回路とを一体化したモノリシック光半導体集積回路
装置はそれぞれを別個に作りハイブリッド化した集積回
路装置に比べて、大幅なコストダウンが実現でき、外部
から電磁界による雑音にも強い利点を有している。
周辺回路とを一体化したモノリシック光半導体集積回路
装置はそれぞれを別個に作りハイブリッド化した集積回
路装置に比べて、大幅なコストダウンが実現でき、外部
から電磁界による雑音にも強い利点を有している。
【０００３】従来の光半導体集積回路装置は例えば特開
平１−２０５５６４号に記載されているものが知られて
いる。図２を用いて従来の光半導体集積回路装置につい
て説明する。図２において、１はＰ型の半導体基板、２
はＮ‐型のエピタキシヤル層、３はＰ＋型の分離領域、
４はＮ＋型カソード取り出し拡散領域、５はカソード電
極、６はシリコン酸化膜、７はＮＰＮトランジスタのＰ
型ベース領域、８はＮＰＮトランジスタのＮ＋型エミッ
タ領域、９はＮ＋型の埋め込み層である。
平１−２０５５６４号に記載されているものが知られて
いる。図２を用いて従来の光半導体集積回路装置につい
て説明する。図２において、１はＰ型の半導体基板、２
はＮ‐型のエピタキシヤル層、３はＰ＋型の分離領域、
４はＮ＋型カソード取り出し拡散領域、５はカソード電
極、６はシリコン酸化膜、７はＮＰＮトランジスタのＰ
型ベース領域、８はＮＰＮトランジスタのＮ＋型エミッ
タ領域、９はＮ＋型の埋め込み層である。
【０００４】かかる構造では、半導体基板１と分離領域
３で囲まれたエピタキシヤル層２との間で形成されるＰ
Ｎ接合をホトダイオードとして利用される。このホトダ
イオードではエピタキシヤル層２に入射される光により
発生されるキャリアを電流としてカソード取り出し拡散
領域４にオーミック接触したカソード電極５から検出し
て用いる。
３で囲まれたエピタキシヤル層２との間で形成されるＰ
Ｎ接合をホトダイオードとして利用される。このホトダ
イオードではエピタキシヤル層２に入射される光により
発生されるキャリアを電流としてカソード取り出し拡散
領域４にオーミック接触したカソード電極５から検出し
て用いる。
【０００５】
【発明が解決しようとする課題】しかしながら、かかる
構造の光半導体集積回路装置では空乏層１０による寄生
容量が必然的に形成されるので、寄生容量が大きいほど
フオトダイオードＰＤの周波数特性が悪くなり、高速動
作を阻害する問題点を有している。特にＰ＋分離領域３
にあっては、素子間分離を行うという目的から比較的高
い不純物濃度で形成するため、空乏層が広がらず、これ
が寄生容量を増大させる原因になっている。
構造の光半導体集積回路装置では空乏層１０による寄生
容量が必然的に形成されるので、寄生容量が大きいほど
フオトダイオードＰＤの周波数特性が悪くなり、高速動
作を阻害する問題点を有している。特にＰ＋分離領域３
にあっては、素子間分離を行うという目的から比較的高
い不純物濃度で形成するため、空乏層が広がらず、これ
が寄生容量を増大させる原因になっている。
【０００６】
【課題を解決するための手段】本発明はかかる従来の課
題に鑑みなされたもので、ホトダイオードを形成するエ
ピタキシャル層と分離領域との間に、Ｐ−型の第２の分
離領域を形成することにより、寄生容量を減らし、応答
速度を改善したホトダイオード内蔵半導体集積回路を提
供するものである。
題に鑑みなされたもので、ホトダイオードを形成するエ
ピタキシャル層と分離領域との間に、Ｐ−型の第２の分
離領域を形成することにより、寄生容量を減らし、応答
速度を改善したホトダイオード内蔵半導体集積回路を提
供するものである。
【０００７】また、第２の分離領域を形成するに当た
り、ＩＩＬのＰ−ベース領域、またはＮチャンネル型Ｍ
ＯＳＦＥＴのＰ−ウェル領域を用いることにより、工程
を簡素にして組み込むものである。本発明に依れば、元
々エピタキシャル層が低不純物濃度であることに加え、
Ｐ＋分離領域とＮ型エピタキシャル層との間にＰ−型の
第２の分離領域を形成したので、ホトダイオードを形成
するＰＮ接合がＰ−／Ｎ−型接合になり、空乏層による
寄生容量を減じてホトダイオードの周波数特性の悪化を
排除でき、高速動作を実現できる。
り、ＩＩＬのＰ−ベース領域、またはＮチャンネル型Ｍ
ＯＳＦＥＴのＰ−ウェル領域を用いることにより、工程
を簡素にして組み込むものである。本発明に依れば、元
々エピタキシャル層が低不純物濃度であることに加え、
Ｐ＋分離領域とＮ型エピタキシャル層との間にＰ−型の
第２の分離領域を形成したので、ホトダイオードを形成
するＰＮ接合がＰ−／Ｎ−型接合になり、空乏層による
寄生容量を減じてホトダイオードの周波数特性の悪化を
排除でき、高速動作を実現できる。
【０００８】
【発明の実施の形態】以下に本発明を図面を参照しなが
ら詳細に説明する。図１は本発明によるホトダイオード
内蔵半導体集積回路を示す断面図である。図１におい
て、１１はＰ型の半導体基板、１２はＮ‐型のエピタキ
シャル層を分離するＰ＋型分離領域、１３はＰ＋分離領
域１２によって分離されたエピタキシャル層から成る島
領域である。各島領域１３にホトダイオード１４、ＩＩ
Ｌ１５、およびＮＰＮトランジスタ１６が各々組み込ま
れている。１７は島領域１３の表面に形成したホトダイ
オード１４のＮ＋型カソード取り出し拡散領域、１８は
ＩＩＬのＰ−型ベース領域、１９はＩＩＬのＮ＋コレク
タ領域、２０はＩＩＬのＰ型インジェクタ領域、２１は
ＩＩＬのＰ型ベースコンタクト領域、２２はＮＰＮトラ
ンジスタのＰ型ベース領域、２３はＮ＋型エミッタ領
域、２４はＮ＋型コレクタコンタクト領域、２５はシリ
コン酸化膜、２６はアルミ電極である。
ら詳細に説明する。図１は本発明によるホトダイオード
内蔵半導体集積回路を示す断面図である。図１におい
て、１１はＰ型の半導体基板、１２はＮ‐型のエピタキ
シャル層を分離するＰ＋型分離領域、１３はＰ＋分離領
域１２によって分離されたエピタキシャル層から成る島
領域である。各島領域１３にホトダイオード１４、ＩＩ
Ｌ１５、およびＮＰＮトランジスタ１６が各々組み込ま
れている。１７は島領域１３の表面に形成したホトダイ
オード１４のＮ＋型カソード取り出し拡散領域、１８は
ＩＩＬのＰ−型ベース領域、１９はＩＩＬのＮ＋コレク
タ領域、２０はＩＩＬのＰ型インジェクタ領域、２１は
ＩＩＬのＰ型ベースコンタクト領域、２２はＮＰＮトラ
ンジスタのＰ型ベース領域、２３はＮ＋型エミッタ領
域、２４はＮ＋型コレクタコンタクト領域、２５はシリ
コン酸化膜、２６はアルミ電極である。
【０００９】Ｐ型の半導体基板１１はシリコン単結晶基
板を用い、半導体集積回路装置を完成したときに数Ω・
ｃｍ以上の比抵抗を有しており、また半導体集積回路装
置を機械的に支持しているので３００ミクロン以上と厚
く形成されている。Ｎ一型のエピタキシャル層は半導体
基板１１上に気相成長法によりリン（Ｐ）ドープで成長
され、比抵抗が数・ｃｍ以上、厚さ数μに積層される。
この厚みは入射される光により最適の厚みに選定され
る。なお、エピタキシャル層の不純物濃度をホトダイオ
ード１４にとっての最適値とし、ＮＰＮトランジスタ１
６側にはコレクタとなる部分にＮ型の不純物を拡散して
不純物濃度の不足分を補うような形態でも構わない分離
領域１２は、基板１１表面から上方向に拡散形成した下
拡散層１２ａと、エピタキシャル層表面から下方向に拡
散形成した上拡散層１２ｂとを連結することで構成して
いる。
板を用い、半導体集積回路装置を完成したときに数Ω・
ｃｍ以上の比抵抗を有しており、また半導体集積回路装
置を機械的に支持しているので３００ミクロン以上と厚
く形成されている。Ｎ一型のエピタキシャル層は半導体
基板１１上に気相成長法によりリン（Ｐ）ドープで成長
され、比抵抗が数・ｃｍ以上、厚さ数μに積層される。
この厚みは入射される光により最適の厚みに選定され
る。なお、エピタキシャル層の不純物濃度をホトダイオ
ード１４にとっての最適値とし、ＮＰＮトランジスタ１
６側にはコレクタとなる部分にＮ型の不純物を拡散して
不純物濃度の不足分を補うような形態でも構わない分離
領域１２は、基板１１表面から上方向に拡散形成した下
拡散層１２ａと、エピタキシャル層表面から下方向に拡
散形成した上拡散層１２ｂとを連結することで構成して
いる。
【００１０】Ｎ＋型のカソード取り出し拡散領域１７は
選択拡散法によりたとえばＮＰＮトランジスタ１６のエ
ミツタ領域２３拡散時に同時にエピタキシヤル層の上面
に形成される。そのカソード取り出し拡散領域１７には
オーミック接触するアルミニウムのカソード電極１６ａ
を設ける。カソード取りだし拡散領域１７周囲のＰ＋型
分離領域１２の表面にはアノード電極２６ｂを設ける。
選択拡散法によりたとえばＮＰＮトランジスタ１６のエ
ミツタ領域２３拡散時に同時にエピタキシヤル層の上面
に形成される。そのカソード取り出し拡散領域１７には
オーミック接触するアルミニウムのカソード電極１６ａ
を設ける。カソード取りだし拡散領域１７周囲のＰ＋型
分離領域１２の表面にはアノード電極２６ｂを設ける。
【００１１】ホトダイオード１４部分を区画するＰ＋分
離領域１２に重ねて、分離領域１２よりは低不純物濃度
のＰ−型の第２の分離領域２７を形成する。第２の分離
領域２７は、分離領域の下拡散層１２ａと共に基板１１
表面から上方向に拡散形成した下部分２７ａと、ＩＩＬ
のベース領域１８拡散時に同時にエピタキシャル層表面
から拡散形成した上部分２７ｂとが連結して構成してい
る。第２の分離領域２７の下部分２７ａは工程を１つ付
加するので必ずしも必要ではないが、形成した方が本発
明の効果は大きくなる。 また、第２の分離領域２７は
カソード取り出し拡散領域１７を囲むように分離領域１
２の内側にのみ存在していれば良い。
離領域１２に重ねて、分離領域１２よりは低不純物濃度
のＰ−型の第２の分離領域２７を形成する。第２の分離
領域２７は、分離領域の下拡散層１２ａと共に基板１１
表面から上方向に拡散形成した下部分２７ａと、ＩＩＬ
のベース領域１８拡散時に同時にエピタキシャル層表面
から拡散形成した上部分２７ｂとが連結して構成してい
る。第２の分離領域２７の下部分２７ａは工程を１つ付
加するので必ずしも必要ではないが、形成した方が本発
明の効果は大きくなる。 また、第２の分離領域２７は
カソード取り出し拡散領域１７を囲むように分離領域１
２の内側にのみ存在していれば良い。
【００１２】そして、アノード電極２６ｂとカソード電
極２６ａとの間に＋５Ｖのごとき逆バイアスを印加する
ことにより、ホトダイオード１４を形成するＰＮ接合に
空乏層を形成する。この空乏層に外部から光が入射する
ことで光電流が発生し、アノード・カソード電極２６
ａ、２６ｂに信号電流が流れるようになっている。尚、
島領域１３と基板１１とのＰＮ接合、および島領域１３
と第２の分離領域２７とのＰＮ接合がホトダイオードと
なる。
極２６ａとの間に＋５Ｖのごとき逆バイアスを印加する
ことにより、ホトダイオード１４を形成するＰＮ接合に
空乏層を形成する。この空乏層に外部から光が入射する
ことで光電流が発生し、アノード・カソード電極２６
ａ、２６ｂに信号電流が流れるようになっている。尚、
島領域１３と基板１１とのＰＮ接合、および島領域１３
と第２の分離領域２７とのＰＮ接合がホトダイオードと
なる。
【００１３】図２にホトダイオード１４の部分拡大図を
示した。本発明によれば、分離領域１２に沿って低不純
物濃度の第２の分離領域２７を形成したので、島領域１
３のＮ−型層と第２の分離領域２７のＰ−型層とでホト
ダイオード１４のＰＮ接合の一部を構成する。従って、
空乏層２８を本来低不純物濃度の島領域１３側に広げる
ことができると共に、分離領域１２に隣接して形成した
第２の分離領域２７側にも拡大することができる。よっ
て従来と同じ逆バイアスを印加したときでも、空乏層２
８の幅できまるホトダイオードの寄生容量を大幅に減少
できる。
示した。本発明によれば、分離領域１２に沿って低不純
物濃度の第２の分離領域２７を形成したので、島領域１
３のＮ−型層と第２の分離領域２７のＰ−型層とでホト
ダイオード１４のＰＮ接合の一部を構成する。従って、
空乏層２８を本来低不純物濃度の島領域１３側に広げる
ことができると共に、分離領域１２に隣接して形成した
第２の分離領域２７側にも拡大することができる。よっ
て従来と同じ逆バイアスを印加したときでも、空乏層２
８の幅できまるホトダイオードの寄生容量を大幅に減少
できる。
【００１４】図３は本発明の第２の実施の形態を示す断
面図である。先の実施の形態と同じ箇所には同じ符号を
付して説明を省略する。図３を参照して、図面中央の島
領域１３にＩＩＬに代えてＮチャンネル型ＭＯＳＦＥＴ
３０を形成したＢｉＣＭＯＳ型集積回路である。３１は
Ｐ＋型の埋め込み層、３２はＰ−型のウェル領域であ
る。Ｎチャンネル型ＭＯＳＦＥＴ３０は、ウェル領域３
２の表面にＮ＋型のソース・ドレイン領域３３を形成
し、ウェル領域３２上を被覆するゲート絶縁膜（シリコ
ン酸化膜）上にゲート電極３４を配置したものである。
先の実施の形態と同様に、第２の分離領域の上部分２７
ｂが選択拡散によりＮチャンネル型ＭＯＳＦＥＴ３０の
Ｐ−型ウェル領域３２の形成と同時的に形成されてお
り、空乏層２８が第２の分離領域２７内部にも拡大する
ので、ホトダイオードの寄生容量を減じることができ
る。
面図である。先の実施の形態と同じ箇所には同じ符号を
付して説明を省略する。図３を参照して、図面中央の島
領域１３にＩＩＬに代えてＮチャンネル型ＭＯＳＦＥＴ
３０を形成したＢｉＣＭＯＳ型集積回路である。３１は
Ｐ＋型の埋め込み層、３２はＰ−型のウェル領域であ
る。Ｎチャンネル型ＭＯＳＦＥＴ３０は、ウェル領域３
２の表面にＮ＋型のソース・ドレイン領域３３を形成
し、ウェル領域３２上を被覆するゲート絶縁膜（シリコ
ン酸化膜）上にゲート電極３４を配置したものである。
先の実施の形態と同様に、第２の分離領域の上部分２７
ｂが選択拡散によりＮチャンネル型ＭＯＳＦＥＴ３０の
Ｐ−型ウェル領域３２の形成と同時的に形成されてお
り、空乏層２８が第２の分離領域２７内部にも拡大する
ので、ホトダイオードの寄生容量を減じることができ
る。
【００１５】
【発明の効果】以上に説明したとおり、本発明に依れば
分離領域１２に隣接して形成したＰ−型の第２の分離領
域２７の内部にも空乏層２８を広げることができるの
で、従来より分離領域１２側へ広がる空乏層２８の幅を
広げることができる。従ってホトダイオードの寄生容量
を減じることができ、ホトダイオードの高速応答性を改
善できる。
分離領域１２に隣接して形成したＰ−型の第２の分離領
域２７の内部にも空乏層２８を広げることができるの
で、従来より分離領域１２側へ広がる空乏層２８の幅を
広げることができる。従ってホトダイオードの寄生容量
を減じることができ、ホトダイオードの高速応答性を改
善できる。
【００１６】さらに、ＩＩＬのベース領域１８又はＮチ
ャンネル型ＭＯＳＦＥＴ３０のウェル領域３２を利用す
ることで、工程の簡素化を図ることができるものであ
る。
ャンネル型ＭＯＳＦＥＴ３０のウェル領域３２を利用す
ることで、工程の簡素化を図ることができるものであ
る。
【図１】本発明のホトダイオード内蔵半導体集積回路を
説明するための断面図である。
説明するための断面図である。
【図２】本発明のホトダイオード内蔵半導体集積回路を
説明するための拡大断面図である。
説明するための拡大断面図である。
【図３】本発明の第２の実施の形態を説明するための断
面図である。
面図である。
【図４】従来ホトダイオード内蔵半導体集積回路を説明
するための断面図である。
するための断面図である。
Claims (3)
- 【請求項１】 一導電型の半導体基板と、 前記半導体基板上に形成された逆導電型のエピタキシャ
ル層と、 前記エピタキシヤル層を貫通して前記エピタキシャル層
を複数の島領域に分離する一導電型の分離領域と、 前記島領域の一つの表面に形成した、一導電型のＩＩＬ
の低濃度ベース領域と、 前記低濃度ベース領域の表面に形成した、逆導電型のＩ
ＩＬのコレクタ領域と、 前記島領域の他の一つをカソードとするホトダイオード
とを具備するホトダイオード内蔵半導体装置において、 前記分離領域と前記カソードとなる島領域との間に、前
記ＩＩＬの低濃度ベース領域と同時的に前記分離領域よ
り低不純物濃度の第２の分離領域を形成したことを特徴
とするホトダイオード内蔵半導体集積回路。 - 【請求項２】 一導電型の半導体基板と、 前記半導体基板上に形成された逆導電型のエピタキシャ
ル層と、 前記エピタキシヤル層を貫通して前記エピタキシャル層
を複数の島領域に分離する一導電型の分離領域と、 前記島領域の一つの表面に形成した、一導電型の低濃度
ウェル領域と、 前記低濃度ウェル領域の表面に形成した、逆導電型のソ
ース・ドレイン領域と、 前記低濃度ウェル領域の上にゲート絶縁膜を介して設け
たゲート電極と、 前記島領域の他の一つをカソードとするホトダイオード
とを具備するホトダイオード内蔵半導体装置において、 前記分離領域と前記カソードとなる島領域との間に、前
記一導電型の低濃度ウェル領域と同時的に前記分離領域
より低不純物濃度の第２の分離領域を形成したことを特
徴とするホトダイオード内蔵半導体集積回路。 - 【請求項３】 前記第２の分離領域が前記エピタキシャ
ル層表面から前記基板表面まで達していることを特徴と
する請求項１又は請求項２に記載のホトダイオード内蔵
半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8068388A JPH09260501A (ja) | 1996-03-25 | 1996-03-25 | ホトダイオード内蔵半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8068388A JPH09260501A (ja) | 1996-03-25 | 1996-03-25 | ホトダイオード内蔵半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09260501A true JPH09260501A (ja) | 1997-10-03 |
Family
ID=13372294
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8068388A Pending JPH09260501A (ja) | 1996-03-25 | 1996-03-25 | ホトダイオード内蔵半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09260501A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1032049A3 (en) * | 1999-02-25 | 2005-10-12 | Canon Kabushiki Kaisha | Light-receiving element and photoelectric conversion device |
| KR101026245B1 (ko) * | 2007-09-04 | 2011-03-31 | 르네사스 일렉트로닉스 가부시키가이샤 | 세그먼트 포토다이오드 |
| KR20110084876A (ko) * | 2008-08-29 | 2011-07-26 | 타우-메트릭스 인코포레이티드 | 반도체 기판에 대한 집적 포토다이오드 |
-
1996
- 1996-03-25 JP JP8068388A patent/JPH09260501A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1032049A3 (en) * | 1999-02-25 | 2005-10-12 | Canon Kabushiki Kaisha | Light-receiving element and photoelectric conversion device |
| US7235831B2 (en) | 1999-02-25 | 2007-06-26 | Canon Kabushiki Kaisha | Light-receiving element and photoelectric conversion device |
| KR101026245B1 (ko) * | 2007-09-04 | 2011-03-31 | 르네사스 일렉트로닉스 가부시키가이샤 | 세그먼트 포토다이오드 |
| KR20110084876A (ko) * | 2008-08-29 | 2011-07-26 | 타우-메트릭스 인코포레이티드 | 반도체 기판에 대한 집적 포토다이오드 |
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