JPH09260715A - ホトダイオード内蔵半導体集積回路 - Google Patents

Abstract

(57)【要約】 【課題】 分離領域に隣接して低不純物濃度の領域を設
けることにより、ホトダイオードの寄生容量を減じ高速
応答性を実現する。 【解決手段】 エピタキシャル層１２を半導体基板１１
まで到達するＰ＋型分離領域１３で分離した島領域１４
を形成し、この島領域１４にホトダイオードを形成す
る。分離領域１３に隣接して分離領域１３より低不純物
濃度のＰ−型ウェル領域２４を形成し、Ｐ−ウェル領域
２４内部にも空乏層２５が広がる構造とする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ホトダイオードを
内蔵する半導体集積回路の、ホトダイオードの応答速度
改善に関する。

【０００２】

【従来の技術】受光素子であるフオトダイオードとその
周辺回路とを一体化したモノリシック光半導体集積回路
装置はそれぞれを別個に作りハイブリッド化した集積回
路装置に比べて、大幅なコストダウンが実現でき、外部
から電磁界による雑音にも強い利点を有している。

【０００３】従来の光半導体集積回路装置は例えば特開
平１−２０５５６４号に記載されているものが知られて
いる。図２を用いて従来の光半導体集積回路装置につい
て説明する。図２において、１はＰ型の半導体基板、２
はＮ‐型のエピタキシヤル層、３はＰ＋型の分離領域、
４はＮ＋型カソード取り出し拡散領域、５はカソード電
極、６はシリコン酸化膜、７はＮＰＮトランジスタのＰ
型ベース領域、８はＮＰＮトランジスタのＮ＋型エミッ
タ領域、９はＮ＋型の埋め込み層である。

【０００４】かかる構造では、半導体基板１と分離領域
３で囲まれたエピタキシヤル層２との間で形成されるＰ
Ｎ接合をホトダイオードとして利用される。このホトダ
イオードではエピタキシヤル層２に入射される光により
発生されるキャリアを電流としてカソード取り出し拡散
領域５にオーミック接触したカソード電極６から検出し
て用いる。

【０００５】

【発明が解決しようとする課題】しかしながら、かかる
構造の光半導体集積回路装置では空乏層１０による寄生
容量が必然的に形成されるので、寄生容量が大きいほど
フオトダイオードＰＤの周波数特性が悪くなり、高速動
作を阻害する問題点を有している。特にＰ＋分離領域３
にあっては、素子間分離を行うという目的から比較的高
い不純物濃度で形成するため、空乏層１０が広がらず、
これが寄生容量を増大させる原因になっている。

【０００６】

【課題を解決するための手段】本発明はかかる従来の課
題に鑑みなされたもので、ホトダイオードを形成するエ
ピタキシャル層と分離領域との間に、Ｐ−型のウェル領
域を形成することにより、寄生容量を減らし、応答速度
を改善したホトダイオード内蔵半導体集積回路を提供す
るものである。

【０００７】本発明に依れば、元々エピタキシャル層が
低不純物濃度であることに加え、Ｐ＋分離領域とＮ型エ
ピタキシャル層との間にＰ−型ウェル領域を形成したの
で、ホトダイオードを形成するＰＮ接合がＰ−／Ｎ型接
合になり、空乏層による寄生容量を減じてホトダイオー
ドの周波数特性の悪化を排除でき、高速動作を実現でき
る。

【０００８】

【発明の実施の形態】以下に本発明を図面を参照しなが
ら詳細に説明する。図１は本発明によるホトダイオード
内蔵半導体集積回路を示す断面図である。図１におい
て、１１はＰ型の半導体基板、１２はＮ‐型のエピタキ
シャル層、１３はＰ＋型分離領域、１４はＰ＋分離領域
１３によって分離されたエピタキシャル層１２から成る
島領域、１５は島領域１４の表面に形成したＮ＋型カソ
ード取り出し拡散領域、１６はカソード取り出し拡散領
域の表面にオーミックコンタクトするカソード電極、１
７はシリコン酸化膜である。

【０００９】ホトダイオードと同じ基板上に、ＮＰＮト
ランジスタを代表とする信号処理部分を形成する。１８
はコレクタとなる島領域１２の表面に形成したＰ型のベ
ース領域、１９はベース領域１８の表面に形成したＮ＋
型エミッタ領域、２０はベース電極、２１はエミッタ電
極、２２はＮ＋型埋め込み層である。Ｐ型の半導体基板
１１はシリコン単結晶基板を用い、半導体集積回路装置
を完成したときに数Ω・ｃｍの比抵抗を有しており、ま
た半導体集積回路装置を機械的に支持しているので３０
０ミクロン以上と厚く形成されている。

【００１０】Ｎ一型のエピタキシャル層１２は半導体基
板１１上に気相成長法によりリン（Ｐ）ドープで成長さ
れ、比抵抗が数Ω・ｃｍ以上、厚さ数μに積層される。
この厚みは入射される光により最適の厚みに選定され
る。また、エピタキシャル層１２の不純物濃度をホトダ
イオードにとっての最適値とし、ＮＰＮトランジスタ側
にはコレクタとなる部分にＮ型の不純物を拡散して不純
物濃度の不足分を補うような形態でも構わない。

【００１１】Ｎ＋型のカソード取り出し拡散領域１５は
選択拡散法によりたとえばＮＰＮトランジスタのエミツ
タ領域１９拡散時に同時にエピタキシヤル層１２の上面
に形成される。そのカソード取り出し拡散領域１５には
オーミック接触したアルミニウムのカソード電極１６を
設ける。カソード取りだし拡散領域１５周囲のＰ＋型分
離領域１３の表面にはアノード電極２３がコンタクトす
る。

【００１２】ホトダイオード部分を区画するＰ＋分離領
域１３に重ねて、分離領域１３よりは低不純物濃度のＰ
−型のウェル領域２４を形成する。このウェル領域２４
はエピタキシャル層１２を貫通することが望ましいが、
その途中まで、例えば分離領域１３として基板１１表面
から上方向への拡散層とエピタキシャル層１２表面から
下方向への拡散領域とを連結する上下分離手法で、前記
下方向への拡散領域と同じ程度の深さで終了しても構わ
ない。また、Ｐ−型ウェル領域２４はカソード取り出し
拡散領域１５を囲むように分離領域１３の内側にのみ存
在すれば良い。

【００１３】そして、アノード電極２３とカソード電極
１６に＋５Ｖのごとき逆バイアスを印加することによ
り、ホトダイオードを形成するＰＮ接合に空乏層２５を
形成する。この空乏層２５に外部から光が入射すること
で光電流が発生し、アノード・カソード電極１６、２３
間に信号電流が流れるようになっている、本発明に依れ
ば、空乏層２５を本来低不純物濃度のエピタキシャル層
１２側に広げることができると共に、分離領域１３に隣
接して形成したＰ−ウェル領域２５内部にも広げること
ができる。従って、従来と同じ逆バイアスを印加したと
きでも、空乏層２５の幅できまるホトダイオードの寄生
容量を大幅に減少できる。

【００１４】

【発明の効果】以上に説明したとおり、本発明に依れば
分離領域１３に隣接して形成したＰ−型ウェル領域２４
の内部にも空乏層２５を広げることができるので、従来
より分離領域１３側へ広がる空乏層２５の幅を広げるこ
とが出きる。従ってホトダイオードの寄生容量を減じる
ことができ、ホトダイオードの高速応答性を改善でき
る。

【図面の簡単な説明】

【図１】本発明のホトダイオード内蔵半導体集積回路を
説明するための断面図である。

【図２】従来ホトダイオード内蔵半導体集積回路を説明
するための断面図である。

Claims (2)

【特許請求の範囲】
1. 【請求項１】 一導電型の半導体基板と、 前記半導体基板上に形成された逆導電型のエピタキシャ
   ル層と、 前記エピタキシヤル層を貫通して前記エピタキシャル層
   を複数の島領域に分離する一導電型の分離領域と、 前記島領域と前記分離領域との、および前記分離領域と
   前記基板とのＰＮ接合をホトダイオードとして、このホ
   トダイオードを逆バイアスするように前記島領域と前記
   分離領域に各々電位を印加する電極とを具備するホトダ
   イオード内蔵半導体集積回路において、 前記分離領域と前記島領域との間に、前記分離領域より
   低不純物濃度の一導電型のウェル領域を形成したことを
   特徴とするホトダイオード内蔵半導体集積回路。
2. 【請求項２】 前記一導電型のウェル領域が前記エピタ
   キシャル層表面から前記基板表面まで達していることを
   特徴とする請求項１記載のホトダイオード内蔵半導体集
   積回路。