JPH09260518A - ホットエレクトロン注入プログラミング及びトンネル動作消去を有するｐｍｏｓメモリセル - Google Patents
ホットエレクトロン注入プログラミング及びトンネル動作消去を有するｐｍｏｓメモリセルInfo
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- JPH09260518A JPH09260518A JP30292496A JP30292496A JPH09260518A JP H09260518 A JPH09260518 A JP H09260518A JP 30292496 A JP30292496 A JP 30292496A JP 30292496 A JP30292496 A JP 30292496A JP H09260518 A JPH09260518 A JP H09260518A
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- H10B41/43—Simultaneous manufacture of periphery and memory cells comprising only one type of peripheral transistor
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H10D30/60—Insulated-gate field-effect transistors [IGFET]
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- H10D30/681—Floating-gate IGFETs having only two programming levels
- H10D30/684—Floating-gate IGFETs having only two programming levels programmed by hot carrier injection
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- Microelectronics & Electronic Packaging (AREA)
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- Non-Volatile Memory (AREA)
- Read Only Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【課題】 破壊的な接合ストレスを発生させることなし
にセルのチャンネル長を減少させることを可能としたＰ
ＭＯＳメモリセルを提供する。 【解決手段】 ＰチャンネルＭＯＳメモリセルは、Ｎ−
ウエル（１８）内に形成したＰ＋ソース（１４）及びド
レイン（１６）領域を有している。薄いトンネル酸化物
（２４）がウエル表面と上側に存在するフローティング
ゲート（２２）との間に設けられている。上側に存在す
る制御ゲート（２６）は、絶縁層（２８）によってフロ
ーティングゲートから絶縁されている。本装置は、アバ
ランシェブレークダウンなしで、チャンネル領域のドレ
イン端部からフローティングゲートへのホットエレクト
ロン注入によってプログラミングが行なわれ、そのこと
はプログラミング期間中にセルをビット毎に選択可能な
ものとさせている。消去、ドレイン、Ｎウエル領域を同
じくバイアスさせて、フローティングゲートからＮウエ
ルへの電子のトンネル動作によって行なわれる。
にセルのチャンネル長を減少させることを可能としたＰ
ＭＯＳメモリセルを提供する。 【解決手段】 ＰチャンネルＭＯＳメモリセルは、Ｎ−
ウエル（１８）内に形成したＰ＋ソース（１４）及びド
レイン（１６）領域を有している。薄いトンネル酸化物
（２４）がウエル表面と上側に存在するフローティング
ゲート（２２）との間に設けられている。上側に存在す
る制御ゲート（２６）は、絶縁層（２８）によってフロ
ーティングゲートから絶縁されている。本装置は、アバ
ランシェブレークダウンなしで、チャンネル領域のドレ
イン端部からフローティングゲートへのホットエレクト
ロン注入によってプログラミングが行なわれ、そのこと
はプログラミング期間中にセルをビット毎に選択可能な
ものとさせている。消去、ドレイン、Ｎウエル領域を同
じくバイアスさせて、フローティングゲートからＮウエ
ルへの電子のトンネル動作によって行なわれる。
Description
【０００１】
【発明の属する技術分野】本発明は、大略、非揮発性メ
モリ装置に関するものであって、更に詳細には、非常に
密度が高く且つ高速の非揮発性メモリ装置に関するもの
である。
モリ装置に関するものであって、更に詳細には、非常に
密度が高く且つ高速の非揮発性メモリ装置に関するもの
である。
【０００２】
【従来の技術】初期の半導体メモリはＰチャンネルフロ
ーティングゲートアバランシェ注入ＭＯＳ（ＦＡＭＯ
Ｓ）装置を使用していた。これらの装置は、空乏層から
フローティングゲートへアバランシェブレークダウンに
よって発生された高エネルギの電子が注入されるよう
に、Ｎウエル／ドレイン接合を横断して３５Ｖの逆バイ
アスを印加することによってプログラミングが行なわれ
る。フローティングゲートは、典型的に、ＵＶ照射を使
用して消去、即ち放電が行なわれる。比較的動作速度が
遅いことに加えて、アバランシェプログラミングのため
に必要とされる大きな逆バイアスは、高い電圧をオンチ
ップで発生することを不所望に必要としており、且つ装
置寸法を最小化することの可能な範囲を制限している。
ーティングゲートアバランシェ注入ＭＯＳ（ＦＡＭＯ
Ｓ）装置を使用していた。これらの装置は、空乏層から
フローティングゲートへアバランシェブレークダウンに
よって発生された高エネルギの電子が注入されるよう
に、Ｎウエル／ドレイン接合を横断して３５Ｖの逆バイ
アスを印加することによってプログラミングが行なわれ
る。フローティングゲートは、典型的に、ＵＶ照射を使
用して消去、即ち放電が行なわれる。比較的動作速度が
遅いことに加えて、アバランシェプログラミングのため
に必要とされる大きな逆バイアスは、高い電圧をオンチ
ップで発生することを不所望に必要としており、且つ装
置寸法を最小化することの可能な範囲を制限している。
【０００３】ＮＭＯＳ技術が改良されるにしたがい、半
導体製造業者は、ホールと比較して電子の本質的により
速い移動度を利用することが可能となり、且つＦＡＭＯ
Ｓセルよりも高速であり且つ必要とされるプログラミン
グ電圧が一層低い例えばＥＰＲＯＭ及びＥＥＰＲＯＭ等
のＮチャンネルメモリ装置の製造を開始した。例えばカ
リフォルニア州サンタクララのインテル社によって製造
されているＥＴＯＸフラッシュＥＰＲＯＭセル等のフロ
ーティングゲートＥＰＲＯＭセルは、接合をアバランシ
ェブレークダウンさせることなしにＮチャンネル／Ｎ＋
ドレイン接合からの電子のホット注入によって充電され
る。このようなプログラミングは、例えば、ソース領域
を接地しながら、１２Ｖを制御ゲートへ印加し且つ７Ｖ
をドレインへ印加させることによって実現することが可
能である。この電気的バイアスは、チャンネル領域を横
断してドレインへ向かって電子を加速させる。結果的に
発生する衝撃イオン化によるＮチャンネル／Ｎ＋ドレイ
ン接合近くで発生される高エネルギ電子は、より正の制
御ゲート電圧によって吸引され且つフローティングゲー
ト内に注入される。消去は、典型的に、制御ゲートを接
地しながら１２Ｖをソースへ印加することによって電子
のトンネル動作を介して達成される。ホットキャリア注
入を介してのプログラミングは、このようなＥＰＲＯＭ
セルをビットプログマブル、即ちビット毎にプログラム
することを可能とし、従って、選択トランジスタに対す
る必要性を取除いている。然しながら、Ｎチャンネル／
Ｎドレイン領域からのホットエレクトロン注入を介して
のフローティングゲートの充電は、高いプログラミング
電流を必要とし、従って、高い電力消費となる。更に、
上述したＥＴＯＸ／ＥＰＲＯＭセルは、読取擾乱をこう
むり且つ消去期間中の高いＮ＋ソース／Ｐ−基板接合電
圧の結果として長期間の信頼性の問題を有している場合
がある。更に、Ｎ＋ソース／Ｐ−基板接合においてのベ
ンドからベンドへのトンネル動作による消去は、高い消
去電流を発生し、消去期間中に不所望の量の電力を消費
する場合がある。
導体製造業者は、ホールと比較して電子の本質的により
速い移動度を利用することが可能となり、且つＦＡＭＯ
Ｓセルよりも高速であり且つ必要とされるプログラミン
グ電圧が一層低い例えばＥＰＲＯＭ及びＥＥＰＲＯＭ等
のＮチャンネルメモリ装置の製造を開始した。例えばカ
リフォルニア州サンタクララのインテル社によって製造
されているＥＴＯＸフラッシュＥＰＲＯＭセル等のフロ
ーティングゲートＥＰＲＯＭセルは、接合をアバランシ
ェブレークダウンさせることなしにＮチャンネル／Ｎ＋
ドレイン接合からの電子のホット注入によって充電され
る。このようなプログラミングは、例えば、ソース領域
を接地しながら、１２Ｖを制御ゲートへ印加し且つ７Ｖ
をドレインへ印加させることによって実現することが可
能である。この電気的バイアスは、チャンネル領域を横
断してドレインへ向かって電子を加速させる。結果的に
発生する衝撃イオン化によるＮチャンネル／Ｎ＋ドレイ
ン接合近くで発生される高エネルギ電子は、より正の制
御ゲート電圧によって吸引され且つフローティングゲー
ト内に注入される。消去は、典型的に、制御ゲートを接
地しながら１２Ｖをソースへ印加することによって電子
のトンネル動作を介して達成される。ホットキャリア注
入を介してのプログラミングは、このようなＥＰＲＯＭ
セルをビットプログマブル、即ちビット毎にプログラム
することを可能とし、従って、選択トランジスタに対す
る必要性を取除いている。然しながら、Ｎチャンネル／
Ｎドレイン領域からのホットエレクトロン注入を介して
のフローティングゲートの充電は、高いプログラミング
電流を必要とし、従って、高い電力消費となる。更に、
上述したＥＴＯＸ／ＥＰＲＯＭセルは、読取擾乱をこう
むり且つ消去期間中の高いＮ＋ソース／Ｐ−基板接合電
圧の結果として長期間の信頼性の問題を有している場合
がある。更に、Ｎ＋ソース／Ｐ−基板接合においてのベ
ンドからベンドへのトンネル動作による消去は、高い消
去電流を発生し、消去期間中に不所望の量の電力を消費
する場合がある。
【０００４】典型的なＥＥＰＲＯＭメモリセルのフロー
ティングゲートは、フローティングゲートをソース、ド
レイン、チャンネルから絶縁している薄い酸化物層を介
しての電子のトンネル動作によって充電される。例え
ば、このようなＥＥＰＲＯＭセルは、ソース、ドレイン
及び基板を接地した状態で、２０Ｖを制御ゲートへ印加
することによって消去することが可能である。その結果
発生する電界が電子を該酸化物層を介してソース／ドレ
イン及びチャンネルからフローティングゲートへトンネ
ル動作させる。プログラミング、即ちフローティングゲ
ートの放電は、制御ゲートを接地電圧に保持しながら２
０Ｖをドレインへ印加させることによって達成され、そ
の際に電界を逆とさせ且つ電子をフローティングゲート
からドレインへ移動させる。
ティングゲートは、フローティングゲートをソース、ド
レイン、チャンネルから絶縁している薄い酸化物層を介
しての電子のトンネル動作によって充電される。例え
ば、このようなＥＥＰＲＯＭセルは、ソース、ドレイン
及び基板を接地した状態で、２０Ｖを制御ゲートへ印加
することによって消去することが可能である。その結果
発生する電界が電子を該酸化物層を介してソース／ドレ
イン及びチャンネルからフローティングゲートへトンネ
ル動作させる。プログラミング、即ちフローティングゲ
ートの放電は、制御ゲートを接地電圧に保持しながら２
０Ｖをドレインへ印加させることによって達成され、そ
の際に電界を逆とさせ且つ電子をフローティングゲート
からドレインへ移動させる。
【０００５】該ＥＥＰＲＯＭセルは幾つかの欠点を有し
ている。第一に、電子のトンネル動作を容易とさせるた
めに、ドレインに近接したゲート酸化物の領域内にトン
ネル窓を開口させねばならない。このトンネル開口は、
記憶セルの寸法を増加させるばかりか、製造コスト及び
複雑性を増加させる。第二に、各ＥＥＰＲＯＭセルは、
プログラミング及び読取期間中にビットアドレス可能で
あるために、それ自身の選択トランジスタを必要とす
る。更に、このようなＥＥＰＲＯＭセルは、約２０Ｖの
比較的高いプログラミング電圧及び消去電圧を必要とす
る。このような高いプログラミング及び消去電圧をＥＥ
ＰＲＯＭセル内のＰ／Ｎ接合を横断して印加すること
は、セル寸法を減少させることの可能な量を不所望に制
限する。
ている。第一に、電子のトンネル動作を容易とさせるた
めに、ドレインに近接したゲート酸化物の領域内にトン
ネル窓を開口させねばならない。このトンネル開口は、
記憶セルの寸法を増加させるばかりか、製造コスト及び
複雑性を増加させる。第二に、各ＥＥＰＲＯＭセルは、
プログラミング及び読取期間中にビットアドレス可能で
あるために、それ自身の選択トランジスタを必要とす
る。更に、このようなＥＥＰＲＯＭセルは、約２０Ｖの
比較的高いプログラミング電圧及び消去電圧を必要とす
る。このような高いプログラミング及び消去電圧をＥＥ
ＰＲＯＭセル内のＰ／Ｎ接合を横断して印加すること
は、セル寸法を減少させることの可能な量を不所望に制
限する。
【０００６】
【発明が解決しようとする課題】本発明は、以上の点に
鑑みなされたものであって、上述した如き従来技術の欠
点を解消し、改良した非揮発性メモリ装置を提供するこ
とを目的とする。
鑑みなされたものであって、上述した如き従来技術の欠
点を解消し、改良した非揮発性メモリ装置を提供するこ
とを目的とする。
【０００７】
【課題を解決するための手段】本明細書に開示する非揮
発性半導体メモリセルは上述した従来技術における問題
を解消している。本発明によれば、ＰチャンネルＭＯＳ
トランジスタは、Ｐ−基板内に形成したＮ型ウエル内に
形成したＰ＋ソース領域及びＰ＋ドレイン領域を有して
いる。Ｎウエル表面と上側に存在するフローティングゲ
ートとの間に薄いトンネル酸化物が設けられている。一
実施例においては、この薄いトンネル酸化物は、本装置
の活性領域のかなりの部分にわたって延在している。上
側に存在する制御ゲートは、絶縁層によってフローティ
ングゲートから分離されている。Ｐチャンネル装置は、
チャンネル領域のドレイン端部からフローティングゲー
トへのホットエレクトロン注入を介してプログラミング
が行なわれる。このプログラミングのメカニズムは、低
いプログラミング電流及び低いプログラミング電圧を使
用してセルをビットプログラマブル、即ちビット毎にプ
ログラムすることを可能としている。消去は、Ｎウエ
ル、ソース、ドレインを等しくバイアスした状態で、フ
ローティングゲートからＮウエル、ソース、Ｎウエル内
のドレインへの電子のトンネル動作によって達成され
る。プログラミングモード又は消去モードのいずれにお
いても高いドレイン／ウエル接合バイアス電圧を使用し
ていないので、セルのチャンネル長は、接合ブレークダ
ウン及び破壊的接合ストレスを発生することなしに、減
少させることが可能である。このような高いＰ／Ｎ接合
電圧が存在しないことは、このようなセルの寸法を最小
とさせることを可能としている。
発性半導体メモリセルは上述した従来技術における問題
を解消している。本発明によれば、ＰチャンネルＭＯＳ
トランジスタは、Ｐ−基板内に形成したＮ型ウエル内に
形成したＰ＋ソース領域及びＰ＋ドレイン領域を有して
いる。Ｎウエル表面と上側に存在するフローティングゲ
ートとの間に薄いトンネル酸化物が設けられている。一
実施例においては、この薄いトンネル酸化物は、本装置
の活性領域のかなりの部分にわたって延在している。上
側に存在する制御ゲートは、絶縁層によってフローティ
ングゲートから分離されている。Ｐチャンネル装置は、
チャンネル領域のドレイン端部からフローティングゲー
トへのホットエレクトロン注入を介してプログラミング
が行なわれる。このプログラミングのメカニズムは、低
いプログラミング電流及び低いプログラミング電圧を使
用してセルをビットプログラマブル、即ちビット毎にプ
ログラムすることを可能としている。消去は、Ｎウエ
ル、ソース、ドレインを等しくバイアスした状態で、フ
ローティングゲートからＮウエル、ソース、Ｎウエル内
のドレインへの電子のトンネル動作によって達成され
る。プログラミングモード又は消去モードのいずれにお
いても高いドレイン／ウエル接合バイアス電圧を使用し
ていないので、セルのチャンネル長は、接合ブレークダ
ウン及び破壊的接合ストレスを発生することなしに、減
少させることが可能である。このような高いＰ／Ｎ接合
電圧が存在しないことは、このようなセルの寸法を最小
とさせることを可能としている。
【０００８】本発明に基づくＰチャンネルメモリセル
は、プログラミングが行なわれた場合に深い空乏内にお
いて動作することが可能であり、その際により高い読取
電流とすることを可能とし、従ってより高速の動作速度
とすることを可能としている。更に、本明細書に開示し
たメモリセルはプログラミングされた場合にのみ読取電
流を導通させ、且つ消去された場合には、フローティン
グゲート上の電圧よりもソース、ドレイン、Ｎウエル上
において一層高い電圧を有するものであるから、読取擾
乱の問題は取除かれている。
は、プログラミングが行なわれた場合に深い空乏内にお
いて動作することが可能であり、その際により高い読取
電流とすることを可能とし、従ってより高速の動作速度
とすることを可能としている。更に、本明細書に開示し
たメモリセルはプログラミングされた場合にのみ読取電
流を導通させ、且つ消去された場合には、フローティン
グゲート上の電圧よりもソース、ドレイン、Ｎウエル上
において一層高い電圧を有するものであるから、読取擾
乱の問題は取除かれている。
【０００９】
【発明の実施の形態】図１を参照すると、フラッシュメ
モリセル１０がＰ−基板２０のＮ−ウエル１８内に形成
したＰ＋ソース領域１４とＰ＋ドレイン領域１６との間
に延在しているチャンネル１２を有している。注意すべ
きことであるが、図１においては、Ｎ−ウエル１８内に
形成されているものとして図示してあるが、セル１０
は、他の実施例においては、その他の適宜の下側に存在
するＮ−型基板内に形成することが可能である。フロー
ティングゲート２２が薄いトンネル動作用の酸化物層２
４によってＮ−ウエル１８の表面から分離されている。
図１に示した好適実施例においては、トンネル動作用の
酸化物層２４は約８０乃至１３０Åの厚さを有しており
且つチャンネル１２の全長及びＰ＋ソース１４及びＰ＋
ドレイン１６の両方の一部にわたって延在している。然
しながら、注意すべきことであるが、その他の実施例に
おいては、トンネル動作用の酸化物層２４はその他の異
なる長さのものとすることが可能であり、その長さとは
矢印２５で示した方向における長さのことである。例え
ば、一実施例においては（不図示）、トンネル動作用の
酸化物層２４はＰ＋ドレイン１６の一部にわたってのみ
延在し、Ｎ−ウエル１８の残部の表面はその上に形成し
た厚いゲート酸化物層を有するものとすることが可能で
ある。
モリセル１０がＰ−基板２０のＮ−ウエル１８内に形成
したＰ＋ソース領域１４とＰ＋ドレイン領域１６との間
に延在しているチャンネル１２を有している。注意すべ
きことであるが、図１においては、Ｎ−ウエル１８内に
形成されているものとして図示してあるが、セル１０
は、他の実施例においては、その他の適宜の下側に存在
するＮ−型基板内に形成することが可能である。フロー
ティングゲート２２が薄いトンネル動作用の酸化物層２
４によってＮ−ウエル１８の表面から分離されている。
図１に示した好適実施例においては、トンネル動作用の
酸化物層２４は約８０乃至１３０Åの厚さを有しており
且つチャンネル１２の全長及びＰ＋ソース１４及びＰ＋
ドレイン１６の両方の一部にわたって延在している。然
しながら、注意すべきことであるが、その他の実施例に
おいては、トンネル動作用の酸化物層２４はその他の異
なる長さのものとすることが可能であり、その長さとは
矢印２５で示した方向における長さのことである。例え
ば、一実施例においては（不図示）、トンネル動作用の
酸化物層２４はＰ＋ドレイン１６の一部にわたってのみ
延在し、Ｎ−ウエル１８の残部の表面はその上に形成し
た厚いゲート酸化物層を有するものとすることが可能で
ある。
【００１０】制御ゲート２６は約１８０乃至３５０Åの
厚さを有する絶縁層２８によってフローティングゲート
２２から分離されている。好適実施例においては、セル
１０は、その通常の状態即ち消去された状態において、
特定のセル及びそれと関連するアレイの形態に依存し
て、約−１．０乃至−５．０Ｖに等しいスレッシュホー
ルド電圧ＶT を有するべきである。ＶT の特定の値は、
チャンネル領域１２内へのドーパントの従来のイオン注
入によって変化させることが可能である。
厚さを有する絶縁層２８によってフローティングゲート
２２から分離されている。好適実施例においては、セル
１０は、その通常の状態即ち消去された状態において、
特定のセル及びそれと関連するアレイの形態に依存し
て、約−１．０乃至−５．０Ｖに等しいスレッシュホー
ルド電圧ＶT を有するべきである。ＶT の特定の値は、
チャンネル領域１２内へのドーパントの従来のイオン注
入によって変化させることが可能である。
【００１１】セル１０の動作は以下の如くである。セル
１０のプログラミング即ち書込を行なうためには、ドレ
イン１６を２Ｖに維持した状態で、約８ＶをＰ＋ソース
１４及びＮ−ウエル１８へ印加させる。制御ゲート２６
における電圧はＶccから約１２Ｖへランプアップ即ち所
定の勾配を持って上昇させる。これらのプログラミング
電圧に対する許容可能な範囲は以下の表１に示してあ
る。次に、図２Ａをも参照すると、ソース１４及びチャ
ンネル１２の近くにおける正に帯電したホールがＰ＋ド
レイン１６上の正の度合いがより低い電圧へ吸引され且
つ矢印１で示したように、チャンネル領域１２を介して
Ｐ＋ドレイン１６へ向かって加速される。これらのホー
ルはドレイン空乏領域３０内の電子及び格子原子と衝突
し、その際に星印２で示したように衝撃イオン化を発生
する。衝撃イオン化によって発生され、制御ゲート２６
上の正の電圧によって吸引される高エネルギ電子は空乏
領域３０から矢印３で示したようにフローティングゲー
ト２２内へ注入される。その結果得られるフローティン
グゲート２２上の負の電荷はチャンネル領域１２を空乏
状態とさせ且つ強制的にセル１０を深い空乏状態とさせ
る。好適実施例においては、セル１０は、それがプログ
ラムされた状態において、約４Ｖに等しいＶTを有して
いる。上述し且つ表１に示したプログラミング電圧は、
このような低いチャンネル電流ＰＭＯＳホットエレクト
ロン注入（ＬＣＣＰＨＥＩ）プログラミングを行なうこ
とによって、セル１０がプログラミング期間中にビット
選択可能であることを可能としている。
１０のプログラミング即ち書込を行なうためには、ドレ
イン１６を２Ｖに維持した状態で、約８ＶをＰ＋ソース
１４及びＮ−ウエル１８へ印加させる。制御ゲート２６
における電圧はＶccから約１２Ｖへランプアップ即ち所
定の勾配を持って上昇させる。これらのプログラミング
電圧に対する許容可能な範囲は以下の表１に示してあ
る。次に、図２Ａをも参照すると、ソース１４及びチャ
ンネル１２の近くにおける正に帯電したホールがＰ＋ド
レイン１６上の正の度合いがより低い電圧へ吸引され且
つ矢印１で示したように、チャンネル領域１２を介して
Ｐ＋ドレイン１６へ向かって加速される。これらのホー
ルはドレイン空乏領域３０内の電子及び格子原子と衝突
し、その際に星印２で示したように衝撃イオン化を発生
する。衝撃イオン化によって発生され、制御ゲート２６
上の正の電圧によって吸引される高エネルギ電子は空乏
領域３０から矢印３で示したようにフローティングゲー
ト２２内へ注入される。その結果得られるフローティン
グゲート２２上の負の電荷はチャンネル領域１２を空乏
状態とさせ且つ強制的にセル１０を深い空乏状態とさせ
る。好適実施例においては、セル１０は、それがプログ
ラムされた状態において、約４Ｖに等しいＶTを有して
いる。上述し且つ表１に示したプログラミング電圧は、
このような低いチャンネル電流ＰＭＯＳホットエレクト
ロン注入（ＬＣＣＰＨＥＩ）プログラミングを行なうこ
とによって、セル１０がプログラミング期間中にビット
選択可能であることを可能としている。
【００１２】別の実施例においては、セル１０は、チャ
ンネル電流なしでホットエレクトロン注入によってプロ
グラミングすることが可能である。次に、図１及び２Ｂ
を参照すると、約８ＶがＮ−ウエル１８へ印加され、約
１２Ｖが制御ゲート２６へ印加され、且つ約２ＶがＰ＋
ドレイン１６へ印加される。Ｐ＋ソース１４はフローテ
ィング電位にある。制御ゲート２６を介してフローティ
ングゲート２２へ結合されている正の電圧と結合され
て、Ｐ＋ドレイン１６及びＮ−ウエル１８接合を横断し
ての逆バイアスは、トンネル用酸化物層２４と空乏領域
３０の界面近くの領域３１内に充分に高い電界を形成
し、矢印３で示したように、領域３１からフローティン
グゲート２２へ注入される高エネルギ電子を発生させ
る。このように、ホットエレクトロン注入がベンド対ベ
ンドのトンネル動作によって誘起される。
ンネル電流なしでホットエレクトロン注入によってプロ
グラミングすることが可能である。次に、図１及び２Ｂ
を参照すると、約８ＶがＮ−ウエル１８へ印加され、約
１２Ｖが制御ゲート２６へ印加され、且つ約２ＶがＰ＋
ドレイン１６へ印加される。Ｐ＋ソース１４はフローテ
ィング電位にある。制御ゲート２６を介してフローティ
ングゲート２２へ結合されている正の電圧と結合され
て、Ｐ＋ドレイン１６及びＮ−ウエル１８接合を横断し
ての逆バイアスは、トンネル用酸化物層２４と空乏領域
３０の界面近くの領域３１内に充分に高い電界を形成
し、矢印３で示したように、領域３１からフローティン
グゲート２２へ注入される高エネルギ電子を発生させ
る。このように、ホットエレクトロン注入がベンド対ベ
ンドのトンネル動作によって誘起される。
【００１３】セル１０を消去するためには、制御ゲート
２６を接地した状態で、約１７ＶをＰ＋ソース１４、Ｐ
＋ドレイン１６、Ｎ−ウエル１８へ印加する。これらの
消去電圧に対する許容可能な範囲は「消去オプション
１」として表１内に示してある。図２Ｃをも参照する
と、Ｐ＋ソース１４、Ｐ＋ドレイン１６、Ｎ−ウエル１
８へ印加された等しいバイアス電圧は、フローティング
ゲート２２内に格納されている電子（図２Ａ）を吸引す
る。トンネル動作用の酸化物層２４の全長にわたって電
子がフローティングゲート２２からチャンネル１２、ソ
ース１４、ドレイン１６内へトンネル動作し、その際に
セル１０のスレッシュホールド電圧をその消去状態のも
のへ復帰させる。注意すべきことであるが、電子はフロ
ーティングゲート２２からトンネル動作し、その際にド
レイン１６の電圧が約１７Ｖである場合にのみセル１０
を消去する。
２６を接地した状態で、約１７ＶをＰ＋ソース１４、Ｐ
＋ドレイン１６、Ｎ−ウエル１８へ印加する。これらの
消去電圧に対する許容可能な範囲は「消去オプション
１」として表１内に示してある。図２Ｃをも参照する
と、Ｐ＋ソース１４、Ｐ＋ドレイン１６、Ｎ−ウエル１
８へ印加された等しいバイアス電圧は、フローティング
ゲート２２内に格納されている電子（図２Ａ）を吸引す
る。トンネル動作用の酸化物層２４の全長にわたって電
子がフローティングゲート２２からチャンネル１２、ソ
ース１４、ドレイン１６内へトンネル動作し、その際に
セル１０のスレッシュホールド電圧をその消去状態のも
のへ復帰させる。注意すべきことであるが、電子はフロ
ーティングゲート２２からトンネル動作し、その際にド
レイン１６の電圧が約１７Ｖである場合にのみセル１０
を消去する。
【００１４】別の実施例においては、セル１０は、約８
ＶをＰ＋ソース１４、Ｐ＋ドレイン１６、Ｎ−ウエル１
８へ印加し且つ約−８Ｖを制御ゲート２６へ印加するこ
とによって消去することが可能である。このような電圧
に対する許容可能な範囲は「消去オプション２」として
表１に示してある。オプション２消去電圧の印加は、オ
プション１に関して上述したものと同一の対応でセル１
０を消去することとなり、セル１０の性能を何等劣化さ
せることなしに単に８Ｖの消去電圧を使用することを可
能としている。このように、セル１０は高耐久性選択可
能チャンネル（ＨＥＳＣ）消去を行なうことを可能とし
ている。
ＶをＰ＋ソース１４、Ｐ＋ドレイン１６、Ｎ−ウエル１
８へ印加し且つ約−８Ｖを制御ゲート２６へ印加するこ
とによって消去することが可能である。このような電圧
に対する許容可能な範囲は「消去オプション２」として
表１に示してある。オプション２消去電圧の印加は、オ
プション１に関して上述したものと同一の対応でセル１
０を消去することとなり、セル１０の性能を何等劣化さ
せることなしに単に８Ｖの消去電圧を使用することを可
能としている。このように、セル１０は高耐久性選択可
能チャンネル（ＨＥＳＣ）消去を行なうことを可能とし
ている。
【００１５】セル１０の読取が所望される場合には、Ｖ
ccを読取電圧としてソース１４及びＮ−ウエル１８へ印
加する。関連するアレイ形態に依存して０とＶCCとの間
の電圧を制御ゲート２６へ印加する。Ｖccより低い電圧
をＰ＋ドレイン１６へ印加する。セル１０は、それがプ
ログラムされている場合にのみ、即ちフローティングゲ
ート２２内に電荷が格納されている場合にのみ、チャン
ネル電流を導通させる。従って、フローティングゲート
２２上の電圧はＰ＋ソース１４、Ｐ＋ドレイン１６、Ｎ
−ウエル１８上の電圧よりも一層低い。更に、セル１０
が消去状態にある場合には、フローティングゲート２２
上の電圧はＰ＋ソース１４、Ｐ＋ドレイン１６、Ｎ−ウ
エル１８上の電圧よりも一層低いままである。その結
果、セル１０は従来のＮＭＯＳメモリ装置の特性である
読取擾乱問題をこうむることはない。注意すべきことで
あるが、フローティングゲート２２上の電圧は、フロー
ティングゲート２２が充電されていない状態でセル１０
のＶt が約−４．５Ｖ以下であり且つ表１に示した読取
電圧が使用される限り、Ｐ＋ソース１４、Ｐ＋ドレイン
１６、Ｎ−ウエル１８上の電圧よりも一層低い。
ccを読取電圧としてソース１４及びＮ−ウエル１８へ印
加する。関連するアレイ形態に依存して０とＶCCとの間
の電圧を制御ゲート２６へ印加する。Ｖccより低い電圧
をＰ＋ドレイン１６へ印加する。セル１０は、それがプ
ログラムされている場合にのみ、即ちフローティングゲ
ート２２内に電荷が格納されている場合にのみ、チャン
ネル電流を導通させる。従って、フローティングゲート
２２上の電圧はＰ＋ソース１４、Ｐ＋ドレイン１６、Ｎ
−ウエル１８上の電圧よりも一層低い。更に、セル１０
が消去状態にある場合には、フローティングゲート２２
上の電圧はＰ＋ソース１４、Ｐ＋ドレイン１６、Ｎ−ウ
エル１８上の電圧よりも一層低いままである。その結
果、セル１０は従来のＮＭＯＳメモリ装置の特性である
読取擾乱問題をこうむることはない。注意すべきことで
あるが、フローティングゲート２２上の電圧は、フロー
ティングゲート２２が充電されていない状態でセル１０
のＶt が約−４．５Ｖ以下であり且つ表１に示した読取
電圧が使用される限り、Ｐ＋ソース１４、Ｐ＋ドレイン
１６、Ｎ−ウエル１８上の電圧よりも一層低い。
【００１６】 ＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊ 表 １ ドレイン 制御ゲート ソース Ｎ−ウエル プログラ ０Ｖ乃至２Ｖ Ｖccを16Ｖへ フロー ５Ｖ乃至15V ミング ランプ ティング （チャンネル アップ 電流有） −−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−− プログラ ０Ｖ乃至２Ｖ ５Ｖ乃至16Ｖ ５Ｖ乃至15V ５Ｖ乃至15Ｖ ミング （チャンネル 電流無） −−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−− 消 去 15Ｖ乃至22Ｖ ０Ｖ 15Ｖ乃至22Ｖ 15Ｖ乃至22Ｖ （オプ ション１） −−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−− 消 去 ３Ｖ乃至15Ｖ (-15Ｖ) 乃至 ３Ｖ乃至15Ｖ ３Ｖ乃至15Ｖ （オプ （-3Ｖ） ション２） −−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−− 読 取 ＶCC未満 ０Ｖ乃至Ｖcc Ｖcc Ｖcc ＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊ セル１０の上述した動作は、従来の半導体メモリセルと
比較して多数のその他の利点を達成するためにＰＭＯＳ
特性を使用している。Ｐチャンネル装置に対する特製ゲ
ート電流はＮチャンネル装置のものの約１００倍であ
る。従って、フローティングゲートを充電するために典
型的に約０．５ｍＡのプログラミング電流を必要とする
従来のＮＭＯＳメモリセルと異なり、セル１０は単に数
μＡのプログラミング電流を必要とするに過ぎない。例
えばＥＰＲＯＭ等の従来のＮＭＯＳメモリセルのプログ
ラミング電流よりも２桁大きさの小さなプログラミング
電流を必要とするということは、セル１０がプログラミ
ング期間中に電力消費を減少させることを可能とするば
かりか、頁書込み、即ち関連するメモリアレイ（不図
示）の一行内のセル１０の多数のものに対して同時的に
書込を行なうことを可能としている。
比較して多数のその他の利点を達成するためにＰＭＯＳ
特性を使用している。Ｐチャンネル装置に対する特製ゲ
ート電流はＮチャンネル装置のものの約１００倍であ
る。従って、フローティングゲートを充電するために典
型的に約０．５ｍＡのプログラミング電流を必要とする
従来のＮＭＯＳメモリセルと異なり、セル１０は単に数
μＡのプログラミング電流を必要とするに過ぎない。例
えばＥＰＲＯＭ等の従来のＮＭＯＳメモリセルのプログ
ラミング電流よりも２桁大きさの小さなプログラミング
電流を必要とするということは、セル１０がプログラミ
ング期間中に電力消費を減少させることを可能とするば
かりか、頁書込み、即ち関連するメモリアレイ（不図
示）の一行内のセル１０の多数のものに対して同時的に
書込を行なうことを可能としている。
【００１７】従来のＮＭＯＳフラッシュメモリセルのチ
ャンネルは、電子のトンネル動作を介しての消去期間中
に必要とされるＰ−ウエル／Ｎ＋ドレイン接合を横断し
ての典型的に高い逆バイアス電圧（及びその結果発生す
る高い電界）を許容するために充分に長いものでなけれ
ばならないことが知られている。その結果、信頼性の問
題を発生することのあるような破壊的な接合ストレスを
発生することなしに、このような従来のセルの寸法を更
に減少させることは困難である。然しながら、セル１０
の動作は消去期間中にこのように高い接合バイアスを必
要とするものでも使用するものでもないので（表１参
照）、セル１０のチャンネル長を最小とする上でそのよ
うな制限はない。この特徴は、例えばサブミクロン技術
等の技術を使用してセル１０を製造することを可能と
し、特に、０．７μｍ以下の特徴寸法を発生する技術を
使用して製造することを可能としている。消去期間中に
このように高い接合バイアスを回避することは、更に、
効果的により耐久性のあり、且つ信頼性のあるメモリセ
ルを得ることを可能としている。
ャンネルは、電子のトンネル動作を介しての消去期間中
に必要とされるＰ−ウエル／Ｎ＋ドレイン接合を横断し
ての典型的に高い逆バイアス電圧（及びその結果発生す
る高い電界）を許容するために充分に長いものでなけれ
ばならないことが知られている。その結果、信頼性の問
題を発生することのあるような破壊的な接合ストレスを
発生することなしに、このような従来のセルの寸法を更
に減少させることは困難である。然しながら、セル１０
の動作は消去期間中にこのように高い接合バイアスを必
要とするものでも使用するものでもないので（表１参
照）、セル１０のチャンネル長を最小とする上でそのよ
うな制限はない。この特徴は、例えばサブミクロン技術
等の技術を使用してセル１０を製造することを可能と
し、特に、０．７μｍ以下の特徴寸法を発生する技術を
使用して製造することを可能としている。消去期間中に
このように高い接合バイアスを回避することは、更に、
効果的により耐久性のあり、且つ信頼性のあるメモリセ
ルを得ることを可能としている。
【００１８】注意すべきことであるが、ＮＭＯＳトラン
ジスタのチャンネル長が約０．７μｍより小さくなる
と、電子の移動度が飽和する。然しながら、ＰＭＯＳ装
置においては、ホールの移動度は、チャンネル長が０．
７μｍ以下に減少した場合にも増加し続け、且つゲート
長が更に減少される場合に電子の移動度と同等のものと
なる。従って、セル１０のチャンネル長を最小とするこ
とは、効果的に、ホールの移動度を電子の移動度と同等
のものとさせ、その際にセル１０の速度を増加させるこ
ととなる。更に、注意すべきことであるが、プログラミ
ングされると、セル１０は深い空乏状態となる。このこ
とは、より高い読取電流とすることを可能とし、従って
より速い読取速度とすることを可能とする。
ジスタのチャンネル長が約０．７μｍより小さくなる
と、電子の移動度が飽和する。然しながら、ＰＭＯＳ装
置においては、ホールの移動度は、チャンネル長が０．
７μｍ以下に減少した場合にも増加し続け、且つゲート
長が更に減少される場合に電子の移動度と同等のものと
なる。従って、セル１０のチャンネル長を最小とするこ
とは、効果的に、ホールの移動度を電子の移動度と同等
のものとさせ、その際にセル１０の速度を増加させるこ
ととなる。更に、注意すべきことであるが、プログラミ
ングされると、セル１０は深い空乏状態となる。このこ
とは、より高い読取電流とすることを可能とし、従って
より速い読取速度とすることを可能とする。
【００１９】セル１０はアレイ形態で使用することが可
能であり、その一部を図３に示してある。セル１０ａ−
１０ｄのソース１４は共通のソースノードＣＳへ結合し
ている。１つの行内のセル１０の制御ゲート２６はその
行に対するワード線へ結合しており、且つ１つの列内の
セル１０のドレイン１６はその列に対するビット線ＢＬ
へ結合している。例えばセル１０ａに対するプログラミ
ング（書込）及び読取用の（及びセル１０の全ての消去
用の）バイアス条件は、以下の表２Ａ−２Ｄに示してあ
る。
能であり、その一部を図３に示してある。セル１０ａ−
１０ｄのソース１４は共通のソースノードＣＳへ結合し
ている。１つの行内のセル１０の制御ゲート２６はその
行に対するワード線へ結合しており、且つ１つの列内の
セル１０のドレイン１６はその列に対するビット線ＢＬ
へ結合している。例えばセル１０ａに対するプログラミ
ング（書込）及び読取用の（及びセル１０の全ての消去
用の）バイアス条件は、以下の表２Ａ−２Ｄに示してあ
る。
【００２０】 ＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊ 表２Ａ セル１０Ａ電圧 ドレイン ソース 制御ゲート Ｎ−ウエル プログラム ０ フローティング ４−10Ｖ 3.5−７Ｖ 消 去 ３−15Ｖ ３−15Ｖ −３乃至−15Ｖ ３−15Ｖ 読 取 Ｖcc未満 Ｖcc ０ Ｖcc ＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊ 表２Ｂ セル１０Ｂ電圧 ドレイン ソース 制御ゲート Ｎ−ウエル プログラム フローティング フローティング ４−10Ｖ 3.5 −７Ｖ 消 去 ３−15Ｖ ３−15Ｖ −３乃至−15Ｖ ３−15Ｖ 読 取 フローティング Ｖcc ０ Ｖcc ＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊ 表２Ｃ セル１０Ｃ電圧 ドレイン ソース 制御ゲート Ｎ−ウエル プログラム フローティング フローティング ０ 3.5 −７Ｖ 消 去 ３−15Ｖ ３−15Ｖ −３乃至−15Ｖ ３−15Ｖ 読 取 Ｖcc未満 Ｖcc Ｖcc Ｖcc ＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊ 表２Ｄ セル１０Ｄ電圧 ドレイン ソース 制御ゲート Ｎ−ウエル プログラム ０ フローティング ０ 3.5−７Ｖ 消 去 ３−15Ｖ ３−15Ｖ −３乃至−15Ｖ ３−15Ｖ 読 取 フローティング Ｖcc Ｖcc Ｖcc ＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊ 上述したセル１０はより大型のＮＯＲメモリアレイの一
部として使用することが可能である。図４は、ビット線
選択トランジスタとしてのＰチャンネルＭＯＳトランジ
スタ３２と記憶トランジスタとしてのセル１０とを有す
る２トランジスタメモリセル３０を示している。選択ト
ランジスタ３２はＮ−ウエル１８内に形成したＰ＋ソー
ス１６（Ｐ＋領域１６はセル１０に対するドレイン１６
としても機能することに注意）及びＰ＋ドレイン３４を
有している。選択トランジスタ３２を介しての電流の流
れはゲート３６によって制御される。ビット線ＢＬが選
択トランジスタ３２のドレイン３４へ結合している。
部として使用することが可能である。図４は、ビット線
選択トランジスタとしてのＰチャンネルＭＯＳトランジ
スタ３２と記憶トランジスタとしてのセル１０とを有す
る２トランジスタメモリセル３０を示している。選択ト
ランジスタ３２はＮ−ウエル１８内に形成したＰ＋ソー
ス１６（Ｐ＋領域１６はセル１０に対するドレイン１６
としても機能することに注意）及びＰ＋ドレイン３４を
有している。選択トランジスタ３２を介しての電流の流
れはゲート３６によって制御される。ビット線ＢＬが選
択トランジスタ３２のドレイン３４へ結合している。
【００２１】セル３０のプログラミング、消去及び読取
用の電気的バイアス条件を以下の表３に要約してある。
セル３０はＰチャンネルセル１０とＰチャンネル選択ト
ランジスタ３２とを有しているので、セル３０はセル１
０に関して上述した全ての利点を有している。ＮＯＲメ
モリアレイの一部として設けられる場合には、セル１０
は、プログラムされた場合に、デプリション装置として
動作する。
用の電気的バイアス条件を以下の表３に要約してある。
セル３０はＰチャンネルセル１０とＰチャンネル選択ト
ランジスタ３２とを有しているので、セル３０はセル１
０に関して上述した全ての利点を有している。ＮＯＲメ
モリアレイの一部として設けられる場合には、セル１０
は、プログラムされた場合に、デプリション装置として
動作する。
【００２２】 ＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊ 表 ３ ビット線 選択ゲート 制御ゲート ソース Ｎ−ウエル プログラ ０Ｖ ０Ｖ Vcc から ５Ｖ乃至 ５Ｖ乃至 ミング 16Ｖへ 15Ｖ範囲 15Ｖ範囲 （チャンネル ランプアップ 電流有) −−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−− プログラ ０Ｖ ０Ｖ ５Ｖ乃至 ５Ｖ乃至 ５Ｖ乃至 ミング 16Ｖ範囲 15Ｖ範囲 15Ｖ範囲 （チャンネル 電流無) −−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−− 消去 15Ｖ乃至 ０Ｖ ０Ｖ 15Ｖ乃至 15Ｖ乃至 （オプション 22Ｖ範囲 22Ｖ範囲 22Ｖ範囲 １） −−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−− 消去 ３Ｖ乃至 ０Ｖ (-15V)乃至 ３Ｖ乃至 ３Ｖ乃至 （オプション 15Ｖ範囲 (-3V) 範囲 15Ｖ範囲 15Ｖ範囲 ２） −−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−− 読取 Ｖcc未満 ０Ｖ ０Ｖ乃至Ｖcc Ｖcc Ｖcc ＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊ 図５はメモリ要素としてセル３０を使用したＮＯＲアレ
イ４０の一部を示している。アレイ４０内のセル１０の
各々のソース１４は共通のソースノードＣＳへ結合して
いる。一実施例においては、セル１０のＰ＋ソース１４
はＮ＋ピックアップ注入（不図示）によってＮ−ウエル
１８へ短絡させることが可能である。一列内の各ビット
線選択トランジスタ３２のドレイン３４はその列に対す
るビット線ＢＬへ結合している。一行内のセル１０の制
御ゲート２６はその行に対する制御ゲート線ＣＧへ結合
されており、一方一行内のビット線選択トランジスタ３
２のゲートはその行に対するワード線ＷＬへ結合してい
る。
イ４０の一部を示している。アレイ４０内のセル１０の
各々のソース１４は共通のソースノードＣＳへ結合して
いる。一実施例においては、セル１０のＰ＋ソース１４
はＮ＋ピックアップ注入（不図示）によってＮ−ウエル
１８へ短絡させることが可能である。一列内の各ビット
線選択トランジスタ３２のドレイン３４はその列に対す
るビット線ＢＬへ結合している。一行内のセル１０の制
御ゲート２６はその行に対する制御ゲート線ＣＧへ結合
されており、一方一行内のビット線選択トランジスタ３
２のゲートはその行に対するワード線ＷＬへ結合してい
る。
【００２３】アレイ４０は、低電圧及び低電流を使用し
てビットプログラマブル即ちビット毎にプログラム可能
であり、且つ低電圧及び低電流を使用してバルク即ち全
体的に消去可能である。注意すべきことであるが、セル
１０の制御ゲート２６は同一の電圧に保持することが可
能であり、従ってデコードされることは必要ではなく、
即ち、選択状態にある制御ゲート及び非選択状態にある
制御ゲートを同一の電圧に保持することが可能である。
このことはより簡単な設計とすることを可能とする。本
発明に基づいてセル３０を使用するＮＯＲアレイ４０を
動作させるバイアス条件に対する許容可能な範囲及び好
適なバイアス条件を以下の表４Ａ及び表４Ｂに夫々示し
てあり、尚、ＮＯＲアレイ４０は供給電圧（不図示）Ｖ
ccで動作するものである。
てビットプログラマブル即ちビット毎にプログラム可能
であり、且つ低電圧及び低電流を使用してバルク即ち全
体的に消去可能である。注意すべきことであるが、セル
１０の制御ゲート２６は同一の電圧に保持することが可
能であり、従ってデコードされることは必要ではなく、
即ち、選択状態にある制御ゲート及び非選択状態にある
制御ゲートを同一の電圧に保持することが可能である。
このことはより簡単な設計とすることを可能とする。本
発明に基づいてセル３０を使用するＮＯＲアレイ４０を
動作させるバイアス条件に対する許容可能な範囲及び好
適なバイアス条件を以下の表４Ａ及び表４Ｂに夫々示し
てあり、尚、ＮＯＲアレイ４０は供給電圧（不図示）Ｖ
ccで動作するものである。
【００２４】 ＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊ 表４Ａ ビット線 ワード線 セルゲート 共 通 Ｎウエル 選 択 非選択 選 択 非選択 ＣＧ ソース 読 取 Ｖcc− フロー ０ Ｖcc Ｖcc−２Ｖ Ｖcc Ｖcc ２Ｖ ティング −−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−− 消 去 ８Ｖ Ｎ／Ａ ０ Ｎ／Ａ −８Ｖ ８Ｖ ８Ｖ −−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−− プロ ０ ８Ｖ又は ０ ８Ｖ ０Ｖから ８Ｖ ８Ｖ グラム フロー 12Ｖへ ティング ランプアップ ＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊ 表４Ｂ ビット線 ワード線 セルゲート 共 通 Ｎウエル 選 択 非選択 選 択 非選択 ＣＧ ソース 読 取 Ｖcc フロー ０− Ｖcc Ｖcc未満 Ｖcc Ｖcc 未満 ティング ２Ｖ −−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−− 消 去 ３− Ｎ／Ａ ０ Ｎ／Ａ −３乃至 ３− ３− 15Ｖ −15Ｖ 15Ｖ 15Ｖ −−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−− プロ ０ ５− ０ ５− ０Ｖから ５− ５− グラム 15Ｖ 15Ｖ 12Ｖへ 15Ｖ 15Ｖ ランプアップ ＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊ 上述した実施例はより大型のフラッシュメモリアレイの
一部として使用することが可能である。図６はソース選
択トランジスタとしてＰチャンネルＭＯＳトランジスタ
５２を有しており且つ記憶トランジスタとしてセル１０
を有している２トランジスタメモリセル５０を示してい
る。選択トランジスタ５２は、Ｎ−ウエル１８内に形成
されているＰ＋ソース５４を有すると共にゲート５６を
有している。セル１０のソース１４は選択トランジスタ
５２に対するドレインとして作用する。ビット線ＢＬは
記憶セル１０のドレイン１６へ結合している。セル５０
はＰチャンネルセル１０とＰチャンネルソース選択トラ
ンジスタ５２とを有しているので、セル５０はセル１０
に関して上述した全ての利点を有している。
一部として使用することが可能である。図６はソース選
択トランジスタとしてＰチャンネルＭＯＳトランジスタ
５２を有しており且つ記憶トランジスタとしてセル１０
を有している２トランジスタメモリセル５０を示してい
る。選択トランジスタ５２は、Ｎ−ウエル１８内に形成
されているＰ＋ソース５４を有すると共にゲート５６を
有している。セル１０のソース１４は選択トランジスタ
５２に対するドレインとして作用する。ビット線ＢＬは
記憶セル１０のドレイン１６へ結合している。セル５０
はＰチャンネルセル１０とＰチャンネルソース選択トラ
ンジスタ５２とを有しているので、セル５０はセル１０
に関して上述した全ての利点を有している。
【００２５】図７はメモリ要素としてセル５０を使用し
たフラッシュアレイ６０の一部を示している。アレイ６
０におけるセル１０のソース選択トランジスタ５２の各
々のソース５４は共通のソースノードＣＳへ結合してい
る。一実施例においては、セル１０のＰ＋ソース１４は
Ｎ＋ピックアップ注入（不図示）によってＮ−ウエル１
８へ短絡させることが可能である。一列内のセル１０の
各々のドレイン１６はその列に対するビット線ＢＬへ結
合している。一行におけるソース選択トランジスタ５２
のゲート５６はその行に対する第一ワード線ＷＬ１へ結
合している。一行内のセル１０の制御ゲート２６は第二
ワード線ＷＬ２へ結合している。
たフラッシュアレイ６０の一部を示している。アレイ６
０におけるセル１０のソース選択トランジスタ５２の各
々のソース５４は共通のソースノードＣＳへ結合してい
る。一実施例においては、セル１０のＰ＋ソース１４は
Ｎ＋ピックアップ注入（不図示）によってＮ−ウエル１
８へ短絡させることが可能である。一列内のセル１０の
各々のドレイン１６はその列に対するビット線ＢＬへ結
合している。一行におけるソース選択トランジスタ５２
のゲート５６はその行に対する第一ワード線ＷＬ１へ結
合している。一行内のセル１０の制御ゲート２６は第二
ワード線ＷＬ２へ結合している。
【００２６】アレイ６０はビットプログラマブル即ちビ
ット毎にプログラム可能であり、且つバルクモード（全
体的モード）又はセクタモードのいずれかで消去させる
ことが可能である。アレイ６０の動作において、第一ワ
ード線ＷＬ１及び第二ワード線ＷＬ２の両方の電圧をデ
コードすることが必要である。注意すべきことである
が、フラッシュメモリアレイの一部として設けられる場
合には、セル１０はプログラムされると、デプリション
装置として動作する。
ット毎にプログラム可能であり、且つバルクモード（全
体的モード）又はセクタモードのいずれかで消去させる
ことが可能である。アレイ６０の動作において、第一ワ
ード線ＷＬ１及び第二ワード線ＷＬ２の両方の電圧をデ
コードすることが必要である。注意すべきことである
が、フラッシュメモリアレイの一部として設けられる場
合には、セル１０はプログラムされると、デプリション
装置として動作する。
【００２７】本発明に基づいてセル５０を使用するアレ
イ６０を動作させるためのバイアス条件に対する許容可
能な範囲及び好適なバイアス条件を以下の表５Ａ及び５
Ｂに夫々示してあり、尚、アレイ６０は供給電圧（不図
示）Ｖccで動作する。
イ６０を動作させるためのバイアス条件に対する許容可
能な範囲及び好適なバイアス条件を以下の表５Ａ及び５
Ｂに夫々示してあり、尚、アレイ６０は供給電圧（不図
示）Ｖccで動作する。
【００２８】 ＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊ 表５Ａ ビット線 ワード線１ ワード線２ ＣＳ Ｎウエル 選 択 非選択 選 択 非選択 選 択 非選択 読 取 Ｖcc− フロ Ｖcc− Ｖcc− ０ Ｖcc Ｖcc Ｖcc 1.5 Ｖ ート ２Ｖ ２Ｖ −−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−− セクタ ８Ｖ ０ ８Ｖ ８Ｖ −８Ｖ −８Ｖ ８Ｖ ８Ｖ 消 去 −−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−− バルク ８Ｖ ０ ０ ０ −８Ｖ −８Ｖ ８Ｖ ８Ｖ 消 去 −−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−− プロ ０ ６Ｖ ０ ６Ｖ ０Ｖから ０ ６Ｖ ６Ｖ グラム 10Ｖへ ランプ ＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊ 表５Ｂ ビット線 ワード線１ ワード線２ ＣＳ Ｎウエル 選 択 非選択 選 択 非選択 選 択 非選択 読 取 Ｖcc フロ Ｖcc Ｖcc ０ Ｖcc Ｖcc Ｖcc 未満 ート 未満 未満 −−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−− セクタ ３− ０ ３− ３− -3乃至 -3乃至 ３− ３− 消 去 15Ｖ 15Ｖ 15Ｖ -15 Ｖ -15 Ｖ 15Ｖ 15Ｖ −−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−− バルク ３− ０ ０ ０ -3乃至 -3乃至 ３− ３− 消 去 15Ｖ -15 Ｖ -15 Ｖ 15Ｖ 15Ｖ −−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−− プロ ０ ６Ｖ ０ ４− ０Ｖから ０ ４− ４− グラム 12Ｖ 10Ｖへ 12Ｖ 12Ｖ ランプ ＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊ 上述した実施例はより大型のフラッシュＥＥＰＲＯＭメ
モリアレイの一部として使用することも可能である。次
に、図８を参照すると、３トランジスタメモリセル７０
は、記憶セル１０を有すると共に、前述したようにセル
１０のドレイン及びソースへ夫々接続されているＰチャ
ンネルビット線選択トランジスタ３２及びＰチャンネル
ソース選択トランジスタ５２を有している。ビット線選
択トランジスタ３２のドレイン３４はビット線ＢＬへ接
続している。セル７０は、セル１０に関して上述した全
ての利点を有している。
モリアレイの一部として使用することも可能である。次
に、図８を参照すると、３トランジスタメモリセル７０
は、記憶セル１０を有すると共に、前述したようにセル
１０のドレイン及びソースへ夫々接続されているＰチャ
ンネルビット線選択トランジスタ３２及びＰチャンネル
ソース選択トランジスタ５２を有している。ビット線選
択トランジスタ３２のドレイン３４はビット線ＢＬへ接
続している。セル７０は、セル１０に関して上述した全
ての利点を有している。
【００２９】図９はメモリ要素としてＥＥＰＲＯＭセル
７０を使用するアレイ８０の一部を示している。アレイ
８０内のセル１０のソース選択トランジスタ５２の各々
のソース５４は共通のソースノードＣＳへ結合してい
る。一列内のビット線選択トランジスタ３２の各々のド
レインはその列に対するビット線ＢＬへ結合している。
一行内のビット線選択トランジスタ３２のゲート３６は
その行に対する第一ワード線ＷＬ１へ結合している。一
行内のセル１０の制御ゲート２６は制御ゲート線ＣＧへ
結合している。一行におけるソース選択トランジスタ５
２の各々のゲート５６はその行に対する第二ワード線Ｗ
Ｌ２へ結合している。
７０を使用するアレイ８０の一部を示している。アレイ
８０内のセル１０のソース選択トランジスタ５２の各々
のソース５４は共通のソースノードＣＳへ結合してい
る。一列内のビット線選択トランジスタ３２の各々のド
レインはその列に対するビット線ＢＬへ結合している。
一行内のビット線選択トランジスタ３２のゲート３６は
その行に対する第一ワード線ＷＬ１へ結合している。一
行内のセル１０の制御ゲート２６は制御ゲート線ＣＧへ
結合している。一行におけるソース選択トランジスタ５
２の各々のゲート５６はその行に対する第二ワード線Ｗ
Ｌ２へ結合している。
【００３０】アレイ８０はビットプログラマブルであり
且つバルクモード、セクタモード又はビットモードのい
ずれかで消去可能であり、且つ低プログラミング電圧及
び電流を使用して動作させることが可能である。ワード
線ＷＬ１及びＷＬ２及び制御ゲート線ＣＧの各々は、効
果的に、同一の電圧に保持することが可能であり、従っ
てデコードされることは必要ではない。注意すべきこと
であるが、セル１０は、プログラムされた場合に、デプ
リション装置として動作する。
且つバルクモード、セクタモード又はビットモードのい
ずれかで消去可能であり、且つ低プログラミング電圧及
び電流を使用して動作させることが可能である。ワード
線ＷＬ１及びＷＬ２及び制御ゲート線ＣＧの各々は、効
果的に、同一の電圧に保持することが可能であり、従っ
てデコードされることは必要ではない。注意すべきこと
であるが、セル１０は、プログラムされた場合に、デプ
リション装置として動作する。
【００３１】本発明に基づいてセル７０を使用するアレ
イ８０を動作させるためのバイアス条件に対する許容可
能な範囲及び好適なバイアス条件を以下の表６Ａ及び６
Ｂに示してあり、尚アレイ８０は供給電圧（不図示）Ｖ
ccで動作する。
イ８０を動作させるためのバイアス条件に対する許容可
能な範囲及び好適なバイアス条件を以下の表６Ａ及び６
Ｂに示してあり、尚アレイ８０は供給電圧（不図示）Ｖ
ccで動作する。
【００３２】 ＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊ 表６Ａ ビット線 ワード線１ ワード線２ ＣＳ ＣＳ Ｎ− 選 択 非選択 選 択 非選択 選 択 非選択 ウエル 読取 Ｖcc− フロ ０ Ｖcc ０ ０− Ｖcc- Ｖcc Ｖcc ２Ｖ ート Ｖcc ２Ｖ −−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−− 消去 ８Ｖ ０ ０ ８Ｖ ８Ｖ ０ -8Ｖ ０ ８Ｖ −−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−− プロ ０ ８Ｖ ０ ８Ｖ ０ ０又は ０から 8V 8V グラ ８Ｖ 12Ｖへ ム ランプ ＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊ 表６Ｂ ビット線 ワード線１ ワード線２ ＣＳ ＣＳ Ｎ− 選 択 非選択 選 択 非選択 選 択 非選択 ウエル 読取 Ｖcc フロ ０ Ｖcc ０ Ｖcc Ｖcc Ｖcc Ｖcc 未満 ート 未満 未満 −−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−− 消去 ３− ０ ０ ３− ３− ０ -3Ｖ ０ ３− 15Ｖ 15Ｖ 15Ｖ 乃至 15Ｖ 15Ｖ −−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−− プロ ０ ５− ０ ５− ０ ０又は ０から 5- 5- グラ 15Ｖ 15Ｖ ５− 12Ｖへ 15V 15V ム 15Ｖ ランプ ＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊ 本発明に基づくセル１０の製造について、複数個のセル
１０に加えて、ＮＭＯＳトランジスタ及びＰＭＯＳトラ
ンジスタを具備する周辺回路を有するより大型のメモリ
構成体１００に関連して以下に説明する。セル１０の製
造をツインウエルプロセスとして以下に説明するが、セ
ル１０は、本発明の範囲を逸脱することなしにＮウエル
プロセスにしたがって製造することも可能である。
１０に加えて、ＮＭＯＳトランジスタ及びＰＭＯＳトラ
ンジスタを具備する周辺回路を有するより大型のメモリ
構成体１００に関連して以下に説明する。セル１０の製
造をツインウエルプロセスとして以下に説明するが、セ
ル１０は、本発明の範囲を逸脱することなしにＮウエル
プロセスにしたがって製造することも可能である。
【００３３】次に図１０を参照すると、構成体１００は
従来の方法でＮ−ウエル１０４とＰ−ウエル１０６とが
形成されているＰ−型基板１０２を有している。Ｎ−ウ
エル１０４及びＰ−ウエル１０６の固有抵抗及び厚さは
その中に形成すべき装置の所望の特性に依存する。約７
５００Åの厚さのフィールド酸化物領域１０８及び約２
４０Åの厚さのパッド酸化物層１１０を適宜の方法によ
って基板１０２の上表面上に形成する。ホトレジスト又
はその他の任意の適宜のマスキング物質とすることの可
能なマスキング層１１２を形成し、次いで従来の方法を
使用して選択的にエッチングし、図１０に示したパター
ンを形成する。
従来の方法でＮ−ウエル１０４とＰ−ウエル１０６とが
形成されているＰ−型基板１０２を有している。Ｎ−ウ
エル１０４及びＰ−ウエル１０６の固有抵抗及び厚さは
その中に形成すべき装置の所望の特性に依存する。約７
５００Åの厚さのフィールド酸化物領域１０８及び約２
４０Åの厚さのパッド酸化物層１１０を適宜の方法によ
って基板１０２の上表面上に形成する。ホトレジスト又
はその他の任意の適宜のマスキング物質とすることの可
能なマスキング層１１２を形成し、次いで従来の方法を
使用して選択的にエッチングし、図１０に示したパター
ンを形成する。
【００３４】砒素等のＮ型ドーパントを約１００ｋｅＶ
のエネルギで（又は５０ｋｅＶで燐を使用して）且つ約
２Ｅ１３イオン数／ｃｍ2 のドーズで、後の段階におい
てセル１０のチャンネル１１１となるＮ−ウエル１０４
の一部１１１内へ注入させる。次いで、適宜のエッチャ
ントによってマスキング層１１２を除去する。約８０乃
至１３０Åの厚さのトンネル酸化物層１１４を形成した
後に、基板１００上にポリシリコン層を付着形成し且つ
選択的にエッチングしてフローティングゲート１１６を
形成する。ＯＮＯ絶縁層１１８を形成し、次いで図１１
に示したように、選択的にエッチングしてフローティン
グゲート１１６を完全に被覆させる。
のエネルギで（又は５０ｋｅＶで燐を使用して）且つ約
２Ｅ１３イオン数／ｃｍ2 のドーズで、後の段階におい
てセル１０のチャンネル１１１となるＮ−ウエル１０４
の一部１１１内へ注入させる。次いで、適宜のエッチャ
ントによってマスキング層１１２を除去する。約８０乃
至１３０Åの厚さのトンネル酸化物層１１４を形成した
後に、基板１００上にポリシリコン層を付着形成し且つ
選択的にエッチングしてフローティングゲート１１６を
形成する。ＯＮＯ絶縁層１１８を形成し、次いで図１１
に示したように、選択的にエッチングしてフローティン
グゲート１１６を完全に被覆させる。
【００３５】適宜のエッチング技術を使用してパッド酸
化物１１０の一部を除去し、且つ夫々約１２０Å及び２
５０Åの厚さを有するゲート酸化物の二重層１２０をそ
の中に成長させる。第二ポリシリコン層を付着形成し且
つ選択的にエッチングしてセル１０の制御ゲート１２２
及びＰＭＯＳ周辺トランジスタ１０ａ及び１０ｂのゲー
ト１２４及び１２６を夫々形成する。注意すべきことで
あるが、ＰＭＯＳ周辺トランジスタ１０ａ及び１０ｂ及
びＮＭＯＳ周辺トランジスタ１０ｃは、セル１０の関連
するメモリアレイ（不図示）のＰＯＭＯＳ及びＮＭＯＳ
周辺回路を夫々表わしている。
化物１１０の一部を除去し、且つ夫々約１２０Å及び２
５０Åの厚さを有するゲート酸化物の二重層１２０をそ
の中に成長させる。第二ポリシリコン層を付着形成し且
つ選択的にエッチングしてセル１０の制御ゲート１２２
及びＰＭＯＳ周辺トランジスタ１０ａ及び１０ｂのゲー
ト１２４及び１２６を夫々形成する。注意すべきことで
あるが、ＰＭＯＳ周辺トランジスタ１０ａ及び１０ｂ及
びＮＭＯＳ周辺トランジスタ１０ｃは、セル１０の関連
するメモリアレイ（不図示）のＰＯＭＯＳ及びＮＭＯＳ
周辺回路を夫々表わしている。
【００３６】次に、図１２を参照すると、ＰＭＯＳセル
１０及びＰＭＯＳトランジスタ１０ａ及び１０ｂをマス
クする。燐等のＮ型ドーパントを約４０ｋｅＶのエネル
ギで且つ約３Ｅ１３イオン数／ｃｍ2 のドーズでＰ−ウ
エル１０６内に注入させてＮＭＯＳ周辺トランジスタ１
０ｃのソース領域及びドレイン領域として夫々機能する
Ｎ−領域１３０及び１３２を形成する。このマスクを除
去する。次いで、ＮＭＯＳトランジスタ１０ｃをマスク
し且つ例えばＢＦ2 等のＰ型ドーパントを約６０ｋｅＶ
のエネルギで且つ約７Ｅ１２イオン数／ｃｍ2 のドーズ
でＮ−ウエル１０４内に注入させてＰ−領域１３４，１
３６，１３８，１４０を形成する。次いで、制御ゲート
１２２及びゲート１２４，１２６，１２８の側部上に従
来の方法によって側壁酸化物スペーサ１４２を形成す
る。
１０及びＰＭＯＳトランジスタ１０ａ及び１０ｂをマス
クする。燐等のＮ型ドーパントを約４０ｋｅＶのエネル
ギで且つ約３Ｅ１３イオン数／ｃｍ2 のドーズでＰ−ウ
エル１０６内に注入させてＮＭＯＳ周辺トランジスタ１
０ｃのソース領域及びドレイン領域として夫々機能する
Ｎ−領域１３０及び１３２を形成する。このマスクを除
去する。次いで、ＮＭＯＳトランジスタ１０ｃをマスク
し且つ例えばＢＦ2 等のＰ型ドーパントを約６０ｋｅＶ
のエネルギで且つ約７Ｅ１２イオン数／ｃｍ2 のドーズ
でＮ−ウエル１０４内に注入させてＰ−領域１３４，１
３６，１３８，１４０を形成する。次いで、制御ゲート
１２２及びゲート１２４，１２６，１２８の側部上に従
来の方法によって側壁酸化物スペーサ１４２を形成す
る。
【００３７】ＰＭＯＳセル１０及びＰＭＯＳトランジス
タ１０ａ及び１０ｂを再度マスクし且つ好適には砒素で
あるＮ型ドーパントを８０ｋｅＶのエネルギで且つ５Ｅ
１５イオン数／ｃｍ2 のドーズでＰ−ウエル１０６内に
注入させて、図１３に示したように、Ｎ＋拡散領域１３
０ａ及び１３２ａを形成する。次いでこのＰＭＯＳマス
クを除去する。構成体１００を再度マスクし且つ制御ゲ
ート１２２の両側の側壁スペーサ１４２をディップ即ち
浸漬させる。このことは、爾後のドーピングステップに
おいて、Ｐ−／Ｐ＋拡散領域１３４／１３４ａの軽度に
ドープしたドレイン（ＬＤＤ）構成と対照的に、セル１
０の領域及びドレイン領域がＰ＋拡散構成のものである
ことを確保する。このマスクを除去した後に、ＮＭＯＳ
トランジスタ１０ｃをマスクし且つ好適にはＢＦ2 であ
るＰ型注入物を５０ｋｅＶのエネルギ及び２Ｅ１５イオ
ン数／ｃｍ2 のドーズでＮ−ウエル１０４内へ注入して
Ｐ＋領域１３４ａ，１３６ａ，１３８ａ，１４０ａを形
成する。従って、Ｐ＋拡散領域１３６ａ及び１３８ａは
夫々セル１０のソース領域及びドレイン領域として機能
する。Ｎ−／Ｎ＋拡散領域１３０／１３０ａ及び１３２
／１３２ａは夫々ＮＭＯＳトランジスタのソース領域及
びドレイン領域として機能し、Ｐ−／Ｐ＋拡散領域１３
４／１３４ａ及び１３６／１３６ａは夫々ＰＭＯＳ周辺
トランジスタ１０ａのソース領域及びドレイン領域とし
て機能し、且つＰ−／Ｐ＋拡散領域１３８／１３８ａ及
び１４０／１４０ａは夫々ＰＭＯＳ周辺トランジスタ１
０ｂのソース領域及びドレイン領域として機能する。構
成体１００の残りの部分は公知の製造技術にしたがって
完成することが可能である。
タ１０ａ及び１０ｂを再度マスクし且つ好適には砒素で
あるＮ型ドーパントを８０ｋｅＶのエネルギで且つ５Ｅ
１５イオン数／ｃｍ2 のドーズでＰ−ウエル１０６内に
注入させて、図１３に示したように、Ｎ＋拡散領域１３
０ａ及び１３２ａを形成する。次いでこのＰＭＯＳマス
クを除去する。構成体１００を再度マスクし且つ制御ゲ
ート１２２の両側の側壁スペーサ１４２をディップ即ち
浸漬させる。このことは、爾後のドーピングステップに
おいて、Ｐ−／Ｐ＋拡散領域１３４／１３４ａの軽度に
ドープしたドレイン（ＬＤＤ）構成と対照的に、セル１
０の領域及びドレイン領域がＰ＋拡散構成のものである
ことを確保する。このマスクを除去した後に、ＮＭＯＳ
トランジスタ１０ｃをマスクし且つ好適にはＢＦ2 であ
るＰ型注入物を５０ｋｅＶのエネルギ及び２Ｅ１５イオ
ン数／ｃｍ2 のドーズでＮ−ウエル１０４内へ注入して
Ｐ＋領域１３４ａ，１３６ａ，１３８ａ，１４０ａを形
成する。従って、Ｐ＋拡散領域１３６ａ及び１３８ａは
夫々セル１０のソース領域及びドレイン領域として機能
する。Ｎ−／Ｎ＋拡散領域１３０／１３０ａ及び１３２
／１３２ａは夫々ＮＭＯＳトランジスタのソース領域及
びドレイン領域として機能し、Ｐ−／Ｐ＋拡散領域１３
４／１３４ａ及び１３６／１３６ａは夫々ＰＭＯＳ周辺
トランジスタ１０ａのソース領域及びドレイン領域とし
て機能し、且つＰ−／Ｐ＋拡散領域１３８／１３８ａ及
び１４０／１４０ａは夫々ＰＭＯＳ周辺トランジスタ１
０ｂのソース領域及びドレイン領域として機能する。構
成体１００の残りの部分は公知の製造技術にしたがって
完成することが可能である。
【００３８】図１０−１３に関して上述したプロセス
は、Ｎチャンネルメモリセルを製造する場合に使用する
従来のプロセスよりもより少ない数のマスキングステッ
プを必要としている。セル１０のソース領域及びドレイ
ン領域は、ＰＭＯＳ周辺トランジスタ１０ａ及び１０ｂ
のソース領域及びドレイン領域と同一のドーパント濃度
及び深さとすることが可能である。従って、上述したよ
うに、セルの１０Ｐ＋ソース領域及びＰ＋ドレイン領域
及びＰＭＯＳ周辺トランジスタ１０ａ及び１０ｂのＰ＋
ソース領域及びＰ＋ドレイン領域を形成するために単一
のマスキング−エッチング−ドーピングシーケンスを使
用することが可能である。一方、Ｎチャンネルメモリセ
ルの製造は、付加的なマスキングステップを必要とす
る。何故ならば、従来のＮチャンネルフラッシュセルの
ソース領域及びドレイン領域はそれと関連するＮＭＯＳ
周辺トランジスタのソース領域及びドレイン領域と異な
るドーパント濃度のものとせねばならないからである。
注意すべきことであるが、上述したプロセスは、セル１
０及びＮウエル構成体内の関連する周辺トランジスタ１
０ａ−１０ｃを形成するために使用することも可能であ
る。
は、Ｎチャンネルメモリセルを製造する場合に使用する
従来のプロセスよりもより少ない数のマスキングステッ
プを必要としている。セル１０のソース領域及びドレイ
ン領域は、ＰＭＯＳ周辺トランジスタ１０ａ及び１０ｂ
のソース領域及びドレイン領域と同一のドーパント濃度
及び深さとすることが可能である。従って、上述したよ
うに、セルの１０Ｐ＋ソース領域及びＰ＋ドレイン領域
及びＰＭＯＳ周辺トランジスタ１０ａ及び１０ｂのＰ＋
ソース領域及びＰ＋ドレイン領域を形成するために単一
のマスキング−エッチング−ドーピングシーケンスを使
用することが可能である。一方、Ｎチャンネルメモリセ
ルの製造は、付加的なマスキングステップを必要とす
る。何故ならば、従来のＮチャンネルフラッシュセルの
ソース領域及びドレイン領域はそれと関連するＮＭＯＳ
周辺トランジスタのソース領域及びドレイン領域と異な
るドーパント濃度のものとせねばならないからである。
注意すべきことであるが、上述したプロセスは、セル１
０及びＮウエル構成体内の関連する周辺トランジスタ１
０ａ−１０ｃを形成するために使用することも可能であ
る。
【００３９】以上、本発明の具体的実施の態様について
詳細に説明したが、本発明は、これら具体例にのみ限定
されるべきものではなく、本発明の技術的範囲を逸脱す
ることなしに種々の変形が可能であることは勿論であ
る。
詳細に説明したが、本発明は、これら具体例にのみ限定
されるべきものではなく、本発明の技術的範囲を逸脱す
ることなしに種々の変形が可能であることは勿論であ
る。
【図１】 本発明に基づくメモリセルの概略断面図。
【図２Ａ】 セルのプログラミングを示した図１のセル
の一部の概略断面図。
の一部の概略断面図。
【図２Ｂ】 セルのプログラミングを示した図１のセル
の一部の概略断面図。
の一部の概略断面図。
【図２Ｃ】 セルの消去を示した図１のセルの一部の概
略断面図。
略断面図。
【図３】 図１のセルを使用したアレイを示した概略
図。
図。
【図４】 ＮＯＲセルの一部として実現した図１のセル
の概略断面図。
の概略断面図。
【図５】 図４のセルを使用したアレイを示した概略
図。
図。
【図６】 フラッシュセルの一部として実現した図１の
セルの概略断面図。
セルの概略断面図。
【図７】 図６のセルを使用したアレイを概略図。
【図８】 ＥＥＰＲＯＭセルの一部として実現した図１
のセルの概略断面図。
のセルの概略断面図。
【図９】 図８のセルを使用したアレイの概略図。
【図１０】 本発明に基づいてＰチャンネルメモリセル
を製造する一段階における状態を示した概略断面図。
を製造する一段階における状態を示した概略断面図。
【図１１】 本発明に基づいてＰチャンネルメモリセル
を製造する一段階における状態を示した概略断面図。
を製造する一段階における状態を示した概略断面図。
【図１２】 本発明に基づいてＰチャンネルメモリセル
を製造する一段階における状態を示した概略断面図。
を製造する一段階における状態を示した概略断面図。
【図１３】 本発明に基づいてＰチャンネルメモリセル
を製造する一段階における状態を示した概略断面図。
を製造する一段階における状態を示した概略断面図。
１０ フラッシュメモリセル １２ チャンネル １４ Ｐ＋ソース １６ Ｐ＋ドレイン １８ Ｎ−ウエル ２０ Ｐ−基板 ２２ フローティングゲート ２４ トンネル動作用酸化物層 ２６ 制御ゲート ２８ 絶縁層
Claims (26)
- 【請求項１】 半導体メモリセルにおいて、 内部にＰ＋ソースと、Ｐ＋ドレインと、前記ソース及び
前記ドレインの間に延在するチャンネル領域とが形成さ
れているＮ型ウエル領域、 前記ウエル領域の上側に存在する第一絶縁層、 前記第一絶縁層の上側に存在するフローティングゲー
ト、 前記フローティングゲートの上側に存在する第二絶縁
層、 前記第二絶縁層の上側に存在する制御ゲート、 を有することを特徴とする半導体メモリセル。 - 【請求項２】 請求項１において、前記セルが前記Ｎ型
ウエル領域及び前記Ｐ＋ドレインの接合からの前記フロ
ーティングゲート内へのホットエレクトロンの注入によ
ってプログラミングされることを特徴とする半導体メモ
リセル。 - 【請求項３】 請求項１において、前記セルが前記フロ
ーティングゲートから前記チャンネル領域、前記ソース
及び前記ドレインへの電子のトンネル動作によって消去
されることを特徴とする半導体メモリセル。 - 【請求項４】 請求項１において、更に、前記Ｎ型ウエ
ル領域内に選択トランジスタが形成されており、前記選
択トランジスタは、選択ゲートと、前記セルの前記ドレ
インへ結合しているＰ＋ソースと、ビット線へ結合して
いるＰ＋ドレインと、前記Ｐ＋ソース及び前記Ｐ＋ドレ
インの間に延在しているチャンネル領域とを有してお
り、前記セルが供給電圧で動作することを特徴とする半
導体メモリセル。 - 【請求項５】 請求項４において、前記セルが、約５乃
至１５Ｖの間の電圧を前記ソース及び前記Ｎウエルへ印
加させ、前記ビット線及び前記選択ゲートを接地させ、
かつ供給電圧から高々約１６Ｖへ所定の勾配で上昇する
電圧を前記制御電圧へ印加させることによって、プログ
ラミングされることを特徴とする半導体メモリセル。 - 【請求項６】 請求項４において、前記セルが、約５乃
至１５Ｖの間の電圧を前記ソース及び前記Ｎウエルへ印
加し、前記ビット線及び前記選択ゲートを接地し、且つ
約５乃至１６Ｖの間の電圧を前記制御ゲートへ印加させ
ることによって、プログラミングされることを特徴とす
る半導体メモリセル。 - 【請求項７】 請求項４において、前記セルが、約１５
乃至２２Ｖの間の電圧を前記ソースと、前記Ｎウエル
と、前記ビット線とへ印加し且つ前記選択ゲート及び前
記制御ゲートを接地することによって、消去されること
を特徴とする半導体メモリセル。 - 【請求項８】 請求項４において、前記セルが、約３乃
至１５Ｖの間の電圧を前記ソースと、前記Ｎウエルと、
前記ビット線とへ印加し、前記選択ゲートを接地し、且
つ約−３乃至−１５Ｖの間の電圧を前記制御ゲートへ印
加することによって、消去されることを特徴とする半導
体メモリセル。 - 【請求項９】 請求項４において、前記セルが、前記供
給電圧を前記ソース及び前記Ｎウエルへ印加し、前記選
択ゲートを接地し、約−０Ｖと前記供給電圧との間の電
圧を前記制御ゲートへ印加し、且つ前記供給電圧より低
い読取電圧を前記ビット線へ印加することによって、読
取が行われることを特徴とする半導体メモリセル。 - 【請求項１０】 請求項１において、更に、前記Ｎ型ウ
エル領域内に選択トランジスタが形成されており、前記
選択トランジスタは、ワード線へ結合して選択ゲート
と、Ｐ＋ソースと、前記セルの前記ソースへ結合してい
るＰ＋ドレインと、前記Ｐ＋ソースと前記Ｐ＋ドレイン
との間に延在しているチャンネル領域とを有しており、
前記セルは供給電圧で動作することを特徴とする半導体
メモリセル。 - 【請求項１１】 請求項１０において、前記セルが、約
４乃至１３Ｖの間の電圧を前記ソース及び前記Ｎウエル
へ印加し、前記ワード及び前記ビット線を接地し、且つ
０から約１０Ｖへ所定の勾配で上昇する電圧を前記制御
ゲートへ印加することによって、プログラミングされる
ことを特徴とする半導体メモリセル。 - 【請求項１２】 請求項１０において、前記セルが、約
３乃至１３Ｖの間の電圧を前記ソースと、前記Ｎウエル
と、前記ビット線とに印加し、前記ワード線を接地し、
且つ約−３乃至−１５Ｖの間の電圧を前記制御ゲートへ
印加させることによって、消去されることを特徴とする
半導体メモリセル。 - 【請求項１３】 請求項１０において、前記セルが、前
記供給電圧を前記ソース及び前記Ｎウエルへ印加し、前
記制御ゲートを接地し、且つ前記供給電圧よりも約２Ｖ
低い電圧を前記ワード線及び前記ビット線へ印加させる
ことによって、読取が行われることを特徴とする半導体
メモリセル。 - 【請求項１４】 請求項１において、更に、 前記セルの前記ドレインへ結合しているＰ＋ソースと、
ビット線へ結合しているドレインと、第一ワード線へ結
合している選択ゲートとを具備するビット線選択トラン
ジスタ、 Ｐ＋ソースと、前記セルの前記ソースへ結合しているＰ
＋ドレインと、第二ワード線へ結合しているゲートとを
具備するソース選択トランジスタ、を有しており、本セ
ルが供給電圧で動作することを特徴とする半導体メモリ
セル。 - 【請求項１５】 請求項１４において、前記セルが、約
５乃至１５Ｖの間の電圧を前記ソース及び前記Ｎウエル
へ印加し、前記第一及び第二ワード線及び前記ビット線
を接地し、且つ０から高々約１６Ｖへ所定の勾配で上昇
する電圧を前記制御ゲートへ印加させることによって、
プログラミングされることを特徴とする半導体メモリセ
ル。 - 【請求項１６】 請求項１４において、前記セルが、約
３乃至１５Ｖの間の電圧を前記Ｎウエルと、前記第二ワ
ード線と、前記ビット線とに印加し、前記第一ワード線
及び前記ソースを接地し、且つ約−３乃至−１５Ｖの間
の電圧を前記制御ゲートへ印加させることによって、消
去させることを特徴とする半導体メモリセル。 - 【請求項１７】 請求項１４において、前記セルが、前
記供給電圧を前記ソース及び前記Ｎウエルへ印加し、前
記第一及び第二ワード線を接地し、且つ約０Ｖと前記供
給電圧との間の電圧を前記制御ゲート及び前記ビット線
へ印加させることによって、読取を行うことを特徴とす
る半導体メモリセル。 - 【請求項１８】 Ｎ型ウエル内に形成したＰ＋ソースと
Ｐ＋ドレインとを具備するフローティングゲートＰチャ
ンネルメモリセルのプログラミング方法において、 前記ソース及び前記セルの前記Ｎ型ウエルへ第一バイア
ス電圧を印加し、 前記ドレインへ第二バイアス電圧を印加し、 前記セルの制御ゲートへ第三バイアス電圧を印加して前
記Ｎ型ウエルから前記フローティングゲートへホットエ
レクトロンを注入させ、その際に前記フローティングゲ
ートを充電させる、上記各ステップを有することを特徴
とする方法。 - 【請求項１９】 請求項１８において、前記第一バイア
ス電圧が約５Ｖと１５Ｖとの間であり、前記第二バイア
ス電圧が約０Ｖと２Ｖとの間であり、且つ前記第三バイ
アス電圧が約５Ｖと１６Ｖとの間であることを特徴とす
る方法。 - 【請求項２０】 請求項１８において、前記第一バイア
ス電圧が約５Ｖと１５Ｖとの間であり、前記第二バイア
ス電圧が約０Ｖと２Ｖとの間であり、且つ前記第三バイ
アス電圧が約０Ｖから高々約１６Ｖへ増加する勾配を持
った電圧であることを特徴とする方法。 - 【請求項２１】 Ｎ型ウエル内に形成したＰ＋ソースと
Ｐ＋ドレインとを具備するフローティングゲートＰチャ
ンネルメモリセルのプログラミング方法において、 約５Ｖと１５Ｖとの間の電圧を前記Ｎ型ウエルへ印加
し、 前記ソースをフローティング電位へ結合し、 前記ドレインを接地し、 約５Ｖと１５Ｖとの間の電圧を前記セルの制御ゲートへ
印加して前記Ｎ型ウエルから前記フローティングゲート
へホットエレクトロンを注入させ、その際に前記フロー
ティングゲートを充電させる、上記各ステップを有する
ことを特徴とする方法。 - 【請求項２２】 Ｎ型ウエル内に形成したＰ＋ソースと
Ｐ＋ドレインとを具備するフローティングゲートＰチャ
ンネルメモリセルの消去方法において、 前記セルのソース及び前記ウエルへ第一バイアス電圧を
印加し、 前記ドレインへ第二バイアス電圧を印加し、 前記セルの制御ゲートへ第三バイアス電圧を印加して、
前記フローティングゲートから前記セルの前記Ｐ＋ドレ
イン、前記Ｐ＋ソース、前記Ｎ型ウエルへ電子のトンネ
ル動作を起こさせ、その際に前記フローティングゲート
を放電させる、上記各ステップを有することを特徴とす
る方法。 - 【請求項２３】 請求項２２において、前記第一バイア
ス電圧が約１５Ｖと２２Ｖとの間であり、前記第二バイ
アス電圧が約１５Ｖと２２Ｖとの間であり、且つ第三バ
イアス電圧が約０Ｖであることを特徴とする方法。 - 【請求項２４】 請求項２２において、前記第一バイア
ス電圧が約３Ｖと１５Ｖとの間であり、前記第二バイア
ス電圧が約３Ｖと１５Ｖとの間であり、且つ前記第三バ
イアス電圧が約−３と−１５Ｖとの間であることを特徴
とする方法。 - 【請求項２５】 基板内に半導体構成体を形成する方法
において、前記構成体が前記基板のＮウエル内に形成し
た周辺ＰＭＯＳトランジスタ及びＰチャンネルメモリセ
ルを有すると共に前記基板のＰウエル内に形成した周辺
ＮＭＯＳトランジスタを有するものであって、 前記メモリセルのチャンネル領域の上側に位置してフロ
ーティングゲートと、制御ゲートとを形成し、 前記ＮＭＯＳトランジスタのチャンネル領域の上側に第
一ゲートを形成し且つ前記ＰＭＯＳトランジスタのチャ
ンネル領域の上側に第二ゲートを形成し、 前記ＮＭＯＳトランジスタのみを爾後のドーピングステ
ップへ露呈させるために前記Ｎウエルの全ての上側に第
一マスキング層を形成し、 前記ＮＭＯＳトランジスタのＮ型ソース領域及びドレイ
ン領域を形成するために前記第一ゲート及び前記第一マ
スキング層によって画定されるように前記Ｐウエル基板
の部分内にＮ型ドーパントを注入し、 前記第一マスキング層を除去し、 前記メモリセル及び前記ＰＭＯＳトランジスタを爾後の
ドーピングステップに露呈させるために前記Ｐウエルの
全ての上側に第二マスキング層を形成し、 前記メモリセルのＰ型ソース領域及びドレイン領域と前
記ＰＭＯＳトランジスタのＰ型ソース領域及びドレイン
領域とを同時的に形成するために前記第二マスキング
層、前記第二ゲート及び前記制御ゲートによって画定さ
れるように前記Ｎウエルの部分内にＰ型ドーパントを注
入する、上記各ステップを有することを特徴とする方
法。 - 【請求項２６】 請求項２５において、更に、 前記第一、第二及び制御ゲートの各々の側部上に側壁ス
ペーサを形成し、 前記制御ゲートの前記側部上の前記側壁スペーサを除去
し、 前記メモリセル及び前記ＰＭＯＳトランジスタを爾後の
ドーピングステップに露呈させるために前記Ｐウエルの
全ての上側に第三マスキング層を形成し、 前記ＰＭＯＳトランジスタの前記Ｐ型ソース領域及びド
レイン領域の各々の中にＰ＋領域を形成し且つ前記メモ
リセルの前記Ｐ型ソース領域及びドレイン領域を更にド
ープさせるために前記制御ゲート、前記第二ゲート及び
前記第三マスキング層によって画定されるように前記Ｎ
ウエルの一部の中にＰ型ドーパントを注入する、上記各
ステップを有しており、前記ＰＭＯＳトランジスタの前
記ソース領域及びドレイン領域の各々が完全に第二Ｐ−
領域内に第一Ｐ＋領域を有しており且つ前記メモリセル
の前記ソース領域及びドレイン領域の各々が単一のＰ＋
領域を有していることを特徴とする方法。
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