JPH09260679A - 半導体装置およびその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】部分空乏化トランジスタと完全空乏化トランジ
スタの両方が混在する絶縁体基板上で、完全空乏化トラ
ンジスタを形成する半導体層の厚さを均一にし、さらに
結晶欠陥の少ない領域を提供することにある。 【解決手段】絶縁体層12上に形成される単結晶半導体層
に、少なくとも完全空乏化トランジスタと、これと別種
の第２のトランジスタを形成してなる半導体装置におい
て、完全空乏化トランジスタを形成する膜厚の薄い単結
晶半導体層14a を先に絶縁体層12上に形成し、厚い単結
晶半導体層を必要とする第２のトランジスタ形成領域
は、前記薄い単結晶半導体層上に選択的にエピタキシャ
ル成長により形成されたエピタキシャル単結晶成長層13
を用いて形成することにより、完全空乏化トランジスタ
形成に必要な膜厚の薄い単結晶半導体層14a を薄く、均
一にする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、絶縁体上に形成さ
れた半導体層上のＭＩＳＦＥＴを用いた半導体装置およ
びその製造方法に関する。

【０００２】

【従来の技術】絶縁体上に形成された半導体上のトラン
ジスタは、通常、ソースドレインの拡散容量を、半導体
に形成されたトランジスタよりも小さくすることが出来
ることから、高速動作回路への応用が注目されている。
また、ＤＲＡＭ（ダイナミック・ランダムアクセス・メ
モリ）に対して適用した場合は、拡散層の面積を縮小す
ることにより、リーク電流を減らすことができる。

【０００３】一方、トランジスタのチャネル領域が全て
空乏化するトランジスタ（以下、これを完全空乏化トラ
ンジスタと呼ぶ）があるが、この完全空乏化トランジス
タでは、ゲート下の基板容量も低下するため、スイッチ
ング特性が向上するという利点がある反面、ドレイン端
の衝突電離によって生じたキャリアがボディ領域に蓄積
し、トランジスタ特性を劣化させるという欠点を持って
いる。

【０００４】そこで、近年、ドレイン電圧印加が小さい
回路では完全空乏化トランジスタを用いるようにし、ド
レイン電圧印加が大きい回路では、ボディコンタクトが
容易にとれるトランジスタ、特に、チャネル領域の空乏
層が埋め込み絶縁膜まで及んでいないトランジスタ（以
下、部分空乏化トランジスタと呼ぶ）を用いるようにす
ることが、検討されている。

【０００５】さて、この場合に、完全空乏化トランジス
タと部分空乏化トランジスタを同一の絶縁膜上に形成す
る必要も生じることになるが、その方法として、従来の
技術を適用するとすれば、完全空乏化トランジスタの領
域を単結晶半導体のエッチングによって部分的に形成す
ることになる。しかし、このような従来の方法には、次
のような問題点があった。

【０００６】図１８を用いてこの問題点を説明する。

【０００７】図１８の（ａ）は完全空乏化トランジスタ
をパタ−ニングする時の製造工程断面図であり、（ｂ）
は従来例の断面図を示すものであって、絶縁体膜上に形
成されたトランジスタの断面図である。図１８におい
て、５は絶縁膜、８はゲート電極、９はソースドレイン
電極、１０は支持基板、１１はレジスト、１２は絶縁体
基板、１４は単結晶半導体層、１７はゲート絶縁膜を示
している。なお、ここでは説明を簡単にするために、ｎ
型のＭＩＳＦＥＴ（金属／絶縁物／半導体型のＦＥＴ
（電界効果トランジスタ））を例にとる。

【０００８】表面が平坦な支持基板１０上に、表面が平
坦な絶縁体基板１２が形成され、この絶縁体基板１２上
にｐ型の単結晶半導体層１４が形成され、この単結晶半
導体層１４上にゲート絶縁膜１７を介してゲート電極８
が形成されている。そして、ゲート電極８はその周面を
絶縁膜５で覆われて絶縁されている。単結晶半導体層１
４にはゲート電極８の近傍にｎ型のソースドレイン電極
９が形成されている。

【０００９】この例の場合、トランジスタは２つ示して
あり、一方は単結晶半導体層１４における膜厚の厚い領
域に、他方は膜厚の薄い領域に形成してあり、前者が部
分空乏化トランジスタ、後者が完全空乏化トランジスタ
である。

【００１０】このようなトランジスタを形成するため
に、従来においては、図１８（ａ）に示すように、厚み
の均一な支持基板１０上に厚みの均一な絶縁体基板１２
を形成した基板を用い、絶縁体基板１２上に部分空乏化
トランジスタが作製できるように膜厚の厚い単結晶半導
体層１４を形成したうえで、完全空乏化トランジスタの
作製に必要な薄い半導体層を形成するための領域につい
ては、この膜厚の厚い単結晶半導体層１４をエッチング
することにより、薄くする。

【００１１】すなわち、厚い単結晶半導体層１４上にレ
ジスト１１を塗布し、これをパタ−ニングした後、この
パターニングしたレジスト１１をマスクに単結晶半導体
層１４をエッチングすることにより、完全空乏化トラン
ジスタ形成に必要な薄い半導体層を形成する。

【００１２】この従来方法では、厚みのある単結晶半導
体層１４形成を基本としており、これをエッチングして
膜厚を調整する手法であることから、厚い単結晶半導体
層と薄い単結晶半導体層の段差が避けられない。そし
て、この段差のため、例えば、ポリッシングといったウ
エハ全面の巨視的平坦性を確保する方法を適用すること
が出来ない。

【００１３】そのため、単結晶半導体層１４の厚みはエ
ッチング工程におけるエッチングの成り行きに任される
ことになり、薄膜化した後の単結晶半導体層１４の厚さ
ｘは、ウエハ内の位置によって種々に変動することとな
る。これは、例えば、エッチング速度の面内分布や微細
化したときのエッチング速度の劣化（ローディング効
果）、また、もともと厚い半導体層を形成したときの膜
厚変動から生じる。

【００１４】完全空乏化したトランジスタでは、単結晶
半導体層１４の厚さによってトランジスタのしきい値が
大きく変化するため、厚さｘの変動は、均一なしきい値
のトランジスタを形成するためには大きな障害となる。

【００１５】また、ソースドレイン領域９で単結晶半導
体層１４の厚さｘが小さくなるような厚さ変動が生じる
と、ソースドレイン直列抵抗が上昇し、ソースドレイン
に対するコンタク卜形成のエッチング深さ余裕も小さく
なるため、コンタクト抵抗も上昇する。また、完全空乏
化トランジスタ形成に必要な薄い半導体層を確保するた
めに、膜厚の厚い単結晶半導体層をエッチングすること
から、薄膜化された半導体層は、エッチングされた底の
領域になり、絶縁体基板１２に近い部分となって、完全
空乏化トランジスタ領域にエッチングダメージおよび汚
染が生じ易く、トランジスタ特性が悪化する。

【００１６】

【発明が解決しようとする課題】同一の単結晶半導体層
上に完全空乏化トランジスタと部分空乏化トランジスタ
を混在して形成しようとする場合、従来の手法を適用す
ると、絶縁体基板上にまず部分空乏化トランジスタを形
成するための厚い単結晶半導体層を形成し、その後にこ
の厚い単結晶半導体層をパタ−ニングしてエッチングす
ることにより、完全空乏化トランジスタを形成するに必
要な薄い半導体層を確保することになる。

【００１７】しかしこのような完全空乏化トランジスタ
の領域を単結晶半導体のエッチングによって部分的に形
成する従来の方法および構造では、完全空乏化トランジ
スタ形成に必要な薄い単結晶半導体層の厚さ変動が避け
られず、この厚さ変動の低減が出来ないために、その領
域に形成された完全空乏化トランジスタはしきい値の変
動が避けられず、また、ソースドレイン抵抗、ソースド
レインに対するコンタクト抵抗が上昇するなど、素子特
性のばらつきが大きくなるという問題があった。

【００１８】さらに、完全空乏化トランジスタを形成す
る領域に、薄膜化エッチングのダメージが導入され易い
という問題があった。

【００１９】そこで、この発明の目的とするところは、
上記の問題を解決すべく、部分空乏化トランジスタと完
全空乏化トランジスタの双方を混在して形成する場合
に、完全空乏化トランジスタの素子特性のばらつきがな
く、また、ソースドレイン抵抗、ソースドレインに対す
るコンタクト抵抗を低くできるようにすると共に、結晶
欠陥の少ない領域を確保できるようにして完全空乏化ト
ランジスタの素子特性悪化を回避できるようにした半導
体装置およびその製造方法を提供することにある。

【００２０】

【課題を解決するための手段】本発明の骨子は、絶縁体
層上に形成される単結晶半導体層に、少なくとも第１お
よび第２の２種のトランジスタ（例えば、完全空乏化ト
ランジスタと部分空乏化トランジスタの２種のトランジ
スタ）を形成してなる半導体装置において、完全空乏化
トランジスタを形成する膜厚の薄い単結晶半導体層を先
に絶縁体層上に形成し、厚い単結晶半導体層を必要とす
る部分空乏化トランジスタ形成領域は、前記薄い単結晶
半導体層上に選択的にエピタキシャル成長により形成さ
れたエピタキシャル単結晶成長層を用い、このエピタキ
シャル単結晶成長層上に部分空乏化トランジスタを形成
するようにすることにある。

【００２１】すなわち、絶縁層上にまず初めに薄膜単結
晶半導体層を形成するようにしたので、完全空乏化トラ
ンジスタ形成用として必要な膜厚の薄い単結晶半導体層
を形成するのに、巨視的な膜厚均一性を得られるように
なる。これは、絶縁層上にまず初めに薄膜単結晶半導体
層を形成することから、薄膜単結晶半導体層に対して例
えば、ポリッシングなどの方法を用いることが可能にな
り、厚膜の単結晶半導体層が必要で、その厚さ均一性が
比較的重要でない部分空乏化トランジスタの領域はエピ
タキシャル成長によって薄膜単結晶半導体層上に選択形
成して利用するようにしたところに、本発明の特徴があ
る。

【００２２】すなわち、本発明は、以下の構成を特徴と
している。絶縁体層上に形成される単結晶半導体層に、
少なくとも第１のトランジスタ（完全空乏化トランジス
タ）と、これと別種の第２のトランジスタを形成してな
る半導体装置において、 [1] 絶縁体層上に形成される単結晶半導体層は、薄膜
の単結晶半導体層に、選択的にエピタキシャル成長され
た厚膜単結晶半導体層を形成して構成する。

【００２３】[2] 第１のトランジスタは、絶縁体層上
の薄膜単結晶半導体層上に形成され、そのチャネル領域
の空乏層は前記絶縁体層まで達し、第２のトランジスタ
は、前記絶縁体層上の単結晶半導体層におけるエピタキ
シャル成長により形成された厚膜単結晶半導体層上に形
成されていることを特徴とする。 [3] 第１と第２のトランジスタは平面状ＭＩＳＦＥＴ
からなることを特徴とする。 [4] 前記絶縁体はシリコン酸化膜からなり、前記半導
体はシリコンまたはシリコンゲルマニウム混晶からなる
ことが好ましい。 [5] 前記第２のトランジスタのチャネル領域の空乏層
は前記絶縁体層に到達しないことが好ましい。 [6] 前記絶縁体層と前記単結晶半導体層の界面は、前
記絶縁体層の主平面上にあることが好ましい。

【００２４】[7] 絶縁体層上に形成される単結晶半導
体層に、少なくとも第１および第２の２種のトランジス
タを形成してなる半導体装置において、前記単結晶半導
体層は薄膜領域と、薄膜領域およびこの上に選択的に作
成された選択形成領域とからなる厚膜領域とを有し、前
記第１のトランジスタは、前記単結晶半導体層の薄膜領
域上に形成されると共に、そのチャネル領域の空乏層が
前記絶縁体層に達し、前記第２のトランジスタは、前記
単結晶半導体層における前記厚膜領域に形成され、か
つ、前記選択形成領域の酸素濃度は、前記薄膜領域の酸
素濃度より低いことを特徴としている。

【００２５】[8] 前記第２のトランジスタは複数個形
成され、チャネル部分に抵抗性接触したボディ電極を有
し、前記ボディ電極が複数のトランジスタで共有される
ことが好ましい。

【００２６】[9] 絶縁体層上に形成される単結晶半導
体層に、少なくとも第１および第２の２種のトランジス
タを形成してなる半導体装置において、前記絶縁体層は
少なくとも前記第２のトランジスタの形成領域を、前記
第１のトランジスタの形成領域よりも低く形成し、ま
た、この絶縁体層上に形成される前記単結晶半導体層は
薄膜領域と、薄膜領域上におけるエピタキシャル形成に
より選択的に作成された厚膜領域とを有し、前記第１の
トランジスタは、前記単結晶半導体層の薄膜領域上に形
成されると共に、そのチャネル領域の空乏層が前記絶縁
体層に達し、前記第２のトランジスタは、前記単結晶半
導体層における前記厚膜領域に形成されることを特徴と
している。

【００２７】また、本発明は、以下の製造方法を特徴と
している。

【００２８】[10] 絶縁体層上に単結晶半導体層を形成
し、この単結晶半導体層は薄膜領域と厚膜領域を有する
と共に、薄膜領域に第１のトランジスタが形成され、そ
のチャネル領域の空乏層は前記絶縁体層に達し、第２の
トランジスタは、前記厚膜領域に形成された半導体装置
の製造方法において、絶縁体層上に厚みのほぼ等しい単
結晶半導体の薄膜領域を形成する工程と、前記薄膜領域
上に絶縁膜を形成する工程と、前記絶縁膜をパタ−ニン
グして、前記単結晶半導体の領域を露出させる工程と、
前記単結晶半導体の露出された領域上にエピタキシャル
成長により、選択的に単結晶半導体を堆積させて厚膜領
域を得る工程と、前記パタ−ニングされた絶縁膜を除去
する工程と、第１と第２のトランジスタを形成する工程
とを具備する。

【００２９】[11] 前記絶縁膜を除去後に、さらに、単
結晶半導体をエピキシャル成長をする工程を付加する。

【００３０】[12] 前記絶縁膜を形成する前に、第１の
トランジスタと第２のトランジスタを形成する半導体層
を互いに分離する工程を付加する。

【００３１】[13] 絶縁体層上に単結晶半導体層を形成
し、この単結晶半導体層は薄膜領域と厚膜領域を有する
と共に、薄膜領域に第１のトランジスタが形成され、そ
のチャネル領域の空乏層は前記絶縁体層に達し、第２の
トランジスタは、前記厚膜領域に形成された半導体装置
の製造方法において、絶縁体層上に厚みのほぼ等しい単
結晶半導体の薄膜領域を形成する工程と、前記薄膜領域
の表面に絶縁膜を形成する工程と、前記絶縁膜をパタ−
ニングして、前記単結晶半導体の領域を露出させる工程
と、前記単結晶半導体の露出された領域上にアモルファ
ス半導体を堆積する工程と、前記アモルファス半導体を
前記単結晶半導体上で単結晶化させて厚膜領域を得る工
程と、前記単結晶半導体以外の、アモルファス半導体が
転化した半導体を除去する工程と、前記パタ−ニングさ
れた絶縁膜を除去する工程と、第１と第２のトランジス
タを形成する工程と、を具備する。

【００３２】（作用）本発明の構成では、絶縁体層上
に、完全空乏化トランジスタで必要とされる膜厚の薄い
単結晶半導体層を形成し、部分空乏化トランジスタで必
要とされる膜厚の厚い単結晶半導体層の領域を、当該膜
厚の薄い単結晶半導体層上に選択的にエピタキシャル成
長することによって得ている。このため、先に均一な厚
さの薄い半導体層を形成すれば良く、巨視的な膜厚均一
性を得られる。例えば、形成した膜厚の薄い単結晶半導
体層に対してポリッシングなどの方法を用いることが出
来ることにより、膜厚均一な薄い単結晶半導体層が容易
に得られる。よって、完全空乏化したトランジスタで問
題となる、半導体層の膜厚変動起因のしきい値の変動を
小さく抑えることが出来る。

【００３３】また、部分空乏化トランジスタがエピタキ
シャル成長により形成した膜厚の厚い単結晶半導体層の
領域に形成されているため、膜厚均一な薄い単結晶半導
体層（ＳＯＩ半導体層）よりも酸素濃度を低くできる。
ここでは典型的には、膜厚均一な薄い単結晶半導体層中
の酵素濃度は１×１０¹⁸／ｃｍ³ 、エピタキシャル成長
により形成した単結晶半導体層中の酵素濃度は１×１０
¹⁷／ｃｍ³ 、もしくはそれ未満となる。

【００３４】そこで、エピタキシャル成長により形成し
た膜厚の厚くなる部分の単結晶半導体層に含まれる酸素
析出物を絶縁体層（ＳＯＩ半導体層）よりも少なくする
ことができ、エピタキシャル成長により形成した層の領
域上に酸化によってゲート絶縁膜を形成する場合、酸素
析出物起因のゲート絶縁耐圧劣化を防ぐことができる。
特にこれによって電源昇圧系や、入力保護回路等、ゲー
ト絶縁膜に加わる電圧が大きい周辺回路を構成すること
ができる。

【００３５】また、部分空乏化トランジスタを形成する
領域の単結晶半導体膜厚を厚くしても、完全空乏化トラ
ンジスタを形成する領域の単結晶半導体膜厚変動を一定
に抑えることができる。さらに、完全空乏化トランジス
タ形成領域でのソースドレイン電極９での単結晶半導体
膜厚変動も小さくすることができ、従って、ソースドレ
イン直列抵抗の変動を小さくすることが出来る。加え
て、ソースドレインに対するコンタクト形成のエッチン
グ深さ余裕を一定に確保できるため、コンタクト抵抗も
一定値に抑えることが出来る。

【００３６】さらに、薄い半導体層を得るのに、薄い半
導体層にパタ−ニングを予めする必要が無く、例えば、
薄膜化のためにウェットエッチングなどのエッチングダ
メージが非常に小さい等方的エッチングを用いることが
出来る。そこで、パタ−ニングおよびエッチングによっ
て薄い半導体層を得るよりも完全空乏化トランジスタ領
域にエッチングダメージおよび汚染が入りにくく、トラ
ンジスタ特性を良好に保つことが出来る。また、部分空
乏化トランジスタをエピタキシャル層上に形成してい
る。このため、完全空乏化トランジスタで用いている薄
膜化したトランジスタ領域よりも、不純物濃度が急峻に
変化するチャネル領域や、ヘテロエピタキシャル成長層
を部分空乏化トランジスタ領域に用いることが出来る。
よって、例えば、不純物濃度を低く抑えることによっ
て、より高移動度のチャネル領域を形成することが可能
になる。

【００３７】

【発明の実施の形態】本発明は、絶縁体基板上に形成し
た単結晶半導体層に、部分空乏化トランジスタと完全空
乏化トランジスタを混在させて形成する半導体装置にお
いて、絶縁体基板上で、完全空乏化トランジスタを形成
する半導体層の厚さを均一にし、さらに結晶欠陥の少な
い領域を確保できるようにするものであり、以下、図面
を参照しながら本発明の具体例を説明する。なお、以下
の具体例では、説明を簡単にするために、ｎ型のＭＩＳ
ＦＥＴを例として示している。

【００３８】（第１の具体例）図１は本発明の第１の具
体例に係わる半導体装置を示す断面図である。なお、具
体例では、説明を簡単にするために、完全空乏化トラン
ジスタ１つとエピタキシャル成長層１３上に形成された
トランジスタ１つを示しているが、２種類のトランジス
タが絶縁体基板１２もしくは絶縁体膜上に形成されてい
れば良く、必ずしも図に示す方向で隣接している必要は
ない。

【００３９】また、本発明では、素子分離の形成やボデ
ィコンタクトの形成は本質的ではないので、第１の具体
例においてのみ、それらを形成した形状、特に、ボディ
コンタクト６および素子分離絶縁膜３を形成した形状に
触れておくが（図３参照）、それ以外の具体例において
は特に触れない。

【００４０】図１において、５は絶縁膜、８はゲート電
極、９はソースドレイン電極、１０は支持基板、１２は
絶縁体基板、１３はエピタキシャル成長層、１４は単結
晶半導体層、１７はゲート絶縁膜を示している。

【００４１】表面が平坦な支持基板１０上に、表面が平
坦な絶縁体基板１２が形成され、この絶縁体基板１２上
に膜厚の薄い単結晶半導体層１４ａが形成され、この単
結晶半導体層１４ａ上にゲート絶縁膜１７を介してゲー
ト電極８が形成されている。そして、ゲート電極８はそ
の周面を絶縁膜５で覆われて絶縁されている。単結晶半
導体層１４ａにはゲート電極８の近傍にソースドレイン
電極９が形成されており、ここが完全空乏化トランジス
タＦＥＴ１となっている。

【００４２】また、部分空乏化トランジスタなど、完全
空乏化トランジスタＦＥＴ１と異なる種類のトランジス
タＦＥＴ２が完全空乏化トランジスタＦＥＴ１の近隣に
形成される場合に、当該トランジスタＦＥＴ２の形成領
域においては、膜厚の薄い単結晶半導体層１４ａの上層
に更にエピタキシャル成長層１３を形成して膜厚を厚く
してあり、ここにゲート絶縁膜１７を介してゲート電極
８が形成され、そして、ゲート電極８はその周面を絶縁
膜５で覆われて絶縁されている。エピタキシャル成長層
１３にはその膜厚にもよるが、下層の単結晶半導体層１
４ａの上部に至る範囲に亙り、ゲート電極８の近傍にソ
ースドレイン電極９が形成されており、ここがトランジ
スタＦＥＴ２となっている。

【００４３】このように、図１の構成においては、図の
右側の完全空乏化トランジスタＦＥＴ１の領域は、支持
基板１０の上に形成された絶縁体基板１２上の薄膜単結
晶半導体層１４ａ上に形成され、この薄膜単結晶半導体
層１４ａの上部には、ゲート絶縁膜１７を介してゲート
電極８が形成されている。ゲート電極の両側はｎ型領域
９が形成され、平面型ＭＯＳトランジスタのソースドレ
イン電極となっている。また、ゲート電極の側面および
上部には絶縁膜５が形成されている。

【００４４】このトランジスタＦＥＴ１では、チャネル
の空乏層が埋め込み絶縁膜（絶縁体基板１２）まで達す
るように形成されている。

【００４５】また、薄膜単結晶半導体層１４ａの一部
（図１の左側）には、エピタキシャル成長層１３が形成
され、エピタキシャル成長層１３の上部には、ゲート絶
縁膜１７を介してゲート電極８が形成されている。ま
た、ゲート電極の両側はｎ型領域９が形成され、平面型
ＭＯＳトランジスタのソースドレイン電極となってい
る。これらエピタキシャル成長層１３の厚さは、トラン
ジスタのチャネルの空乏層が埋め込み絶縁膜（絶縁体基
板１２）まで達しないように設計すると、しきい値の制
御が容易になる。

【００４６】次に、図２を用いて、この具体例の半導体
構造の製造工程を説明する。図２は図１の断面構造を有
する半導体装置の製造工程図である。

【００４７】この図に従って製造工程を説明すると、支
持基板として、例えば、Ｓｉ基板の如き支持基板１０を
用意し、まずはじめにこの支持基板１０上に、例えば、
酸化によってシリコン酸化膜からなる絶縁膜（ＳＯＩ半
導体層）を形成する。この絶縁膜が絶縁体基板１２とな
る。形成する絶縁膜の厚さは、例えば、０．１〜５μｍ
の間とする。

【００４８】さらに、酸化して片面に酸化膜を形成した
２枚のシリコン基板（支持基板１０）同士を、その酸化
膜面を対向させて張り合わせ、または、酸化膜を表面に
形成したシリコン基板の当該酸化膜表面に、酸化膜のな
いシリコン基板を互いの表面が対向するように張り合わ
せる。このとき、例えば、摂氏１０００〜１２００度の
熱処理を加え、張り合わせ面を強化しても良い。

【００４９】さらに、どちらかの裏面から研磨し、図２
（ａ）のように薄膜化したシリコン領域１４ａを形成す
る。シリコン領域１４ａの厚さは、完全空乏化トランジ
スタのチャネル領域の空乏層が埋め込み酸化膜（絶縁体
基板１２）に達するように、例えば、０．０１〜０．３
μｍの間の薄さに研磨する。

【００５０】このようにシリコン基板である支持基板１
０を酸化膜面（絶縁体基板１２）を対向させて２枚張り
合わせることで、酸化膜を挟んで両面が単結晶半導体層
となるものを形成し、片面の単結晶半導体層を０．０１
〜０．３μｍに研磨することにより絶縁体基板１２上に
薄膜単結晶半導体層１４ａを形成した基板を作成する。

【００５１】なお、このように張り合わせで形成する方
法の他に、いわゆるＳＩＭＯΧ法で形成しても良い。こ
の方法では、例えば、シリコン基板１０に酸素イオン
を、例えば、１００〜３００ｋｅＶで１０¹⁷〜１０¹⁹ｃ
ｍ^-2程度注入した後、１０００〜１３５０°Ｃでアニー
ルすることにより、埋め込み絶縁膜（絶縁体基板１２）
を形成しても良い。

【００５２】これら絶縁膜（絶縁体基板１２）上の薄膜
単結晶半導体層１４ａの厚さは、ウエハ内で非常に均一
に薄膜化できる。それは、平坦性を保証できる何もパタ
−ニングしていないウエハを用いることができること
と、例えば、ポリッシングといった、ウエハ全面平滑化
（ｇｌｏｂａｌ ｐｌａｎａｒｉｚａｔｉｏｎ）が可能
なシリコン領域の薄膜化法を用いることができるからで
ある。もちろん、全面エッチングには、ポリッシングで
はなく、イオンエッチングやウエットエッチングを用い
ても良い。

【００５３】次に、図２（ｂ）に示すように、例えば、
半導体層１４ａの表面を３〜１００ｎｍの厚さだけ、酸
化して絶縁膜７を形成する。この絶縁膜７は、半導体の
選択エピタキシャル成長のマスクとなる。

【００５４】さらに、絶縁膜７上にレジスト１１を塗布
し、これをパターニングしてレジストマスクを形成し、
このレジストマスクをマスクにしてエッチングを行うこ
とにより、絶縁膜７のパターニングを行う。絶縁膜７の
パターニングには、例えば、当該絶縁膜７がシリコン酸
化膜の場合には、フッ化水素酸やフッ化アンモニウム水
溶液をエッチング液として用いてもよい。

【００５５】エッチング工程の終了後、絶縁膜７のパタ
ーニングに用いた用済みのレジスト１１を、例えば、灰
化によって取り除く。このような工程を経た結果、半導
体層１４ａが部分的に露出され、他は絶縁膜７で覆われ
た状態になる。

【００５６】その後、半導体の選択エピタキシャル成長
を行い、表面を露出させた部分の半導体層１４ａのみに
選択成長膜を形成する。この結果、図２（ｃ）に示すよ
うに、部分的に露出された半導体層１４ａには半導体の
エピタキシャル成長層１３が形成される。エピタキシャ
ル成長による成長膜厚は、例えば、５０〜５００ｎｍ程
度とする。成長する半導体がシリコンまたはシリコンゲ
ルマニウム混晶の場合は、成長温度は５５０°Ｃから１
１００°Ｃの間とする。

【００５７】エピタキシャル成長工程が終わったなら
ば、エピタキシャル成長層１３を選択成長させるために
用いたマスク材である用済みの絶縁膜７をエッチングに
よって取り除く。例えば、シリコン酸化膜を絶縁膜７に
用いた場合には、エッチングには、例えば、フッ化アン
モニウム水溶液を用いれば良い。この結果、図２（ｄ）
のようになる。

【００５８】この後の工程は詳しく図示しないが、図３
に示すように、トレンチ４を半導体層１４ａおよびエピ
タキシャル成長層１３の領域に形成する。トレンチ４の
深さは、薄膜単結晶半導体層１４ａでは絶縁膜（絶縁体
基板１２）に達する程度が望ましいが、エピタキシャル
成長層１３の厚さが厚い場合には達しなくても良い。例
えば、トレンチの深さは１０〜５００ｎｍの間とする。
さらに、この形成したトレンチ４に例えば、シリコン酸
化膜からなる素子分離絶縁体３を埋め込んだ後、エッチ
バックや可能ならばポリッシングなどによって上面を平
坦化処理し、上面の平らな埋め込み絶縁膜３を形成す
る。

【００５９】さらに、ゲート絶縁膜１７形成用に、表面
に絶縁膜を形成する。このゲート絶縁膜１７形成用の絶
縁膜は例えば、薄膜単結晶半導体層１４ａおよびエピタ
キシャル成長層１３の表面の酸化を行うことにより得
る。厚さは３〜５０ｎｍ程度である。また、表面酸化の
代わりに、例えば、シリコン酸化膜を薄く堆積するよう
にしても良い。

【００６０】引き続き、このゲート絶縁膜１７形成用の
絶縁膜上には、ゲート電極８形成用に例えば、ポリシリ
コン（多結晶シリコン）を全面に堆積し、次に例えば、
ＰＯＣｌ₃ 拡散してゲート電極８形成用のポリシリコン
を低抵抗化する。次にこれとその下層のゲート絶縁膜１
７とをパターニングし、低抵抗化されたポリシリコンに
よるゲート電極８を、パターニングされたゲート絶縁膜
１７上に残す。

【００６１】引き続き、絶縁膜５を全面堆積した後、ゲ
ート加工をリソグラフィとエッチングにより行う。この
後、ゲート側壁を、例えば、酸素雰囲気で５〜５０ｎｍ
酸化することで形成するが、絶縁膜５を堆積した後に、
これを垂直にエッチングすることにより側壁を残すよう
にしてもよい。

【００６２】さらに、例えば、燐またはヒ素を１０¹³か
ら１０¹⁶ｃｍ^-2イオン注入することにより、ソースドレ
インｎ型層９を形成する。

【００６３】このように、この具体例は、絶縁体基板上
に形成した単結晶半導体層に、完全空乏化トランジスタ
と、これと異なる種類のトランジスタを混在させて形成
する場合に、絶縁体基板上に薄い単結晶半導体を張り合
わせて薄膜単結晶半導体層を形成し、この薄膜単結晶半
導体層上における完全空乏化トランジスタでない種類の
トランジスタを形成するための領域には、選択的にエピ
タキシャル成長させて単結晶半導体層を形成し、厚膜の
単結晶半導体層とし、この厚膜の単結晶半導体層の領域
には完全空乏化トランジスタでない種類のトランジスタ
を形成し、完全空乏化トランジスタは、厚膜の単結晶半
導体層で覆われていない薄膜単結晶半導体のみの領域に
形成するようにした。

【００６４】従って、絶縁体基板上での、完全空乏化ト
ランジスタ形成用の半導体層の厚さを均一にすることが
でき、しかも、薄膜単結晶半導体層を絶縁体基板上に張
り合わせることで薄膜単結晶半導体層を形成することか
ら、薄膜単結晶半導体層は結晶欠陥の少ない領域として
確保できる。

【００６５】また、部分空乏化トランジスタを形成する
単結晶半導体層の厚さを厚くしても、完全空乏化トラン
ジスタを形成する単結晶半導体層の厚さ変動を一定に抑
えることができ、しかも、そのために完全空乏化トラン
ジスタを形成する単結晶半導体層は平坦化工程を施すと
いう必要が全くない技術となる。さらに、ソースドレイ
ン領域で厚さ変動も小さくすることができ、ソースドレ
イン直列抵抗の変動を小さくすることが出来る。加え
て、ソースドレインに対するコンタクト形成のエッチン
グ深さ余裕を一定に確保できるため、コンタクト抵抗も
一定値に抑えることが出来る。

【００６６】さらに、薄い半導体層を得るのに、薄い半
導体層にパタ−ニングを予めする必要が無く、例えば、
薄膜化のためにウェットエッチングなどのエッチングダ
メージが非常に小さい等方的エッチングを用いることが
出来る。従って、パタ−ニングおよびエッチングにより
薄い半導体層を得る技術を用いる場合に比べて、完全空
乏化トランジスタ領域にエッチングダメージおよび汚染
が入りにくく、そのため、トランジスタ特性を良好に保
つことが出来る。

【００６７】また、完全空乏化トランジスタでないトラ
ンジスタの形成領域は、半導体層の膜厚を厚くするため
に、エピタキシャル成長を使用している。このため、完
全空乏化トランジスタで用いている薄膜化したトランジ
スタ領域よりも、不純物濃度が急峻に変化するチャネル
領域や、ヘテロエピタキシャル成長層を、部分空乏化ト
ランジスタ領域に用いることが出来る。よって、例え
ば、不純物濃度を低く抑えることによって、より高移動
度のチャネル領域を形成することが可能になる。

【００６８】以上の具体例では、工程が単純で短いた
め、より製造コストを低減できる。

【００６９】（第２の具体例）次に第２の具体例につい
て説明する。この第２の具体例は第１の具体例の部分的
な改良であり、薄膜単結晶半導体層１４ａ上に形成した
エピタキシャル成長層１３と当該薄膜単結晶半導体層１
４ａにおける露出部分との境界に生じたエピタキシャル
成長層１３の乗り出し部分の隙間を埋める技術である。

【００７０】図４は本発明の第２の具体例に係わる構造
の断面図である。なお、この具体例では、説明を簡単に
するために、完全空乏化トランジスタ１つとエピタキシ
ャル成長層１３上に形成されたトランジスタ１つを示し
ているが、２種類のトランジスタが絶縁体膜１２上に形
成されていれば良く、必ずしも図に示す方向で隣接して
いる必要もない。なお、図１と同一部分には、同一符号
を付して詳しい説明は省略する。

【００７１】本具体例は、第１の具体例と基本的には同
一であるが、エピタキシャル成長層１３および半導体層
１４ａの表面にさらにエピタキシャル成長層１５が形成
され、図１に示すようなエピタキシャル成長成長層１３
の横方向成長によって生じた乗り出し部分が順テーハ゜
に埋め戻されている点が異なっている。

【００７２】本構造の形成は、基本的には第１の具体例
と同じであるが、部分的にエピタキシャル成長層を形成
する際の選択成長のマスク材である絶縁膜７をエッチン
グによって取り除くと（図１（ｄ）の状態、図５では
（ｄ）に対応）、エピタキシャル成長層１３とその下層
の薄膜単結晶半導体層１４ａとの境目に、この絶縁膜７
が食い込んでいた分（図１（ｃ）の状態参照、図５では
（ｃ）に対応；図５（ｃ）の点線で囲んだＢ部参照）、
エピタキシャル成長層１３の迫り出しがあり、ここがひ
さし状に残ることになる（図５（ａ）のｈ部分）。そし
て、このようなひさし状に残る部分ｈがあると、この後
のゲート電極形成のための工程で、エピタキシャル成長
層１３と薄膜単結晶半導体層１４ａの上に絶縁膜１７を
形成後にゲート電極８形成用のポリシリコン層を堆積
し、このポリシリコンをエッチングしてゲート電極８を
形成する際に、ひさし状に残る部分ｈ内のポリシリコン
が除去されずに残り、これが電気的にショートするルー
トを形成するショート（ｓｈｏｒｔ）不良発生の原因と
なる。

【００７３】そこで、選択成長のマスク材である絶縁膜
７をエッチングによって取り除いた後（図５（ｄ））、
図５（ｅ）に示すように、さらに全面にエピタキシャル
成長を行い、単結晶半導体層であるエピタキシャル成長
層１５を形成する。このエピタキシャル成長層１５の成
長厚さは、絶縁膜７の厚さの１／２以上とすることによ
って、絶縁膜７で形成された迫り出し部分の溝（ｈ部
分）を埋めることができる。この後のゲート形成からの
工程は第１の具体例と同様である。

【００７４】本具体例では、完全空乏化トランジスタ形
成に最適な厚みとした薄膜単結晶半導体層１４ａの厚み
の不足を補って厚膜化するために選択成長により形成し
たエピタキシャル成長層１３と、完全空乏化トランジス
タを形成する薄膜単結晶半導体層１４ａの縁部境界にひ
さし状の迫り出し部分が生じないので、例えば、ゲート
電極のエッチング後にゲート電極８の材料が上記ひさし
状の迫り出し部分の内側に残ることによるｓｈｏｒｔ不
良が生じない。

【００７５】また、薄膜単結晶半導体層１４ａ上にもエ
ピタキシャル成長層１５が存在するので、完全空乏化ト
ランジスタで用いている薄膜化したトランジスタ領域で
も、不純物濃度が急峻に変化するチャネル領域や、ヘテ
ロエピタキシャル成長層を用いることが出来る。よっ
て、例えば、不純物濃度を低く抑えることによって、よ
り高移動度のチャネル領域を形成することが可能にな
る。

【００７６】（第３の具体例）第２の具体例は第１の具
体例において形成されることになるひさし状の部分であ
るｈ部分の存在により、引き起こす可能性のあるショー
ト（ｓｈｏｒｔ）不良を抑制するための技術であった
が、第１の具体例のようなひさし状の部分であるｈ部分
が生じないようにすれば、この問題は存在しないことに
なる。そこで、第１の具体例のようなひさし状の部分で
あるｈ部分が初めから生じないようにする技術を次に第
３の具体例として説明する。

【００７７】図６は本発明の第３の具体例に係わる構造
の断面図である。なお、この具体例では、説明を簡単に
するために、完全空乏化トランジスタ１つとエピタキシ
ャル成長層１３上に形成されたトランジスタ１つを示し
ているが、２種類のトランジスタが絶縁体膜１２上に形
成されていれば良く、必ずしも図に示す方向で隣接して
いる必要はない。なお、図１と同一部分には、同一符号
をつけて詳しい説明は省略する。

【００７８】本具体例は、第１の具体例と基本的には同
一であるが、エピタキシャル成長層１３と薄膜単結晶半
導体層１４ａが当該エピタキシャル成長層１３の選択成
長前に分離されている点が異なっている。

【００７９】本構造の形成は、基本的には第１の具体例
と同じであるが、図７（ａ）のように、エピタキシャル
成長層１３の選択成長のマスク材である絶縁膜７を形成
する前に、薄膜単結晶半導体層１４ａをエッチングによ
って分離する。この後の工程は第１の具体例と同様であ
る。

【００８０】本具体例では、エピタキシャル成長層１３
と薄膜単結晶半導体層１４ａにおける完全空乏化トラン
ジスタを形成する側の半導体層の間が分離されているの
で、第１の具体例のようなひさし状の部分であるｈ部分
が生じない。よって、例えば、ゲート電極８のエッチン
グ後にゲート電極８が前記のｈ部分に残るｓｈｏｒｔ不
良が生じる危険性がもともと存在しない。つまり、この
ような原因によるｓｈｏｒｔ不良発生の余地を残さない
工程となる。

【００８１】また、絶縁膜７の側面に対して、エピタキ
シャル成長させたエピタキシャル成長層１３が接触する
ことがないので、接触部で生じる、たとえば、（３１
１）方向の、積層欠陥が原理的に生じない。

【００８２】（第４の具体例）完全空乏化トランジスタ
形成に最適な厚みとした薄膜単結晶半導体層１４ａの厚
みの不足を補って厚膜化するために選択成長により形成
したエピタキシャル成長層１３を形成するにあたり、そ
の材料としてアモルファス半導体を使用するようにした
例を第４の具体例として説明する。

【００８３】図８は本発明の第４の具体例に係わる構造
の断面図である。なお、具体例では、説明を簡単にする
ために、完全空乏化トランジスタ１つとエピタキシャル
成長層１３上に形成されたトランジスタ１つを示してい
るが、２種類のトランジスタが絶縁体膜上に形成されて
いる構造であれば良く、必ずしも図に示す方向で隣接し
ている必要はない。なお、図１と同一部分には、同一符
号をつけて詳しい説明は省略する。

【００８４】この本具体例は、第１の具体例と基本的に
は同一であるが、エピタキシャル成長層１３の形成方法
が第１の具体例と異なっている。本構造では、選択成長
マスク材である絶縁膜７をパターニングした後で、全面
に、図９（ａ）のように、アモルファス半導体膜１８を
積層する。

【００８５】ここで、このアモルファス半導体膜１８の
材料としては、例えば、薄膜単結晶半導体層１４ａがシ
リコンである場合、アモルファスシリコンもしくはアモ
ルファスシリコンゲルマニウム混晶であることが望まし
い。

【００８６】さらに、例えば、５００゜Ｃ以上の熱処
理、または、光によるレーザアニールをすることによっ
て、図９（ｂ）のようにアモルファス半導体膜１８を結
晶化する。

【００８７】この時、薄膜単結晶半導体層１４ａに接触
したアモルファス半導体膜１８は固相エピタキシャル成
長を行うため、得られるエピタキシャル成長層１３は薄
膜単結晶半導体層１４ａと配向が揃った単結晶膜にな
る。また、その他の領域の単結晶膜は、アニール温度が
核形成温度よりも低温である時にはアモルファスのまま
であり、それより高い場合は多結晶領域となる。この領
域（アモルファスのままの状態、もしくは多結晶となっ
た領域）を図９（ｂ）では膜１９と示す。

【００８８】次に、膜１９がアモルファスの場合は、ア
モルファスが結晶に対して選択的にエッチングされるエ
ッチング剤によってエッチングを行うことにより、厚膜
化する必要のある部分空乏化トランジスタ形成領域部分
のエピタキシャル成長層１３を選択的に残す。また、膜
１９が多結晶もしくは選択比が十分でない場合は、厚膜
化する必要のある部分空乏化トランジスタ形成領域部分
のエピタキシャル成長層１３を保護するように、リソグ
ラフィとエッチングを行うことによってエピタキシャル
成長層１３を残しても良い。

【００８９】このようにして、図９（ｃ）に示す形状を
形成後、マスク材である絶縁膜７を取り除く。絶縁膜７
を取り除いた以後は、第１の具体例と同様に、素子分離
およびゲート形成をする。

【００９０】本具体例では、アモルファス堆積が可能で
ありさえすれば、結晶の蒸気圧が低い半導体材料でも、
たとえ必要とする膜厚が厚くとも固相エピタキシャル成
長で容易にエピタキシャル成長膜を成長させることがで
きるようになる。また、気相成長の場合、問題となるキ
ャリアガス中の残留ガス、例えば、カーボンによる界面
汚染も小さくできる。

【００９１】（第５の具体例）第５の具体例は第２の具
体例の改良であり、第１の具体例において、薄膜単結晶
半導体層１４ａ上に形成したエピタキシャル成長層１３
と当該薄膜単結晶半導体層１４ａにおける露出部分との
境界に生じることとなったエピタキシャル成長層１３の
乗り出し部分の隙間を埋める技術である第２の具体例で
の、エピタキシャル成長層１５形成以後の段差を小さく
する技術である。

【００９２】図１０は本発明の第５の具体例に係わる構
造の断面図である。なお、具体例では、説明を簡単にす
るために、完全空乏化トランジスタ１つとエピタキシャ
ル成長層１３上に形成されたトランジスタ１つを示して
いるが、２種類のトランジスタが絶縁体基板１２もしく
は絶縁体膜上に形成されていれば良く、必ずしも図に示
す方向で隣接している必要はない。また、図１０におい
て、図１と同一部分には、同一符号を付して示し、その
詳しい説明は省略する。

【００９３】本具体例は、前述した第２の具体例と基本
的には同一であるが、図１０からわかるように、絶縁体
基板１２の膜厚が均一な厚さでないことが第２の具体例
と大きく異なる部分である。

【００９４】すなわち、絶縁体基板１２上に単結晶半導
体膜を形成してここにトランジスタを形成するが、この
単結晶半導体膜は完全空乏化トランジスタＦＥＴ１の作
成に最適な膜厚の薄膜単結晶半導体層１４ａと、厚膜化
するためにこの上に選択的に形成したエピタキシャル成
長層１３とから形成してあることにより、素子領域は部
分的に段差が生じている。つまり、完全空乏化トランジ
スタＦＥＴ１以外の種類のトラジスタの作成領域は、完
全空乏化トランジスタ形成に最適な厚みとした薄膜単結
晶半導体層１４ａの厚みの不足を補って厚膜化するため
に選択成長により形成したエピタキシャル成長層１３が
あり、膜厚が厚くなる分、段差が避けられない。

【００９５】これを平坦化するために、絶縁体基板１２
の膜厚を、完全空乏化トランジスタＦＥＴ１の形成領域
以外の素子形成領域となるエピタキシャル成長層１３の
形成領域Ｂについて予め薄くし、段差をできるだけ無く
すようにしている。

【００９６】本構造を得るためには、図１１（ａ）のよ
うに、予め、支持基板１０の表面を、エピタキシャル成
長層１３の形成領域Ｂについて低く掘り下げ、さらにエ
ピタキシャル成長層１３の形成領域Ｂについてそれ以外
の領域より膜厚を薄くした絶縁層を形成してこれを支持
基板１０上の絶縁体基板１２としたものを作成する。

【００９７】このような均一でない厚さの絶縁体基板１
２を形成するには、例えば、張り合わせる前のウエハ
を、上記領域Ｂについてエッチングして凹凸を付け、そ
の上に絶縁膜を形成してから上記領域Ｂについてエッチ
ングして必要な段差を付けるようにするといった手法で
実現できる。それ以外にも、ＳＩＭＯΧ法では、予め支
持基板１０の表面を、上記領域Ｂについてエッチング
し、高さの異なる領域を形成した後で、酸素イオンを打
ち込んで絶縁体基板１２を形成しても良い。

【００９８】この後の工程は第２の具体例の絶縁膜７を
形成する工程以降と同様であり、絶縁体基板１２を形成
後に、次に完全空乏化トランジスタ形成に最適な膜厚の
薄膜単結晶半導体層１４ａをこの絶縁体基板１２上に形
成し、次に、薄膜単結晶半導体層１４ａ上に、部分的に
エピタキシャル成長層１３を形成する際の選択成長のマ
スク材である絶縁膜７を形成する。そして、次にこの絶
縁膜７を、部分的にエピタキシャル成長層１３を形成す
る領域Ｂについてエッチングして取り除き、この上にエ
ピタキシャル成長によりエピタキシャル成長層１３を形
成する。これが図１１（ｂ）の状態である。

【００９９】その後、不要となった絶縁膜７を取り除
き、これにより、ひさし状に残る部分ｈを埋めるため
に、全面にエピタキシャル成長を行い、単結晶半導体層
であるエピタキシャル成長層１５を形成する。これが図
１１（ｃ）の状態である。エピタキシャル成長層１５の
成長厚さは、前述同様、絶縁膜７の厚さの１／２以上で
ある。

【０１００】以後、第２の具体例の絶縁膜７を形成する
工程以降と同様の工程を経て完全空乏化トランジスタと
それ以外の種類のトランジスタなどが混在する半導体装
置が完成する。

【０１０１】本具体例では、例えば、予め、エピタキシ
ャル成長層１３を形成する領域の絶縁膜１２の高さを下
げておくようにしたことにより、エピタキシャル成長層
１５形成以後の段差を小さくすることが出来、素子分離
やゲート形成以降のリソグラフィやエッチングの高さ余
裕を確保できる。

【０１０２】また、本具体例では、部分空乏化トランジ
スタＦＥＴ２と完全空乏化とランジスタＦＥＴ１の両方
の、ゲート電極８を形成する際の高さ段差をさらに小さ
くするために、ポリシング（Ｐｏｌｉｓｈｉｎｇ）を用
いることもできる。

【０１０３】このポリシングを用いた場合の製造工程と
しては、まず、図１２（ａ）（（図１１（ａ）に対応）
のように段差を形成した絶縁体基板１２上に、図１２
（ｂ）のようにエピタキシャル成長層１３選択成長のた
めのマスク材となる絶縁膜７を形成し、これをパターニ
ングしてマスクを形成し（図１２（ｃ））、このパター
ニングした絶縁膜７をマスクに、エピタキシャル成長層
１３を選択成長させ（図１２（ｄ））、その後、絶縁膜
７をエッチングストッパとし、エピタキシャル成長層１
３をポリシングして平滑化する。

【０１０４】このとき、絶縁膜７のエッチング速さを、
エピタキシャル成長層１３のエッチング速さより充分、
小さくできれば、図１２（ｅ）に示すように、エピタキ
シャル成長層１３の表面と、絶縁膜７の表面とを綺麗に
揃えることができる。

【０１０５】さらに絶縁膜７を取り除き、全面にエピタ
キシャル成長を行って単結晶半導体層であるエピタキシ
ャル成長層１５を形成した後は（図１２（ｆ））、第１
の具体例と同様に素子分離領域およびゲート形成する
（図１３）。

【０１０６】なお、この例では、完全空乏化トランジス
タ形成領域と、部分空乏化トランジスタ形成領域など完
全空乏化トランジスタ以外の種類の素子形成部分との段
差がほとんどなくなることから、ひさし状に残る部分ｈ
が小さくなり、そのためにエピタキシャル成長層１５を
形成せずともショート（ｓｈｏｒｔ）不良が発生する危
険性が少なくなる。

【０１０７】従って、この場合には図１４に示すよう
に、パターニングした絶縁膜７をマスクに、エピタキシ
ャル成長層１３を選択成長させ（図１４（ａ）参照、こ
の図は図１２（ｄ）に対応している）、その後、絶縁膜
７をエッチングストッパとし、エピタキシャル成長層１
３をポリシングして平滑化する（図１４（ｂ）参照、こ
の図は図１２（ｅ）に対応している）。

【０１０８】そして、絶縁膜７を取り除いた後に、エピ
タキシャル成長は行なわずに、ゲート絶縁膜１７の形
成、ゲート電極８の形成、ソースドレイン電極９の形成
を行なって素子を完成させるようにする（図１４
（ｄ））。

【０１０９】このように、完全空乏化トランジスタの形
成領域とその他の素子の形成領域との間に段差が小さく
なる構造としたことから、選択成長のために用いた絶縁
膜７の縁部に、エピタキシャル成長層１３の横方向成長
によって生じる乗り出し部分がひさし状に残ることによ
り、この部分がゲート電極形成用のポリシリコン堆積の
際に埋められて、その後のパターニング工程によりゲー
ト電極が形成された段階で、このポリシリコンで埋めら
れた部分が残ることによるショート不良発生が、問題に
ならなくなることも多いので、この場合には、エピタキ
シャル成長層１５の形成を省くようにすることで、工程
の簡素化を実現できるようになる。

【０１１０】なお、第５の具体例の構造を例として、考
え得る素子分離の変形例を示す。

【０１１１】＜第５の具体例の変形例１＞図１５（ａ）
は、第５の具体例の構造を基本とする半導体装置におい
て、メサ分離を用いた素子分離構造をも導入した場合の
変形例を示す。このメサ分離による素子分離は、図１５
（ｂ）のように、エピタキシャル成長層１５の形成工程
までを終了した後に、完全空乏化トランジスタＦＥＴ１
の形成領域と隣接するそれ以外の素子の形成領域Ｂ（部
分空乏化トランジスタＦＥＴ２の形成領域など）の境界
領域Ｃに、リソグラフィとエッチングを用いてトレンチ
４を形成し、その後、ゲート以降の工程を形成すればよ
い。トレンチ４の深さは、完全空乏化トランジスタ領域
で絶縁膜１２に達するまでとする。

【０１１２】また、図１６（ａ）はトレンチ分離を用い
た素子分離の変形例である。この素子分離は、図１５
（ｂ）のトレンチ４形成後に、素子分離領域形成用に、
全面に絶縁膜３を堆積し、この全面堆積した絶縁膜３を
エッチバックまたはポリッシングしてトレンチ４部分に
のみ、残すようにすることにより、図１６（ｂ）のよう
に前記境界領域Ｃのトレンチ４に絶縁物を埋め込み、素
子分離領域２０を形成する。

【０１１３】＜第５の具体例の変形例２＞さらに、図１
７（ａ）は別の半導体装置の断面図であり、ＬＯＣＯＳ
分離を用いた素子分離の変形例である。この素子分離
は、エピタキシャル成長層１５を形成後に、全面に例え
ば、シリコン窒化膜からなる膜を堆積する。そして、そ
の後、素子分離領域２０を形成する領域を開口するよう
に、リソグラフィを実施して、素子分離領域２０形成用
のマスクを形成する（ＬＯＣＯＳマスクの形成）。

【０１１４】素子分離領域２０を形成する領域を開口し
たマスクができたならば、次に、例えば、９００〜１２
００°Ｃの酸化雰囲気中で酸化し、ＬＯＣＯＳ酸化膜を
素子分離領域２０内に形成する。次に、不要となったシ
リコン窒化膜を除去する。この状態が図１７の（ｂ）で
ある。その後は、ゲート形成工程以降の工程と同様の工
程を経て半導体装置を完成させる。

【０１１５】なお、これら素子分離技術は、第５の具体
例に限らず、第１の具体例から第４の具体例にも、同様
に適用可能である。また、本発明は上述した各具体例に
限定されるものではない。

【０１１６】また、上記の具体例では、素子分離用のト
レンチ４をエッチングによって形成するようにしたが、
ＬＯＣＯＳ法で選択的に素子分離領域を酸化し、ＬＯＣ
ＯＳマスク材を剥離後、例えば、フッ化アンモニウムな
どのエッチング液によってＬＯＣＯＳ酸化膜を選択的に
取り去り、トレンチを形成しても良い。

【０１１７】もちろん、トレンチ形成半導体エッチング
とＬＯＣＯＳ法を組み合わせても良い。

【０１１８】また、具体例では、絶縁膜の作成法とし
て、主に熱酸化による酸化膜形成法を示したが、例え
ば、３０ｋｅＶ程度の低加速エネルギで酸素または窒素
を注入し、絶縁膜を形成するようにしても良いし、絶縁
膜を堆積する方法で形成するようにしても良いし、これ
らを組み合わせて形成するようにしても良い。また、素
子分離膜や絶縁膜形成法自体は、シリコンをシリコン酸
化膜やシリコン窒化膜に変換する方法以外の方法、例え
ば、酸素イオンや窒素イオンを、堆積したシリコンに注
入する方法や、堆積したシリコンを酸化する方法を用い
て得るようにしてもさしつかえない。

【０１１９】さらに、シリコン酸化膜としては、ＰＳ
Ｇ，ΒＰＳＧなどのシリケイドガラス、または、いわゆ
るＴＥＯＳなどの堆積酸化膜を用いることもできる。ま
た、もちろん、この絶縁膜にシリコン窒化膜、または、
例えば、チタン酸バリウム、チタン酸鉛、ストロンチウ
ム・ビスマス・タンタル・オキサイドなどの如き強誘電
体膜や、チタン酸バリウムやタンタル酸化膜などの常誘
電体膜、ＧａＡｓ基板に対するＡｌＧａＡｓ混晶の単層
膜、または、それらの複合膜を用いることもできる。

【０１２０】また、ゲート絶縁膜１７としては、半導体
を酸化または窒化することにより酸化膜または窒化膜を
形成する方法を示したが、堆積膜を用いても良いし、こ
れらを組み合わせた複合膜でも良い。

【０１２１】さらに具体例では、単結晶半導体層１４ａ
としてｐ型単結晶シリコン基板を想定して説明したが、
多結晶シリコン、ポーラスシリコン、アモルファスシリ
コン、ＳｉＧｅ混晶、ＳｉＣ混晶、ＧａＡｓ、ΙｎＰを
用いても良い。もちろん、ｎ型半導体を用いても良く、
ｎ型ＭＩＳＦＥＴの替わりにｐ型ＭＩＳＦＥＴを形成し
て用いても良い。

【０１２２】また、ソースドレイン電極９としては、燐
やヒ素によるｎ型領域形成を示したが、ドーパントとし
てアンチモンを用いても良いし、イオン注入ではなく、
例えばＢＰＳＧ，ＰＳＧなどを用いた固相拡散や気相拡
散によって形成してもよい。また、ボロンによってｐ型
領域をｎ型基板に形成しても良い。さらに、半導体層１
４ａとしてＧａＡｓを用いる場合には、ソースドレイン
のドーパントとして、ｎ型領域形成には、Ｇｅ、Ｓｉ，
Ｓｎを、また、ｐ型領域形成にはＺｎ、Ｂｅを固相拡散
やイオン打ち込みによって形成しても良い。

【０１２３】また、支持基板１０としては、シリコン基
板、ＧａＡｓ基板、ＩｎＰ基板、シリコン酸化膜基板、
酸化アルミ基板、ダイヤモンド基板、ＳｉＣ基板、また
はこれらの複合膜で形成された基板を用いても良い。

【０１２４】ゲート電極８の材料としては、ＰＯＣｌ₃
を拡散した多結晶シリコンを示したが、ヒ素をイオン注
入したシリコン膜を用いても良いし、燐やヒ素をＰＳ
Ｇ，ＡｓＳＧにより固相拡散しても良いし、膜形成時に
同時に燐またはヒ素またはボロンをドープした、いわゆ
るドープドシリコン膜を用いても良い。また、多結晶シ
リコン以外に、例えば、単結晶シリコン、ポーラスシリ
コン、アモルファスシリコン、Ｗ、Ｔａ、Ｔｉ、Ηｆ、
Ｃｏ、Ｐｔ、Ｐｄ、Ａｌ、Ｃｕ等の金属あるいはそのシ
リサイドを用いることもできる。また、これらの積層構
造にしてもよい。

【０１２５】その他、本発明の要旨を逸脱しない範囲
で、様々に変形して実施することができる。

【０１２６】以上詳述したように本発明は、絶縁体基板
上に形成した単結晶半導体層に、完全空乏化トランジス
タと、部分空乏化トランジスタなど完全空乏化トランジ
スタ以外の種別のトランジスタなどの素子を混在して形
成するようにした半導体装置において、部分空乏化トラ
ンジスタで必要とされる厚い単結晶半導体層を、完全空
乏化トランジスタで必要とされる薄い単結晶半導体層上
にエピタキシャル成長することによって得るようにして
いる。

【０１２７】このため、絶縁体基板上には、均一な厚さ
の薄い半導体層を先に形成すれば良く、従って、巨視的
な膜厚均一性が得られる例えば、ポリッシングなどの方
法を用いて平坦化することが出来る。

【０１２８】よって、完全空乏化したトランジスタで問
題となる、半導体層の膜厚変動起因のしきい値の変動を
小さく抑えることが出来るようになり、また、部分空乏
化トランジスタを形成する領域の厚さを大きくしても、
完全空乏化トランジスタを形成する領域の厚さ変動を一
定に抑えることができる。

【０１２９】さらに、ソースドレイン領域で厚さ変動も
小さくすることができ、ソースドレイン直列抵抗の変動
を小さくすることが出来る。加えて、ソースドレインに
対するコンタクト形成のエッチング余裕をー定に確保で
きるため、コンタクト抵抗もー定値に抑えることが出来
る。

【０１３０】さらに、薄い単結晶半導体層を得るのに、
薄い単結晶半導体層にパタ−ニングを予めする必要が無
く、例えば、薄膜化のためにウェットエッチングなどの
エッチンク゛ダメージが非常に小さい等方的エッチング
を用いることが出来る。そのため、パターニングおよび
エッチングによって薄い単結晶半導体層を得るよりも完
全空乏化トランジスタ領域にエッチングダメージおよび
汚染が入りにくく、トランジスタ特性を良好に保つこと
が出来る。

【０１３１】また、部分空乏化トランジスタをエピタキ
シャル成長層上に形成している。このため、完全空乏化
トランジスタで用いている薄膜化したトランジスタ領域
よりも、不純物濃度が急峻に変化するチャネル領域や、
へテロエピタキシャル成長層を部分空乏化トランジスタ
領域に用いることが出来る。よって、例えば、不純物濃
度を低く抑えることによって、より高移動度のチャネル
領域を形成することが可能になる。

【０１３２】

【発明の効果】以上、詳述したように、本発明によれ
ば、部分空乏化トランジスタと完全空乏化トランジスタ
の双方を混在して形成する場合に、完全空乏化トランジ
スタの素子特性のばらつきがなく、また、ソースドレイ
ン抵抗、ソースドレインに対するコンタクト抵抗を低く
できると共に、結晶欠陥の少ない領域を確保できて完全
空乏化トランジスタの素子特性悪化を回避できるように
した半導体装置およびその製造方法を提供することがで
きる。

【図面の簡単な説明】

【図１】本発明を説明するための図であって、本発明の
第１の具体例にかかわる半導体装置の全体構成例を示す
断面図。

【図２】本発明を説明するための図であって、本発明の
第１の具体例における製造工程を説明するための図。

【図３】本発明を説明するための図であって、本発明の
第１の具体例におけるボディコンタクトを含んだ構造の
半導体装置での全体構成例を示す断面図。

【図４】本発明を説明するための図であって、本発明の
第１の具体例にかかわる半導体装置と第２の具体例にか
かわる半導体装置の全体構成例を比較対比して示す断面
図。

【図５】本発明を説明するための図であって、本発明の
第２の具体例における製造工程を説明するための図。

【図６】本発明を説明するための図であって、本発明の
第３の具体例に係わる半導体装置の構造を示す断面図。

【図７】本発明を説明するための図であって、本発明の
第３の具体例における製造工程を説明するための図。

【図８】本発明を説明するための図であって、本発明の
第４の具体例に係わる半導体装置の構造を示す断面図。

【図９】本発明を説明するための図であって、本発明の
第４の具体例における製造工程を説明するための図。

【図１０】本発明を説明するための図であって、本発明
の第５の具体例に係わる半導体装置の構造を示す断面
図。

【図１１】本発明を説明するための図であって、本発明
の第５の具体例における製造工程を説明するための図。

【図１２】本発明を説明するための図であって、本発明
の第５の具体例の変形例としての製造工程を説明するた
めの図。

【図１３】本発明を説明するための図であって、本発明
の第５の具体例における変形例に係わる半導体装置の構
造を示す断面図。

【図１４】本発明を説明するための図であって、本発明
の第５の具体例の別の変形例の製造工程を説明するため
の図。

【図１５】本発明を説明するための図であって、本発明
の第５の具体例の構造にトレンチ分離を適用した場合の
構造例を説明するための図。

【図１６】本発明を説明するための図であって、本発明
の第５の具体例の構造にトレンチ分離を適用した場合の
別の構造例を説明するための図。

【図１７】本発明を説明するための図であって、本発明
の第５の具体例の構造にＬＯＣＯＳ分離を適用した場合
の構造例を説明するための図。

【図１８】従来技術を説明するための図であって、完全
空乏化トランジスタをパタ−ニングする時の製造工程断
面図と、絶縁体基板上にトランジスタを形成した出来上
り半導体装置を示す断面図。

【符号の説明】

３…絶縁膜 ４…トレンチ ５…絶縁膜 ７…絶縁膜 ８…ゲート電極 ９…ソースドレイン電極 １０…支持基板 １１…レジスト １２…絶縁体基板 １３，１５…エピタキシャル成長層 １４ａ…薄膜単結晶半導体層 １７…ゲート絶縁膜 １８…アモルファス半導体膜 １９…アモルファスのままの状態、もしくは多結晶とな
った状態の膜 ２０…素子分離領域 ＦＥＴ１…完全空乏化トランジスタ ＦＥＴ２…部分空乏化トランジスタ ｈ…ひさし状の部分 Ｂ…エピタキシャル成長層１３の形成領域 Ｃ…完全空乏化トランジスタ形成領域に隣接するそれ以
外の素子の形成領域Ｂ（部分空乏化トランジスタＦＥＴ
２の形成領域など）の境界領域。

Claims (10)

【特許請求の範囲】
1. 【請求項１】 絶縁体層上に形成される単結晶半導体層
   に、少なくとも第１および第２の２種のトランジスタを
   形成してなる半導体装置において、 前記単結晶半導体層は薄膜領域と、薄膜領域上における
   エピタキシャル形成により選択的に作成された厚膜領域
   を有し、 前記第１のトランジスタは、前記単結晶半導体層の薄膜
   領域上に形成されると共に、そのチャネル領域の空乏層
   が前記絶縁体層に達し、前記第２のトランジスタは、前
   記単結晶半導体層における前記厚膜領域に形成されてい
   ることを特徴とする半導体装置。
2. 【請求項２】 絶縁体層上に形成される単結晶半導体層
   に、少なくとも第１および第２の２種のトランジスタを
   形成してなる半導体装置において、 前記単結晶半導体層は薄膜領域と、薄膜領域およびこの
   上に選択的に作成された選択形成領域とからなる厚膜領
   域とを有し、 前記第１のトランジスタは、前記単結晶半導体層の薄膜
   領域上に形成されると共に、そのチャネル領域の空乏層
   が前記絶縁体層に達し、前記第２のトランジスタは、前
   記単結晶半導体層における前記厚膜領域に形成され、か
   つ、前記選択形成領域の酸素濃度は、前記薄膜領域の酸
   素濃度より低いことを特徴とする半導体装置。
3. 【請求項３】 第１と第２のトランジスタは平面状ＭＩ
   ＳＦＥＴからなることを特徴とする請求項１または２記
   載の半導体記憶装置。
4. 【請求項４】 前記第２のトランジスタのチャネル領域
   の空乏層は前記絶縁体層に達しないことを特徴とする請
   求項３に記載の半導体装置。
5. 【請求項５】 前記第２のトランジスタは複数個形成さ
   れ、チャネル部分に抵抗性接触したボディ電極を有し、
   前記ボディ電極が複数のトランジスタで共有されること
   を特徴とする請求項３に記載の半導体装置。
6. 【請求項６】 絶縁体層上に形成される単結晶半導体層
   に、少なくとも第１および第２の２種のトランジスタを
   形成してなる半導体装置において、 前記絶縁体層は少なくとも前記第２のトランジスタの形
   成領域を、前記第１のトランジスタの形成領域よりも低
   く形成し、また、この絶縁体層上に形成される前記単結
   晶半導体層は薄膜領域と、薄膜領域上におけるエピタキ
   シャル形成により選択的に作成された厚膜領域とを有
   し、 前記第１のトランジスタは、前記単結晶半導体層の薄膜
   領域上に形成されると共に、そのチャネル領域の空乏層
   が前記絶縁体層に達し、前記第２のトランジスタは、前
   記単結晶半導体層における前記厚膜領域に形成されるこ
   とを特徴とする半導体装置。
7. 【請求項７】 絶縁体層上に単結晶半導体層を形成し、
   この単結晶半導体層は薄膜領域と厚膜領域を有すると共
   に、薄膜領域に第１のトランジスタが形成され、そのチ
   ャネル領域の空乏層は前記絶縁体層に達し、第２のトラ
   ンジスタは、前記厚膜領域に形成された半導体装置の製
   造方法において、 絶縁体層上に厚みのほぼ等しい単結晶半導体の薄膜領域
   を形成する工程と、 前記薄膜領域上に絶縁膜を形成する工程と、 前記絶縁膜をパタ−ニングして、前記単結晶半導体の領
   域を露出させる工程と、 前記単結晶半導体の露出した領域上に選択的に単結晶半
   導体を形成して厚膜領域を得る工程と、 前記パタ−ニングされた絶縁膜を除去する工程と、 第１と第２のトランジスタを形成する工程と、を具備す
   ることを特徴とする半導体装置の製造方法。
8. 【請求項８】 絶縁体層上に単結晶半導体層を形成し、
   この単結晶半導体層は薄膜領域と厚膜領域を有すると共
   に、薄膜領域に第１のトランジスタが形成され、そのチ
   ャネル領域の空乏層は前記絶縁体層に達し、第２のトラ
   ンジスタは、前記厚膜領域に形成された半導体装置の製
   造方法において、 絶縁体層上に厚みのほぼ等しい単結晶半導体の薄膜領域
   を形成する工程と、 前記薄膜領域上に絶縁膜を形成する工程と、 前記絶縁膜をパタ−ニングして、前記単結晶半導体の領
   域を露出させる工程と、 前記単結晶半導体の露出した領域上に選択的に単結晶半
   導体を形成して厚膜領域を得る工程と、 前記パタ−ニングされた絶縁膜を除去する工程と、 全面にエピタキシャル成長により薄い第２の単結晶半導
   体層を得る工程と、 第１と第２のトランジスタを形成する工程と、を具備す
   ることを特徴とする半導体装置の製造方法。
9. 【請求項９】 絶縁体層上に単結晶半導体層を形成し、
   この単結晶半導体層は薄膜領域と厚膜領域を有すると共
   に、薄膜領域に第１のトランジスタが形成され、そのチ
   ャネル領域の空乏層は前記絶縁体層に達し、第２のトラ
   ンジスタは、前記厚膜領域に形成された半導体装置の製
   造方法において、 絶縁体層上に厚みのほぼ等しい単結晶半導体の薄膜領域
   を形成する工程と、 前記薄膜領域上に絶縁膜を形成する工程と、 前記絶縁膜をパタ−ニングして、前記単結晶半導体の領
   域を露出させる工程と、 前記単結晶半導体の露出された領域上にエピタキシャル
   成長により、選択的に単結晶半導体を堆積させて厚膜領
   域を得る工程と、 前記パタ−ニングされた絶縁膜を除去する工程と、 第１と第２のトランジスタを形成する工程と、を具備す
   ることを特徴とする半導体装置の製造方法。
10. 【請求項１０】 絶縁体層上に単結晶半導体層を形成
    し、この単結晶半導体層は薄膜領域と厚膜領域を有する
    と共に、薄膜領域に第１のトランジスタが形成され、そ
    のチャネル領域の空乏層は前記絶縁体層に達し、第２の
    トランジスタは、前記厚膜領域に形成された半導体装置
    の製造方法において、 絶縁体層上に厚みのほぼ等しい単結晶半導体の薄膜領域
    を形成する工程と、 前記薄膜領域上に絶縁膜を形成する工程と、 前記絶縁膜をパタ−ニングして、前記単結晶半導体の領
    域を露出させる工程と、 前記単結晶半導体の露出した領域上に選択的に単結晶半
    導体を形成して厚膜領域を得る工程と、 前記パタ−ニングされた絶縁膜を除去する工程と、 単結晶半導体層における第１のトランジスタと第２のト
    ランジスタを形成するそれぞれの領域を互いに電気的に
    分離する工程と、 第１と第２のトランジスタを形成する工程と、を具備す
    ることを特徴とする半導体装置の製造方法。