JP2000243973A - 半導体装置及びその製造方法並びに半導体装置の設計方法 - Google Patents

Abstract

(57)【要約】 【課題】 基板浮遊効果の低減を図ったＳＯＩ構造の半
導体装置を得る。 【解決手段】 ＳＯＩ層３の各トランジスタ形成領域は
下層部にウェル領域が形成される部分酸化膜３１によっ
て分離される。ＮＭＯＳトランジスタ間を分離する部分
酸化膜３１の下層にｐ型のウェル領域１１が形成され、
ＰＭＯＳトランジスタ間を分離する部分酸化膜３１の下
層にｎ型のウェル領域１２が形成され、ＮＭＯＳトラン
ジスタ，ＰＭＯＳトランジスタ間を分離する部分酸化膜
３１の下層にｐ型のウェル領域１１及びｎ型のウェル領
域１２が隣接して形成される。ボディー領域は隣接する
ウェル領域１１に接している。層間絶縁膜４上に形成さ
れた配線層は、層間絶縁膜４中に設けられたボディーコ
ンタクトを介してボディー領域と電気的に接続される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明はＳＯＩ構造の半導
体装置に関する。

【０００２】

【従来の技術】図１０２に示すように、シリコン基板
１、埋め込み酸化膜２及びＳＯＩ（Ｓilicon Ｏn Ｉnsu
lator）層からなる従来のＳＯＩ構造の半導体装置にお
いて、ＳＯＩ層３中のトランジスタ形成領域は完全酸化
膜３２によってが完全に分離されていた。例えば、ＮＭ
ＯＳトランジスタ形成領域に形成される１単位のＮＭＯ
Ｓトランジスタは完全酸化膜３２によって他のトランジ
スタから完全分離されていた。なお、図１０２の例では
ＳＯＩ層３上を層間絶縁膜４で覆っている。

【０００３】図１０２において、完全酸化膜３２よって
他のトランジスタから完全分離される１単位のＮＭＯＳ
トランジスタは、ＳＯＩ層３中に形成されるドレイン領
域５、ソース領域６、チャネル形成領域７、チャネル形
成領域７上に形成されるゲート酸化膜８及びゲート酸化
膜８上に形成されるゲート電極９から構成される。ま
た、層間絶縁膜４上に形成された配線層２２は、層間絶
縁膜４中に設けられたコンタクト２１を介してドレイン
領域５あるいはソース領域６と電気的に接続される。

【０００４】このように、従来のＳＯＩ構造の半導体装
置は素子（トランジスタ）単位でＳＯＩ層中に完全分離
されているため、ＰＭＯＳ及びＮＭＯＳそれぞれのトラ
ンジスタ間は完全に分離されラッチアップが原理的に起
こらない構造を呈している。

【０００５】

【発明が解決しようとする課題】したがって、ＳＯＩ構
造でＣＭＯＳトランジスタを有する半導体装置を製造す
る場合は、微細加工技術で決まる最小分離幅を使用でき
チップ面積を縮小できるメリットがあった。しかしなが
ら、衝突電離現象によって発生するキャリア（ＮＭＯＳ
ではホール）がチャネル形成領域に溜まり、これにより
キンクが発生したり、動作耐圧が劣化したり、また、チ
ャネル形成領域の電位が安定しないために遅延時間の周
波数依存性がでる等の基板浮遊効果により生ずる種々の
問題点があった。

【０００６】この発明は上記問題点を解決するためにな
されたもので、基板浮遊効果の低減を図ったＳＯＩ構造
の半導体装置を得ることを目的とする。

【０００７】

【課題を解決するための手段】この発明に係る請求項１
記載の半導体装置は、半導体基板、埋め込み絶縁層及び
ＳＯＩ層３からなるＳＯＩ構造を呈しており、前記ＳＯ
Ｉ層に設けられ、各々に所定の素子が形成される複数の
素子形成領域と、前記ＳＯＩ層に設けられ、前記複数の
素子形成領域間を絶縁素子分離する素子分離領域と、前
記ＳＯＩ層に設けられ、外部から電位固定可能なボディ
ー領域とを備え、前記素子分離領域のうち少なくとも一
部の領域は、上層部に設けられた部分絶縁領域と下層部
に存在する前記ＳＯＩ層の一部である半導体領域とから
構成される部分分離領域を含み、前記半導体領域は、前
記複数の前記素子形成領域のうちの少なくとも１つの素
子形成領域及び前記ボディー領域と接して形成されてい
る。

【０００８】請求項２記載の半導体装置において、前記
複数の素子形成領域は、第１の素子用の複数の第１の素
子形成領域と第２の素子用の複数の第２の素子形成領域
とを含み、前記素子分離領域は前記ＳＯＩ層を貫通した
完全絶縁領域を含む完全分離領域をさら含み、前記部分
分離領域は第１及び第２の部分分離領域を含み、前記複
数の第１の素子形成領域はそれぞれ前記第１の部分分離
領域によって素子分離され、前記複数の第２の素子形成
領域はそれぞれ前記第２の部分分離領域によって素子分
離され、前記複数の第１の素子形成領域と前記複数の第
２の素子形成領域とは前記完全分離領域によって素子分
離される。

【０００９】請求項３記載の半導体装置において、前記
複数の素子形成領域は、第１の回路用の複数の素子形成
領域と第２の回路用の複数の素子形成領域とを含み、前
記第１の回路用の複数の素子形成領域は前記ＳＯＩ層を
貫通した完全分離領域によって素子分離され、前記第２
の回路用の複数の素子形成領域は前記部分分離領域によ
って素子分離されている。

【００１０】請求項４記載の半導体装置において、前記
ＳＯＩ層は第１及び第２の部分ＳＯＩ層を含み、前記第
１の部分ＳＯＩ層の膜厚は前記第２の部分ＳＯＩ層の膜
厚よりも薄く形成され、前記複数の第１の素子形成領域
は前記第１の部分ＳＯＩ層に形成され、前記複数の第２
の素子形成領域は前記第２の部分ＳＯＩ層に形成され
る。

【００１１】請求項５記載の半導体装置において、前記
複数の素子形成領域は、所定の回路用素子形成領域と該
所定の回路以外の他の回路用素子形成領域とを含み、前
記所定の回路用素子形成領域と前記他の回路用素子形成
領域とは前記ＳＯＩ層を貫通した完全分離領域によって
素子分離される。

【００１２】請求項６記載の半導体装置において、前記
複数の素子形成領域のうち、前記部分分離領域によって
素子分離された素子形成領域に形成される素子の活性領
域の前記ＳＯＩ層表面から形成深さは、前記部分分離領
域の形成深さより浅い。

【００１３】請求項７記載の半導体装置において、前記
半導体領域はポリシリコン領域を含む。

【００１４】請求項８記載の半導体装置において、前記
部分絶縁領域は誘電率が前記埋め込み絶縁層より低い低
誘電率膜を含む。

【００１５】請求項９記載の半導体装置において、前記
部分絶縁領域は少なくとも側面に設けられた部分絶縁膜
とそれ以外の領域に設けられ、誘電率が前記部分絶縁膜
より低い低誘電率膜とを含む。

【００１６】請求項１０記載の半導体装置において、前
記素子分離領域は複数の素子分離領域を含み、前記複数
の素子分離領域の少なくとも１つの領域は所定の形成幅
で前記半導体基板の表面に対しほぼ垂直に延びて形成さ
れる。

【００１７】この発明に係る請求項１１記載の半導体装
置は、半導体基板、埋め込み絶縁層及びＳＯＩ層からな
るＳＯＩ構造を呈しており、前記ＳＯＩ層に設けられ、
各々に所定の素子が形成される複数の素子形成領域と、
前記ＳＯＩ層に設けられ、前記複数の素子形成領域間を
絶縁素子分離する素子分離領域と、外部から電位固定可
能なボディー領域とを備え、前記ボディー領域は、前記
複数の素子形成領域のうち、少なくとも１つの素子形成
領域の表面あるいは裏面に接するように形成される。

【００１８】請求項１２記載の半導体装置において、前
記ボディー領域は、前記埋め込み絶縁層の上層部に形成
され、前記少なくとも１つの素子形成領域の裏面に接し
ている。

【００１９】請求項１３記載の半導体装置において、前
記ボディー領域は、前記埋め込み絶縁層を貫通して形成
され、前記少なくとも１つの素子形成領域の裏面に接し
ている。

【００２０】請求項１４記載の半導体装置において、前
記ボディー領域は、前記少なくとも１つの素子形成領域
の上方に設けられ、前記少なくとも１つの素子形成領域
の表面に接する。

【００２１】請求項１５記載の半導体装置において、前
記素子分離領域のうち少なくとも一部の領域は、前記Ｓ
ＯＩ層を貫通した完全絶縁領域と前記部分分離領域とが
連続して形成される複合分離領域を含む。

【００２２】請求項１６記載の半導体装置において、前
記部分分離領域の上面は凹凸なく均一に形成される。

【００２３】請求項１７記載の半導体装置において、前
記複合分離領域の前記半導体領域の膜厚は、前記ＳＯＩ
層の膜厚の１／２以下に設定される。

【００２４】請求項１８記載の半導体装置において、前
記複合分離領域において前記完全絶縁領域の形成幅は前
記複合分離領域全体の形成幅の１／２以下に設定され
る。

【００２５】請求項１９記載の半導体装置において、前
記素子分離領域は前記ＳＯＩ層を貫通した完全絶縁領域
を有する完全分離領域を含み、前記複数の素子形成領域
は互いに隣接して形成される入出力ＮＭＯＳトランジス
タ形成領域及び入出力ＰＭＯＳトランジスタ形成領域を
含み、前記完全分離領域は少なくとも前記入出力ＮＭＯ
Ｓトランジスタ形成領域と前記入出力ＰＭＯＳトランジ
スタ形成領域との境界近傍領域に形成される。

【００２６】請求項２０記載の半導体装置において、前
記素子形成領域は入出力ＮＭＯＳトランジスタ形成領域
あるいは入出力ＰＭＯＳトランジスタ形成領域と隣接し
て形成される内部回路形成領域をさらに含み、前記完全
分離領域は、前記入出力ＮＭＯＳトランジスタ形成領域
及び前記入出力ＰＭＯＳトランジスタ形成領域のうち前
記内部回路形成領域と隣接配置された領域と前記内部回
路形成領域との境界近傍領域にさらに形成される。

【００２７】請求項２１記載の半導体装置において、前
記素子分離領域は前記ＳＯＩ層を貫通した完全絶縁領域
を含む完全分離領域を含み、前記複数の素子形成領域は
互いに隣接して形成されるＮＭＯＳトランジスタ形成領
域及びＰＭＯＳトランジスタ形成領域を含み、前記完全
分離領域は、前記ＮＭＯＳトランジスタ形成領域と前記
入出力ＰＭＯＳトランジスタ形成領域との境界近傍の前
記ＰＭＯＳトランジスタ形成領域内である完全分離領域
域形成箇所に形成され、前記部分分離領域は前記ＮＭＯ
Ｓトランジスタ形成領域の周辺領域、及び前記完全分離
領域形成箇所を除く前記ＮＭＯＳトランジスタ形成領域
の周辺領域に形成される。

【００２８】請求項２２記載の半導体装置において、前
記素子分離領域は前記ＳＯＩ層を貫通した完全絶縁領域
を含む完全分離領域を含み、前記複数の素子形成領域は
ＭＯＳトランジスタ形成領域を含み、前記部分分離領域
は前記ＭＯＳトランジスタ領域のゲート電極の少なくと
も一端近傍の部分分離領域形成箇所に形成され、前記完
全絶縁領域は、は前記部分分離領域形成箇所を除く前記
ＭＯＳトランジスタ形成領域の周辺領域に形成される。

【００２９】請求項２３記載の半導体装置において、前
記複数の素子形成領域は第１の導電型のトランジスタ形
成領域を含み、前記部分分離領域は前記トランジスタ形
成領域の周囲を囲って形成される周辺部分分離領域を含
み、前記ボディー領域は、前記周辺部分分離領域の周囲
を囲って形成される第２の導電型の周辺ボディー領域を
含む。

【００３０】請求項２４記載の半導体装置において、前
記複数の素子形成領域はＭＯＳトランジスタ形成領域を
含み、前記ボディー領域は前記ＭＯＳトランジスタ形成
領域のソース領域に隣接して形成されるソース隣接ボデ
ィー領域を含み、前記ソース領域及び前記ソース隣接ボ
ディー領域に共通接続される電位設定領域をさらに備え
る。

【００３１】請求項２５記載の半導体装置において、前
記部分分離領域における半導体領域は第１及び第２の部
分半導体領域を含み、前記第１の部分半導体領域の不純
物濃度を前記第２の部分半導体領域の不純物濃度よりも
高く設定している。

【００３２】請求項２６記載の半導体装置において、前
記第１の部分半導体領域は前記複数の素子形成領域のう
ち分離対象の素子形成領域に隣接して形成される周辺領
域を含み、前記第２の部分半導体領域は前記周辺領域を
除く前記半導体領域である中心領域を含む。

【００３３】請求項２７記載の半導体装置において、前
記複数の素子形成領域はＭＯＳトランジスタ形成領域を
含み、前記部分分離領域は前記ＭＯＳトランジスタ形成
領域の周囲を囲って形成され、前記第１の部分半導体領
域は前記ＭＯＳトランジスタ形成領域のゲート電極近傍
領域を含み、前記第２の部分半導体領域は前記ＭＯＳト
ランジスタ形成領域のドレイン／ソース近傍領域を含
む。

【００３４】請求項２８記載の半導体装置において、前
記複数の素子形成領域は第１の導電型のＭＯＳトランジ
スタ形成領域を含み、前記部分分離領域の前記半導体領
域は第２の導電型の領域を含み、前記部分分離領域にお
ける前記半導体領域の不純物濃度のピークが、前記ＭＯ
Ｓトランジスタ形成領域内で前記半導体領域に接して形
成されるドレイン／ソース領域の不純物濃度のピークよ
り、前記ＳＯＩ層の表面からの深さが深くなるように設
定される。

【００３５】請求項２９記載の半導体装置において、前
記複数の素子形成領域はＭＯＳトランジスタ形成領域を
含み、前記ＭＯＳトランジスタ形成領域のチャネル形成
領域の不純物濃度のピークが、前記部分分離領域におけ
る前記半導体領域の不純物濃度のピークより、ＳＯＩ層
の表面からの深さが深くなるように設定される。

【００３６】請求項３０記載の半導体装置において、前
記複合分離領域における半導体領域は、前記完全絶縁領
域に隣接して形成される第１の部分半導体領域領域とそ
れ以外の前記半導体領域である第２の部分半導体領域と
を含み、前記第１の部分半導体領域の不純物濃度を前記
第２の部分半導体領域の不純物濃度よりも高く設定して
いる。

【００３７】請求項３１記載の半導体装置において、前
記部分分離領域の表面における角部の曲率半径より底面
における角部の曲率半径を大きくなるように設定してい
る。

【００３８】請求項３２記載の半導体装置の前記複合分
離領域において、前記部分絶縁領域の底面における角部
の曲率半径より前記絶縁分離領域と前記部分絶縁領域と
の間に生じる段差部の曲率半径を小さくしている。

【００３９】請求項３３記載の半導体装置において、前
記素子分離領域は前記ＳＯＩ層を貫通した完全絶縁領域
を有する完全分離領域を含み、前記ＳＯＩ層の上層部の
インダクタンス形成領域に形成されるインダクタンス成
分をさらに備え、前記完全分離領域は前記インダクタン
ス形成領域の下方に形成される。

【００４０】請求項３４記載の半導体装置において、前
記複数の素子形成領域はＭＯＳトランジスタ形成領域を
含み、前記ボディー領域は前記ＭＯＳトランジスタ形成
領域に形成されるＭＯＳトランジスタのゲート電極に電
気的に接続されるゲート接続ボディー領域を含み、前記
部分分離領域は前記ＭＯＳトランジスタ形成領域の周囲
を囲って形成される。

【００４１】請求項３５記載の半導体装置において、前
記半導体領域は第１の導電型の領域を含み、前記素子の
活性領域は第２の導電型を含み、前記素子の活性領域の
形成深さはビルトイン状態時に前記素子の活性領域から
伸びる空乏層が前記埋め込み絶縁層に到達しないレベル
に設定される。

【００４２】請求項３６記載の半導体装置において、前
記複数の素子形成領域はフィールドトランジスタ形成領
域を含み、前記フィールドトランジスタ形成領域内に形
成されるフィールドトランジスタは、互いに独立して形
成される第１及び第２の活性領域と、前記第１及び第２
の活性領域間に形成され、上層部に設けられたフィール
ドトランジスタ用部分絶縁領域と下層部に存在する前記
ＳＯＩ層の一部であるフィールドトランジスタ用半導体
領域とから構成されるゲート部とを含む。

【００４３】この発明に係る請求項３７記載の半導体装
置は、半導体基板、埋め込み絶縁層及びＳＯＩ層からな
るＳＯＩ構造を呈しており、前記ＳＯＩ層に設けられ、
所定の素子が形成される素子形成領域と、前記ＳＯＩ層
に設けられ、前記素子形成領域の周囲を囲って形成され
る周辺素子分離領域とを備え、前記周辺素子分離領域
は、上層部に設けられた部分絶縁領域と下層部に存在す
る前記ＳＯＩ層の一部である半導体領域とから構成され
る部分分離領域を含み、前記半導体領域は少なくとも１
つの前記素子形成領域に接して形成されるとともに、フ
ローティング状態に設定される。

【００４４】この発明に係る請求項３８記載の半導体装
置の製造方法は、(a)半導体基板、埋め込み絶縁層及び
ＳＯＩ層からなるＳＯＩ構造のＳＯＩ基板を準備するス
テップと、(b)前記ＳＯＩ層を選択的に表面から貫通さ
せることなく除去して、複数のトレンチを形成するステ
ップとを備え、前記複数のトレンチ間の前記ＳＯＩ層の
領域が複数の素子形成領域となり、(c)前記複数のトレ
ンチそれぞれに絶縁膜を埋めるステップとをさらに備
え、前記複数のトレンチのうち少なくとも１つのトレン
チ内の絶縁膜と前記少なくとも１つのトレンチ下の前記
ＳＯＩ層とにより部分分離領域が構成され、(d)前記複
数の素子形成領域それぞれに所定の素子を形成するステ
ップをさらに備えている。

【００４５】請求項３９記載の半導体装置の製造方法に
おいて、前記複数のトレンチは第１及び第２のトレンチ
を含み、前記少なくとも１つのトレンチは前記第１のト
レンチを含み、前記ステップ(b)の後、ステップ(c)の前
に、(e)前記第１及び第２のトレンチのうち、前記第２
のトレンチの底部から前記ＳＯＩ層をさらに除去して、
前記ＳＯＩ層を貫通させるステップをさらに備え、前記
ステップ(c)によって、前記第１のトレンチ内の絶縁膜
と前記第１のトレンチ下の前記ＳＯＩ層とにより前記部
分分離領域が構成され、前記ＳＯＩ層を貫通した前記第
２のトレンチ内の絶縁膜により完全分離領域が構成され
る。

【００４６】請求項４０記載の半導体装置の製造方法に
おいて、前記第２のトレンチの形成幅は前記第１のトレ
ンチの形成幅より広く、前記ステップ(b)は、(b-1)前記
第１のトレンチの底面は塞がり、第２のトレンチの底面
の中心部は露出する程度に、前記第１及び第２のトレン
チそれぞれの側面に側壁体を形成するステップと、(b-
2)前記側壁体をマスクとして前記第２のトレンチの中心
部下の前記ＳＯＩ層を貫通させるステップとを備える。

【００４７】請求項４１記載の半導体装置の製造方法に
おいて、前記ステップ(b)の後、(f)前記複数のトレンチ
の下方の前記ＳＯＩ層に不純物を導入して高濃度領域を
形成するステップをさらに備える。

【００４８】請求項４２記載の半導体装置の製造方法
は、(a)半導体基板、埋め込み絶縁層及びシリコン層か
らなるＳＯＩ構造のＳＯＩ基板を準備するステップと、
(b)前記シリコン層を選択的に除去し貫通させ貫通部を
設けるステップと、(c)前記シリコン層の前記貫通部に
前記シリコン層の表面から突出するように第１の絶縁膜
を埋め込むとともに、前記シリコン層上に第２の絶縁膜
を選択的に形成するステップと、(d)前記第２の絶縁膜
が形成されていない前記シリコン層の表面から上方にか
けてエピタキシャル成長させてエピタキシャル成長層を
形成するステップとを備え、前記シリコン層と前記エピ
タキシャル成長層とによりＳＯＩ層が構成され、前記第
２絶縁膜とその下方の前記シリコン層とにより部分分離
領域が構成され、前記第１の絶縁膜により完全分離領域
が構成され、(e)前記部分分離領域あるいは前記完全分
離領域によって素子分離される複数の素子形成領域それ
ぞれに所定の素子を形成するステップをさらに備えてい
る。

【００４９】この発明に係る請求項４３記載の半導体装
置の製造方法は、(a)半導体基板、埋め込み絶縁層及び
ＳＯＩ層からなるＳＯＩ構造のＳＯＩ基板を準備するス
テップと、(b)前記ＳＯＩ層を選択的に除去して、各々
が前記ＳＯＩ層を貫通した第１及び第２のトレンチから
なる複数のトレンチを形成するステップとを備え、前記
複数のトレンチ間の前記ＳＯＩ層の領域が複数の素子形
成領域となり、(c)前記第１及び第２のトレンチのう
ち、前記第１のトレンチ内の底面及び側面上にポリシリ
コン層を選択的に堆積するステップと、(d)前記第１及
び第２のトレンチに絶縁膜を埋めるステップと、(e)前
記第１のトレンチ内の前記ポリシリコン層を、前記第１
のトレンチの開口部から底面の方向に部分的に酸化させ
るステップとをさらに備え、前記第１のトレンチ内の絶
縁膜と前記第１のトレンチ内に酸化されずに残存した前
記ポリシリコン層とにより部分分離領域が構成され、前
記第２のトレンチ内の絶縁膜により完全分離領域が構成
され、(f)前記複数の素子形成領域それぞれに所定の素
子を形成するステップをさらに備えている。

【００５０】この発明に係る請求項４４記載の半導体装
置の製造方法は、(a)半導体基板、埋め込み絶縁層及び
ＳＯＩ層からなるＳＯＩ構造のＳＯＩ基板を準備するス
テップと、(b)前記ＳＯＩ層を選択的に除去して複数の
素子形成領域を形成するステップと、(c)前記複数の素
子形成領域をマスクしながら、前記埋め込み絶縁層に対
して等方性エッチングを施し、前記複数の素子形成領域
のうちの少なくとも１つの素子形成領域の端部裏面を露
出させつつ、前記埋め込み絶縁層の上層部を除去し穴部
を形成するステップと、(d)前記穴部をポリシリコン層
で埋め、前記ポリシリコン層を含み、前記少なくとも１
つの素子形成領域の端部底面に電気的接続関係を有する
ボディー領域を形成するステップと、(e)前記ＳＯＩ層
内で前記複数の素子形成領域を絶縁分離するステップ
と、(f)前記ボディー領域を外部から電位固定可能にす
るとともに、前記複数の素子形成領域それぞれに所定の
素子を形成するステップとをさらに備えている。

【００５１】請求項４５記載の半導体装置の製造方法に
おいて、前記ステップ(d)は、(d-1)前記少なくとも１つ
の素子形成領域の端部裏面からエピタキシャル成長させ
て、前記穴部にエピタキシャル成長層を形成するステッ
プと、(d-2)前記エピタキシャル成長層に接するよう
に、前記穴部を前記ポリシリコン層で埋め、前記エピタ
キシャル成長層と前記ポリシリコン層とからなる前記ボ
ディー領域を形成するステップとを備えている。

【００５２】請求項４６記載の半導体装置の製造方法に
おいて、前記ステップ(d)は、(d-1)前記ＳＯＩ層の上層
部に不純物濃度分布のピークが存在し、かつチャネリン
グ現象が生じるように所定の導電型の不純物を導入して
前記所定の素子の活性領域を形成するステップを含む。

【００５３】この発明に係る請求項４７記載の半導体装
置の製造方法は、(a)半導体基板、埋め込み絶縁層及び
ＳＯＩ層からなるＳＯＩ構造のＳＯＩ基板を準備するス
テップと、(b)前記ＳＯＩ層を選択的に表面から貫通さ
せて少なくとも１つの第１のトレンチを形成するステッ
プと、(c)前記ＳＯＩ層を選択的に表面から貫通させる
ことなく複数の第２のトレンチを形成するステップとを
備え、前記複数の第２のトレンチ間の前記ＳＯＩ層の領
域が複数の素子形成領域となり、前記複数の第２のトレ
ンチは複合トレンチと非貫通トレンチとを含み、前記複
合トレンチは前記少なくとも１つの第１のトレンチを含
んで前記少なくとも１つの第１のトレンチの形成幅より
広く形成されることにより、前記第１のトレンチ形成部
である貫通部と前記第１のトレンチ形成部以外の非貫通
部とからなり、前記非貫通トレンチは前記少なくとも１
つの第１のトレンチを含まずに非貫通部のみで形成さ
れ、(d)前記複合トレンチ及び非貫通トレンチそれぞれ
に絶縁膜を埋めるステップとをさらに備え、前記複合ト
レンチの前記非貫通部の絶縁膜及び前記非貫通部下の前
記ＳＯＩ層よりなる部分分離部と前記貫通部の絶縁膜よ
りなる完全分離部とから複合分離領域が構成され、前記
非貫通トレンチ内の絶縁膜とその下方の前記ＳＯＩ層と
により部分分離領域が構成され、(e)前記複数の素子形
成領域それぞれに所定の素子を形成するステップをさら
に備えている。

【００５４】この発明に係る請求項４８記載の半導体装
置の設計方法は、半導体基板、埋め込み絶縁層及びＳＯ
Ｉ層からなり、前記ＳＯＩ層にＣＭＯＳデバイスが形成
される半導体装置を設計する方法であって、(a)ウェル
領域内形成される第１の導電型の第１のＭＯＳトランジ
スタと前記ウェル領域外に形成される第２の導電型の第
２のＭＯＳトランジスタとからなるＣＭＯＳデバイスの
過去データを得るステップと、(b)前記過去データに基
づき第１及び第２のＭＯＳトランジスタの形成領域を設
定するステップと、(c)前記過去データにおける前記ウ
ェル領域の外周近傍領域に、前記ＳＯＩ層を貫通する完
全絶縁領域からなる完全分離領域を設定するステップと
備えている。

【００５５】

【発明の実施の形態】＜＜実施の形態１＞＞図１〜図３
はこの発明の実施の形態１であるＳＯＩ構造の半導体装
置の構成を示す図である。図１及び図２は断面図、図３
は平面図であり、図３のＡ−Ａ断面及びＢ−Ｂ断面がそ
れぞれ図１及び図２となる。

【００５６】これらの図に示すように、シリコン基板
１、埋め込み酸化膜２及びＳＯＩ層からなるＳＯＩ構造
の半導体装置におけるＳＯＩ層３の各トランジスタ形成
領域は下層部にウェル領域が形成される部分酸化膜３１
によって分離される。そして、ＮＭＯＳトランジスタ間
を分離する部分酸化膜３１の下層にｐ型のウェル領域１
１が形成され、ＰＭＯＳトランジスタ間を分離する部分
酸化膜３１の下層にｎ型のウェル領域１２が形成され、
ＮＭＯＳトランジスタ，ＰＭＯＳトランジスタ間を分離
する部分酸化膜３１の下層にｐ型のウェル領域１１（Ｎ
ＭＯＳトランジスタ側）及びｎ型のウェル領域１２（Ｐ
ＭＯＳトランジスタ側）が形成される。なお、ウェル領
域１１はＮＭＯＳトランジスタ群のドレイン領域５及び
ソース領域６を囲うように形成され、ウェル領域１２は
ＰＭＯＳトランジスタ群のドレイン領域５及びソース領
域６を囲うように形成される。また、実施の形態１では
ＳＯＩ層３上を層間絶縁膜４で覆っている。

【００５７】実施の形態１において、部分酸化膜３１よ
って他のトランジスタから分離される１単位のＭＯＳト
ランジスタは、ＳＯＩ層３中に形成されるドレイン領域
５、ソース領域６及びチャネル形成領域７、チャネル形
成領域７上に形成されるゲート酸化膜８、ゲート酸化膜
８上に形成されるゲート電極９から構成される。また、
層間絶縁膜４上に形成された配線層２２は、層間絶縁膜
４中に設けられたコンタクト２１を介してドレイン領域
５あるいはソース領域６と電気的に接続される。

【００５８】また、図２及び図３に示すように、ＳＯＩ
層３中のウェル領域１１の間にボディー領域１０が形成
され、ボディー領域１０は隣接するウェル領域１１に接
している。そして、層間絶縁膜４上に形成された配線層
２５は、層間絶縁膜４中に設けられたボディーコンタク
ト２３を介してボディー領域１０と電気的に接続され
る。また、層間絶縁膜４上に形成された配線層２６は、
層間絶縁膜４中に設けられたゲートコンタクト２４を介
してゲート電極９と電気的に接続される。

【００５９】このように、実施の形態１の半導体装置で
は、図１〜図３に示すように、図１０２で示した従来構
成と異なり素子分離領域の部分酸化膜３１がＳＯＩ層３
の下部にまで到達せず、分離対象となるトランジスタの
チャネル形成領域と同一の導電型の不純物が導入された
ウェル領域１１，１２が部分酸化膜３１の下層に設けら
れている。

【００６０】したがって、各トランジスタの基板電位の
固定を、配線層２５、ボディーコンタクト２３、高濃度
のボディー領域１０及びウェル領域１１を介して行うこ
とができる。なお、ＰＭＯＳトランジスタ側も同様に、
ボディー領域を介して各トランジスタの基板電位を固定
することができる。

【００６１】以下、図１〜図３を参照してその詳細を説
明する。埋め込み酸化膜２の膜厚は例えば１００〜５０
０ｎｍ程度であり、ＳＯＩ層３の膜厚は３０〜２００ｎ
ｍ程度である。チャネル形成領域７は、例えば１０¹⁷〜
１０¹⁸／ｃｍ³程度の第１導電型の不純物（ＮＭＯＳで
はｐ型不純物、ＰＭＯＳではｎ型不純物）の導入によっ
て形成される。ドレイン領域５及びソース領域６はチャ
ネル形成領域７と隣接して、例えば１０¹⁹−１０²¹／ｃ
ｍ³程度の第２導電型の不純物（ＮＭＯＳではｎ型不純
物、ＰＭＯＳではｐ型不純物）の導入によって形成され
る。

【００６２】隣接するトランジスタ間を分離する部分酸
化膜３１はＳＯＩ層３の下層部をウェル領域形成用に例
えば１０〜１００ｎｍ程度残して形成される。部分酸化
膜３１の上面高さはＳＯＩ層３の表面高さと同一である
ことが微細加工上好ましいが、ＳＯＩ層３が薄い場合は
素子分離に必要な部分酸化膜３１の膜厚をとることが難
しいため、ＳＯＩ層３より上に持ち上げた方が素子分離
性能が向上する。

【００６３】そして、酸化膜分離用の部分酸化膜３１の
下部にはチャネル形成領域と同じ導電型のウェル領域１
１，１２（たとえば１０¹⁷〜５・１０¹⁸／ｃｍ³の不純
物濃度、不純物濃度はチャネル形成領域と同じかそれ以
上、濃度が高いほどパンチスルーが防止でき分離性能は
良くなる）が設けられている。

【００６４】また、ボディー領域１０は、図２に示すよ
うに、隣接するウェル領域１１と同じ導電型で１０¹⁹〜
１０²¹／ｃｍ³の高濃度の不純物が導入される。

【００６５】なお、図２のボディー領域１０は、ＳＯＩ
層３の上面から下面にかけてボディー領域１０を形成し
層間絶縁膜４を貫通してボディーコンタクト２３を形成
したが、図４のようにボディー領域を形成しても良い。

【００６６】図４の例では、ボディーコンタクト２３の
形状に合わせてＳＯＩ層３の下層部のみにボディー領域
２０を形成し、層間絶縁膜４及び部分酸化膜３１を貫通
してボディーコンタクト２３を形成することになる。こ
の場合、ボディー領域２０に隣接して部分酸化膜３１下
にウェル領域２８が形成される。

【００６７】ただし、図４の構造を形成する場合はコン
タクト開口後にボディー領域２０を形成するための高濃
度不純物注入を行うことが望ましい。

【００６８】ここで、同じ導電型の素子分離において
は、ウェル領域１１，１２はチャネル形成領域の導電型
と同一の不純物を導入して形成するだけでよいが、図１
に示すように、ＰＭＯＳとＮＭＯＳにまたがる分離にお
いてはＮＭＯＳ隣接部でｐ型のウェル領域１１、ＰＭＯ
Ｓ隣接部でｎ型のウェル領域１２を設ける必要がある。

【００６９】このようなＳＯＩ構造は後述する実施の形
態２の部分トレンチによる分離法を用いて製造すること
ができる。

【００７０】＜＜実施の形態２＞＞ ＜第１の態様＞図５はこの発明の実施の形態２であるＳ
ＯＩ構造の半導体装置の第１の態様の構造を示す断面図
である。

【００７１】図５に示すように、実施の形態２ではＮＭ
ＯＳトランジスタおよびＰＭＯＳトランジスタそれぞれ
の内部のトランジスタ分離を部分酸化膜３１とその下層
のウェル領域１１（１２）によって行い、一方、ＰＭＯ
Ｓトランジスタ，ＮＭＯＳトランジスタ間の分離を完全
酸化膜３２よって行っている。このような構成にするこ
とにより、実施の形態１の構造に比べて、ＰＭＯＳ、Ｎ
ＭＯＳ間の分離幅を小さくできたり、ラッチアップを防
いだりすることができる。

【００７２】図５の構造を実現する際には、ソース領域
６、ドレイン領域５をイオン注入で形成する際に、注入
イオンが部分酸化膜３１を通り抜けて、本来はドレイン
領域５及びソース領域６と逆の導電型式にする必要のあ
る部分酸化膜３１下のウェル領域１１（１２）に、ドレ
イン領域５及びソース領域６用の不純物が導入されるこ
とにより、部分酸化膜３１及びウェル領域１１による分
離特性を損ねる恐れがある。

【００７３】＜第２の態様＞これを避けるためには、図
６に示す第２の態様に示すように、形成深さがＳＯＩ層
３の膜厚より十分に浅いドレイン領域５ｓ及びソース領
域６ｓを形成する方が好ましい。すなわち、部分酸化膜
３１の下面よりもドレイン領域５ｓ及びソース領域６ｓ
を浅く形成すると良い。図６のように、形成深さの浅い
ドレイン領域５ｓ及びソース領域６ｓを形成するために
は、低エネルギーイオン注入によってソース、ドレイン
領域６，５を形成すればよい。

【００７４】なお、ドレイン領域５ｓ及びソース領域６
ｓの形成深さは、ビルトイン状態（ＰＮ接合にかかって
いるバイアス電圧が０Ｖのときの状態）で、ソース／ド
レインからの空乏層が埋め込み酸化膜２まで到達すると
いう条件を満足する深さで形成するのが理想的である。

【００７５】なぜならば、ビルトイン状態で、ソース／
ドレイン空乏層が埋め込み酸化膜２まで到達するため、
ソース／ドレイン領域５ｓ／６ｓとウェル領域１１（１
２）との接合容量の低減化を図りながら、部分酸化膜３
１及びウェル領域１１（１２）による部分分離領域によ
る分離特性の向上が図れるからである。

【００７６】＜第３の態様＞なおここで、図７に示す実
施の形態２の第３の態様のように、下層部の一部がウェ
ル領域２９となるがＳＯＩ層３の上面から下面にかけて
酸化膜３３を用いてＮＭＯＳトランジスタ，ＰＭＯＳト
ランジスタ間を完全分離することもできる。第３の態様
では酸化膜３３用のトレンチを部分酸化膜３１用のトレ
ンチと同時に設けて形成しやすい分、完全酸化膜３２に
よる分離よりレイアウトが容易になる可能性が高い。

【００７７】以下、酸化膜３３による完全分離を、ＳＯ
Ｉ層３を貫通した貫通部の酸化膜３３による完全分離領
域と、ＳＯＩ層３を貫通しない非貫通部の酸化膜３３と
その下方のＳＯＩ層３であるウェル領域２９とによる部
分分離領域とが連続して形成される複合分離領域による
分離と称する場合がある。

【００７８】＜第４の態様＞また、図５５に示す第４の
態様のように、単独で部分分離を行う部分酸化膜３１と
複合分離領域の酸化膜３３の上面は凹凸がなく均一にな
るように形成することにより、ゲート電極９の形成時の
パターニングが容易になる効果を奏する。

【００７９】＜第５の態様＞図５６は図７で示した複合
分離領域の酸化膜３３の構造の詳細を示す断面図であ
る。同図に示すように、酸化膜３３は中心部（貫通部）
がＳＯＩ層３の上面から下面に達して形成されるが周辺
部（非貫通部）は下面に達することなく形成される。酸
化膜３３の周辺部の下方に残存するＳＯＩ層３の一部が
ウェル領域２９となる。このような構造の酸化膜３３に
おいて、酸化膜３３の周辺部下のＳＯＩ層３（ウェル領
域２９）の膜厚ＴＢと、ウェル領域２９より上方のＳＯ
Ｉ層３の膜厚ＴＡとの間に、ＴＡ＞ＴＢが成立するよう
に形成する。すなわち、ＳＯＩ層３の膜厚（ＴＡ＋Ｔ
Ｂ）の半分未満にウェル領域２９の膜厚を設定する。

【００８０】第５の態様のようにＴＡ＞ＴＢが成立する
ように形成すると、酸化膜３３の分離による閾値電圧
（酸化膜３３をゲート酸化膜と見立てた時の閾値電圧）
を十分に上昇させ、十分高度な分離耐性を得ることがで
き、ウェル領域２９に接して形成されるドレイン／ソー
ス領域とウェル領域２９とのＰＮ接合面積を十分に低下
させることによりリーク電流の発生を抑え、上記ＰＮ接
合容量を低下させることにより高速動作が可能となる。

【００８１】＜第６の態様＞図５７は図７で示した酸化
膜３３の構造の詳細を示す断面図である。同図に示すよ
うに、ＳＯＩ層３の上面から下面に達して形成される酸
化膜３３の中心部の形成幅である完全分離幅ＷＣと、酸
化膜３３全体の酸化膜分離幅ＷＤとの間に、ＷＣ＜ＷＤ
／２が成立するように形成する。

【００８２】第６の態様のように構成することにより、
酸化膜３３の周辺部下に形成されるウェル領域２９の面
積を十分確保できるため、ウェル領域２９を介して基板
浮遊効果を十分抑制するレベルでトランジスタの基板電
位固定を図ることができ、その結果、トランジスタの安
定動作を可能にする。

【００８３】さらに、完全分離幅ＷＣをチップ内で同一
にすることにより、分離形状管理が容易になる。さら
に、酸化膜３３のパターニングさえできれば素子間を電
気的に完全分離できるため、完全分離幅ＷＣを最小デザ
イン幅に設定することができ、チップ面積を必要最小限
まで低減させ集積度の大幅な向上を図ることができる。

【００８４】＜その他＞実施の形態２では、少なくとも
ＮＭＯＳトランジスタ，ＰＭＯＳトランジスタ間を完全
分離する構造を示したが、それ以外にも、メモリ混載論
理回路において、雑音対策のためメモリ部と論理回路部
との間を完全分離する構造も考えられる。

【００８５】また、完全分離領域と部分分離領域とを併
用する代わりに、形成深さの異なる酸化膜を用いて複数
種の部分分離を行う方法も考えられる。この場合、形成
深さが深い酸化膜下のウェル領域にはボディー領域等の
ボディーコンタクト材料を接続することなくフローティ
ング状態にして完全分離領域として用いることもでき
る。

【００８６】＜製造方法（その１）（第１及び第２の態
様）＞図８〜図１１は実施の形態２の第１及び第２の態
様における製造方法の素子分離工程を示す断面図であ
る。図８〜図１１で示す方法は部分トレンチ分離と完全
トレンチ分離を併用による方法である。

【００８７】まず、図８に示すように、酸素イオン注入
によって埋め込み酸化膜２を形成するＳＩＭＯＸ法など
により形成した、シリコン基板１、埋め込み酸化膜２及
びＳＯＩ層３からなるＳＯＩ基板を出発材料とする。通
常、ＳＯＩ層３の膜厚は５０〜２００ｎｍ、埋め込み酸
化膜２の膜厚は１００〜４００ｎｍになる。

【００８８】そして、図９に示すように、ＳＯＩ基板上
に、２０ｎｍ程度の酸化膜４１と２００ｎｍ程度の窒化
膜４２を順次堆積した後、パターニングしたレジスト４
３をマスクとして分離領域をパターニングし、窒化膜４
２、酸化膜４１、ＳＯＩ層の３多層膜を、ＳＯＩ層３の
下層部が残存するようにエッチングして複数の部分トレ
ンチ４４を形成する。複数の部分トレンチ４４は、所定
の幅でシリコン基板１に対してほぼ垂直方向に延びて形
成されるため、集積度を損ねることなく微細化を維持し
た素子分離を行うことができる。この状態で、図１２に
示すように高濃度ウェル領域５２（ウェル領域１１、１
２に相当）形成のため、イオン注入を行えば分離耐圧を
より高めることができる。

【００８９】次に、図１０に示すように、複数の部分ト
レンチ４４のうち、一部を覆うようにレジスト４５を形
成して、レジスト４５で覆われなかった部分トレンチ４
４をさらにエッチングすることにより、ＳＯＩ層３を貫
通させた完全トレンチ４８を形成する。

【００９０】次に、図１１に示すように、５００ｎｍ程
度の酸化膜を堆積し、通常のトレンチ分離と同様の手法
でＣＭＰ処理により窒化膜４２の途中まで研磨し、その
後、窒化膜４２、酸化膜４１の除去を行うことにより、
部分酸化膜３１及びその下のＳＯＩ層３（ウェル領域）
と完全酸化膜３２とが選択的に形成された構造を得るこ
とができる。このように、ＣＭＰ処理による酸化膜を研
磨することにより、埋め込み酸化膜２からの高さが同一
になる部分酸化膜３１及び完全酸化膜３２を形成するこ
とができる。なお、図９の構造を得た後、図１２で示す
イオン注入を行った場合は、図１３に示すように、部分
酸化膜３１下に高濃度ウェル領域５２が形成されること
になる。高濃度ウェル領域５２により安定性良く基板電
位固定することができる。

【００９１】以下、既存の方法で、ＮＭＯＳトランジス
タ形成領域にＮＭＯＳトランジスタを形成し、ＰＭＯＳ
トランジスタトランジスタ形成領域にＰＭＯＳトランジ
スタを形成することにより、図５で示した第１の態様の
ＳＯＩ構造、あるいは図６で示した第２の態様のＳＯＩ
構造を得ることができる。

【００９２】また、図１０で示した工程を省略して他の
工程を上述したように実施すれば、全てが部分トレンチ
４４となるため、図１〜図３で示した実施の形態１の構
造（全てが部分酸化膜３１によって素子分離された構
造）を得ることができる。

【００９３】＜製造方法（その２）（第１及び第２の態
様）＞図１４〜図１８は実施の形態２の第１及び第２の
態様における製造方法の素子分離工程を示す断面図であ
る。図１４〜図１８で示す方法は部分トレンチ分離と完
全トレンチ分離を併用による方法である。

【００９４】まず、図１４に示すように、シリコン基板
１、埋め込み酸化膜２及びシリコン層５０からなる積層
構造を出発材料とする。この際、シリコン層５０は最終
的に得られるＳＯＩ層３の膜厚よりも薄くする。

【００９５】そして、図１５に示すように、ＳＯＩ基板
上に、酸化膜４１と窒化膜４２を順次堆積した後、パタ
ーニングしたレジスト４６をマスクとして分離領域のパ
ターニング処理を行い、シリコン層５０の表面が露出す
るように窒化膜４２及び酸化膜４１をエッチングして複
数の部分トレンチ４４を形成する。

【００９６】次に、図１６に示すように、複数の部分ト
レンチ４４のうち、一部を覆うようにレジスト４９を形
成して、レジスト４９で覆われなかった部分トレンチ４
４をさらにエッチングすることにより、シリコン層５０
を貫通させた完全トレンチ４８を形成する。

【００９７】次に、図１７に示すように、酸化膜を堆積
し、通常のトレンチ分離と同様の手法でＣＭＰ処理によ
り窒化膜４２の途中まで研磨し、その後、窒化膜４２、
酸化膜４１の除去を行うことにより、部分酸化膜３１及
びその下のシリコン層５０（ウェル領域）と完全酸化膜
３２とが選択的に形成された構造を得ることができる。

【００９８】そして、図１８に示すように、シリコン層
５０からエピタキシャル成長させてエピタキシャルシリ
コン層５１を形成することにより、シリコン層５０及び
エピタキシャルシリコン層５１からなる結晶性の良いＳ
ＯＩ層３を得る。

【００９９】以下、既存の方法で、ＮＭＯＳトランジス
タ形成領域にＮＭＯＳトランジスタを形成し、ＰＭＯＳ
トランジスタトランジスタ形成領域にＰＭＯＳトランジ
スタを形成することにより、図５で示した第１の態様の
ＳＯＩ構造、あるいは図６で示した第２の態様のＳＯＩ
構造を得ることができる。

【０１００】＜製造方法（その３）（第３の態様）＞図
１９〜図２２は実施の形態２の第３の態様の製造方法に
おける素子分離工程を示す断面図である。図１９〜図２
２で示す方法は形成幅の異なる部分トレンチ形成による
方法である。

【０１０１】まず、図１９に示すように、比較的幅の広
い部分トレンチ４４Ａと比較的幅の狭い部分トレンチ４
４Ｂとを形成する。部分トレンチ４４Ａが完全分離用で
あり、部分トレンチ４４Ｂが部分分離用である。この
際、ＳＯＩ層３の下層の一部が残るように部分トレンチ
４４Ａ及び４４Ｂは形成される。

【０１０２】次に図２０に示すように、酸化膜４７で部
分トレンチ４４Ａ及び４４Ｂの側面に、部分トレンチ４
４Ｂの底面は塞ぐが部分トレンチ４４Ａの底面中心部が
露出するようにサイドウォールを形成する。これは、部
分トレンチ４４Ｂの形成幅が部分トレンチ４４Ａの形成
幅より狭いことを利用している。

【０１０３】次に、図２１に示すように、酸化膜４７を
マスクとして、ＳＯＩ層３に対するシリコンエッチング
を行うことにより、部分トレンチ４４Ａの底面の中心部
下のＳＯＩ層３を含む、上部に酸化膜４７が形成されて
いないＳＯＩ層３が除去され、埋め込み酸化膜２の表面
が露出する。

【０１０４】次に、図２２に示すように、５００ｎｍ程
度の酸化膜を堆積し、通常のトレンチ分離と同様の手法
でＣＭＰ処理により窒化膜４２の途中まで研磨し、その
後、窒化膜４２、酸化膜４１の除去を行うことにより、
部分酸化膜３１（及びその下のＳＯＩ層３）と酸化膜３
３（及びその一部下のＳＯＩ層３）とが選択的に形成さ
れた構造を得ることができる。

【０１０５】以下、既存の方法で、ＮＭＯＳトランジス
タ形成領域にＮＭＯＳトランジスタを形成し、ＰＭＯＳ
トランジスタトランジスタ形成領域にＰＭＯＳトランジ
スタを形成することにより、図７で示した実施の形態２
の第３の態様のＳＯＩ構造を得ることができる。

【０１０６】＜製造方法（その４）（第３の態様）＞図
２３〜図２７は実施の形態２の第３の態様の製造方法に
おける素子分離工程を示す断面図である。図２３〜図２
７で示す方法は形成幅の異なる部分トレンチ形成による
方法である。

【０１０７】まず、図２３に示すように、シリコン基板
１、埋め込み酸化膜２及びＳＯＩ層３からなるＳＯＩ基
板を出発材料とする。

【０１０８】そして、図２４に示すように、比較的幅の
広い部分トレンチ４４Ａと比較的幅の狭い部分トレンチ
４４Ｂとを形成する。部分トレンチ４４Ａが完全分離用
であり、部分トレンチ４４Ｂが部分分離用である。この
際、ＳＯＩ層３の下層の一部が残るように部分トレンチ
４４Ａ及び４４Ｂは形成される。

【０１０９】次に、図２５に示すように、部分トレンチ
４４Ｂ内全体を充填し、部分トレンチ４４Ａの側壁を覆
うように、レジスト４９をパターニングする。したがっ
て、部分トレンチ４４Ａの底面中心部が確実に露出して
いる。

【０１１０】その後、図２６に示すように、レジスト４
９をマスクとして、ＳＯＩ層３に対するシリコンエッチ
ングを行うことにより、部分トレンチ４４Ａの底面の中
心部下のＳＯＩ層３を含む、レジスト４９が上部に形成
されていないのＳＯＩ層３が除去され、埋め込み酸化膜
２の表面が露出する。

【０１１１】次に、図２７に示すように、酸化膜を堆積
し、通常のトレンチ分離と同様の手法でＣＭＰ処理によ
り窒化膜４２の途中まで研磨し、その後、窒化膜４２、
酸化膜４１の除去を行うことにより、部分酸化膜３１
（及びその下のＳＯＩ層３）と酸化膜３３（及びその下
のＳＯＩ層３）とが選択的に形成された構造を得ること
ができる。

【０１１２】＜製造方法（その５）（第３の態様）＞図
５８〜図６２は実施の形態２の第３の態様の製造方法に
おける素子分離工程を示す断面図である。

【０１１３】まず、図５８に示すように、シリコン基板
１、埋め込み酸化膜２及びＳＯＩ層３からなるＳＯＩ基
板を出発材料とする。

【０１１４】そして、図５９に示すように、ＳＯＩ基板
上に、酸化膜４１と窒化膜４２を順次堆積した後、パタ
ーニングしたレジスト２１３をマスクとして分離領域の
パターニング処理を行い、埋め込み酸化膜２の表面が露
出するように窒化膜４２、酸化膜４１及びＳＯＩ層３を
エッチングにより貫通して複数のトレンチ２１４を形成
する。

【０１１５】次に、図６０に示すように、残存した窒化
膜４２上に選択的にレジスト２１５を形成する。この
際、複数のトレンチ２１４それぞれを含みトレンチ２１
４の形成幅より広い領域が開口部となるようにレジスト
２１５を形成する。

【０１１６】そして、図６１に示すように、レジスト２
１５をマスクとして窒化膜４２及び酸化膜４１とＳＯＩ
層３の一部とをエッチングすることにより、下層にＳＯ
Ｉ層３が残存した部分トレンチ２１６と、中心部の下層
がＳＯＩ層３を貫通した貫通部とそれ以外の下層にＳＯ
Ｉ層３が残存した非貫通部とからなる複合トレンチ２１
７とを同時に形成する。

【０１１７】その後、図６２に示すように、ＨＤＰ（高
密度プラズマ）ＣＶＤ方等によって酸化膜を堆積し、通
常のトレンチ分離と同様の手法でＣＭＰ処理により窒化
膜４２の途中まで研磨し、その後、窒化膜４２、酸化膜
４１の除去を行うことにより、部分酸化膜３１（及びそ
の下のＳＯＩ層３）と酸化膜３３（及びその一部下のＳ
ＯＩ層３）とが選択的に形成された構造を得ることがで
きる。

【０１１８】＜製造方法（その６）（第３の態様）＞製
造方法の極端な例として、部分分離により素子分離され
たトランジスタのゲート電極形成後、あるいはコンタク
トや配線工程などの後工程に実施段階で、部分分離領域
をＳＯＩ層３を貫通するようにエッチング除去し、その
後酸化膜を生み込み完全分離領域に変更することも可能
である。

【０１１９】＜その他＞上記実施の形態２の製造方法
は、トレンチ分離法としてＳｉＮ／ＳｉＯ₂の積層をＳ
ＯＩ層上に形成して、素子分離用の酸化膜の埋め込みを
行ったが、他の方法、ＳｉＮ／ＳｉＯ₂の積層に代え
て、例えばＳｉＮ／ｐｏｌｙ−Ｓｉ／ＳｉＯ₂による積
層を用いて埋め込み後酸化を行い、トレンチの角丸めを
行うなど、より多様な方法を行っても同様な効果を示す
ことは言うまでもない。

【０１２０】＜＜実施の形態３＞＞ ＜第１の態様＞図２８はこの発明の実施の形態３である
ＳＯＩ構造の半導体装置の第１の態様の構造を示す断面
図である。

【０１２１】図２８に示すように、集積性が要求される
（部分酸化膜３１は下層にウェル領域を形成する関係で
完全酸化膜３２より集積度が若干劣る）が基板浮遊効果
の影響の少ない回路（第１の回路）の形成領域を完全酸
化膜３２を用いた完全分離構造にし、基板浮遊効果の影
響が問題となる回路（第２の回路）の形成領域には部分
酸化膜３１及びその下層のウェル領域１１（１２）を用
いた部分分離構造にし、第１，第２の回路の形成領域間
の分離は完全酸化膜３２を用いた完全分離構造にしてい
る。

【０１２２】また、それ以外に第１の回路例として、稠
密構造が要求されるＳＲＡＭ，ＤＲＡＭ等のメモリセル
部分の回路、第２の回路例としてメモリセル部分以外の
回路がある。

【０１２３】図２８に示すように、第１の回路例として
は、内部回路及びデジタル回路等があり、第２の回路回
路の例としては、Ｉ／Ｏバッファー回路、アナログ回路
（ＰＬＬ回路、センスアンプ回路）等がある。さらに、
第２の回路例として、タイミング回路、ダイナミック回
路等がある。

【０１２４】このように、実施の形態３の第１の態様
は、設けられる回路の基板浮遊効果の影響度を考慮し
て、部分酸化膜３１による部分分離と完全酸化膜３２と
による完全分離とを使い分けることにより、基板浮遊効
果の抑制と集積度の向上をバランス良く行った素子分離
構造を得ることができる。

【０１２５】なお、図２８の構造は、実施の形態２の製
造方法のその１〜その４等を用いて、部分酸化膜３１及
び完全酸化膜３２（酸化膜３３）を選択的に形成して素
子分離を行って第１の回路及び第２の回路を形成するこ
とにより得ることができる。

【０１２６】＜第２の態様＞図２９はこの発明の実施の
形態３であるＳＯＩ構造の半導体装置の第２の態様の構
造を示す断面図である。同図に示すように、完全分離を
行う第１の回路形成用の部分ＳＯＩ層３Ｂの膜厚を、部
分分離を行う第２の回路形成用の部分ＳＯＩ層３Ａの膜
厚よりも薄くしている。したがって、部分ＳＯＩ層３Ｂ
に形成される完全酸化膜３４，ドレイン領域５ｔ，ソー
ス領域６ｔ及びチャネル形成領域７ｔの膜厚も薄くな
る。

【０１２７】第２の態様では、第１の回路形成用の部分
ＳＯＩ層３Ｂの膜厚を第２の回路形成用の部分ＳＯＩ層
３Ａの膜厚よりも薄く形成したため、同じトレンチエッ
チング条件を用いても、部分ＳＯＩ層３Ａには部分トレ
ンチを部分ＳＯＩ層３Ｂには完全トレンチを形成し分け
ることができる。したがって、製造方法その１の図１０
で示した工程が省略できる等の製造方法の簡略化を図っ
て、完全分離及び部分分離をそれぞれ部分ＳＯＩ層３Ｂ
及び部分ＳＯＩ層３Ａ上で行うことができる。

【０１２８】また、完全分離、部分分離に関係なく、基
板電位固定が要求される第２の回路である、Ｉ／Ｏバッ
ファ回路、アナログ回路（ＰＬＬ、センスアンプ）、タ
イミング回路、ダイナミック回路などを形成するＳＯＩ
層の膜厚は厚くすることが好ましく、その点からも第２
の態様は理にかなっており、特に保護回路では膜厚によ
り温度上昇を抑制でき効果的である。

【０１２９】＜第３の態様＞また、実施の形態３の第３
の態様として、ノイズ発生源となるＩ／Ｏ回路やＲＦ回
路と他の回路との分離は少なくとも完全酸化膜３２を用
いた完全分離を行い、他の部分の分離は部分酸化膜３１
を用いた分離を行うことにより、内部回路やノイズに弱
いアナログ回路へのノイズの影響を減らしながら、基板
浮遊効果の影響を最小限に抑えたＳＯＩ構造の半導体装
置を得ることができる。

【０１３０】＜＜実施の形態４＞＞図３０及び図３１は
この発明の実施の形態４のＳＯＩ構造の半導体装置の構
造を示す断面図である。なお、図３０及び図３１はそれ
ぞれ実施の形態１の図３のＡ−Ａ断面及びＢ−Ｂ断面に
相当する。

【０１３１】同図に示すように、シリコン基板１、埋め
込み酸化膜２及びＳＯＩ層３からなるＳＯＩ構造の半導
体装置におけるＳＯＩ層３の各トランジスタ形成領域は
下層部にウェル領域が形成される部分酸化膜７１によっ
て分離される。そして、ＮＭＯＳトランジスタ間を分離
する部分酸化膜７１の下層にｐ型のポリシリコン領域６
１が形成され、ＰＭＯＳトランジスタ間を分離する部分
酸化膜７１の下層にｎ型のポリシリコン領域６２が形成
され、ＮＭＯＳトランジスタ，ＰＭＯＳトランジスタ間
を分離する部分酸化膜７１の下層にｐ型のポリシリコン
領域６１（ＮＭＯＳトランジスタ側）及びｎ型のポリシ
リコン領域６２（ＰＭＯＳトランジスタ側）が隣接して
形成される。

【０１３２】また、図３１に示すように、ＳＯＩ層３中
のポリシリコン領域６１の間にボディー領域１０が形成
され、ボディー領域１０は隣接するポリシリコン領域６
１に接している。そして、層間絶縁膜４上に形成された
配線層２５は、層間絶縁膜４中に設けられたボディーコ
ンタクト２３を介してボディー領域１０と電気的に接続
される。

【０１３３】このように、実施の形態４の半導体装置は
部分酸化膜７１下に形成されるポリシリコン領域６１，
６２をウェル領域として利用し、ボディー領域１０を介
してその電位が固定される。したがって、チャネル形成
領域７の電位が安定し基板浮遊効果を低減させることが
できる。

【０１３４】なお、図３２に示すように、ＮＭＯＳトラ
ンジスタおよびＰＭＯＳトランジスタそれぞれの内部の
トランジスタ分離を部分酸化膜７１とその下層のポリシ
リコン領域６１（６２）によって行い、一方、ＰＭＯＳ
トランジスタ，ＮＭＯＳトランジスタ間の分離を完全酸
化膜３２よって行っても良い。このような構成にするこ
とにより、図３０及び図３１の構造に比べて、ＰＭＯ
Ｓ、ＮＭＯＳ間の分離幅を小さくできたり、ラッチアッ
プを防いだりすることができる。

【０１３５】＜製造方法＞図３３〜図３７は実施の形態
４の半導体装置の製造方法における素子分離工程を示す
断面図である。

【０１３６】まず、図３３に示すように、シリコン基板
１、埋め込み酸化膜２及びＳＯＩ層３からなるＳＯＩ基
板を出発材料とし、ＳＯＩ基板上に酸化膜４１と窒化膜
４２を順次堆積した後、パターニングしたレジスト４３
をマスクとして分離領域をパターニングし、窒化膜４
２、酸化膜４１、ＳＯＩ層の３多層膜を貫通させてトレ
ンチ５３を形成する。

【０１３７】そして、図３４に示すように、全面にポリ
シリコン層６５を膜厚制御性良く堆積した後、図３５に
示すように、複数のトレンチ５３のうち、一部を覆うよ
うにレジスト６６を形成して、レジスト６６で覆われな
かったトレンチ５３内のポリシリコン層６５をエッチン
グして除去することにより、完全トレンチ４８を形成す
る。

【０１３８】次に、図３６に示すように、全面にトレン
チ埋め込み用の酸化膜を堆積し、通常のトレンチ分離と
同様の手法でＣＭＰ処理により窒化膜４２の途中まで研
磨し、その後、窒化膜４２、酸化膜４１の除去を行うこ
とにより、ポリシリコン領域６７及びその内部に残存す
る酸化膜６８と完全酸化膜３２とが選択的に形成された
構造を得ることができる。

【０１３９】そして、図３７に示すように、ポリシリコ
ン領域６７を酸化させることにより、酸化膜６８とポリ
シリコン領域６７が酸化された領域とからなる部分酸化
膜７１と、酸化されずに残存したポリシリコン領域６１
（６２）とによる部分分離構造が完成する。

【０１４０】ポリシリコン領域６７の酸化度合いの方が
ＳＯＩ層３上に形成される酸化膜７０より高いため、Ｓ
ＯＩ層３の表面とポリシリコン領域６１（６２）の最上
部との間に十分に段差が生じ、ゲート酸化膜形成時に酸
化膜不良によりゲート電極９とポリシリコン領域６１と
がショートすることを防ぐことができる。

【０１４１】以下、既存の方法で、ＮＭＯＳトランジス
タ形成領域にＮＭＯＳトランジスタを形成し、ＰＭＯＳ
トランジスタトランジスタ形成領域にＰＭＯＳトランジ
スタを形成することにより、図３２で示したＳＯＩ構造
を得ることができる。

【０１４２】＜＜実施の形態５＞＞ ＜第１の態様＞図３８はこの発明の実施の形態５のＳＯ
Ｉ構造の半導体装置の第１の態様の構造を示す断面図で
ある。同図に示すように、シリコン基板１、埋め込み酸
化膜２及びＳＯＩ層３からなるＳＯＩ構造の半導体装置
におけるＳＯＩ層３の各トランジスタ形成領域は下層部
にウェル領域が形成される低誘電率膜（埋め込み酸化膜
２等の一般的な絶縁膜より誘電率が低い絶縁膜）７５に
よって分離される。そして、図１で示した実施の形態１
のように、ＮＭＯＳトランジスタ間を分離する低誘電率
膜７５の下層にｐ型のウェル領域１１が形成され、ＰＭ
ＯＳトランジスタ間を分離する低誘電率膜７５の下層に
ｎ型のウェル領域１２が形成され、ＮＭＯＳトランジス
タ，ＰＭＯＳトランジスタ間を分離する低誘電率膜７５
の下層にｐ型のウェル領域及びｎ型のウェル領域（図３
８では共に図示せず）が形成される。上記したウェル領
域は実施の形態１と同様、電気的に接続関係にあるボデ
ィー領域を介して電位固定が可能である。

【０１４３】ＳＯＩ構造の場合、ＳＯＩ層３の膜厚が５
０ｎｍ程度に薄くなる場合がある。このとき、素子分離
用酸化膜（図１の部分酸化膜３１）下に形成されるウェ
ル領域が空乏化あるいは反転し、本来素子分離すべきト
ランジスタ間にリーク電流が流れる恐れがある。

【０１４４】しかしながら、実施の形態４の第１の態様
では、素子分離用に低誘電率膜７５を用いているため、
膜厚が薄くともその容量を十分低く抑えることができ、
上記したリーク電流発生を確実に回避することができ
る。

【０１４５】なお、低誘電率膜７５としては、埋め込み
酸化膜２等に用いられるシリコン酸化膜（比誘電率が
３．９〜４程度）にフッ素を混入されたり、有機膜を用
いることにより、比誘電率が３程度のものを用いてい
る。

【０１４６】＜第２の態様＞図３９は実施の形態５の第
２の態様を示す断面図である。同図に示すように、図３
８の低誘電率膜７５に代えて、低誘電率膜７６と低誘電
率膜７６の底面及び側面に形成されるシリコン酸化膜７
８とにより素子分離を行っている。なお、他の構成は図
３８で示した第１の態様と同様である。

【０１４７】このように、低誘電率膜７７の底面及び側
面にシリコン酸化膜７９を形成するのは、シリコン（ド
レイン領域５、ソース領域６、ウェル領域１１，１２
等）との界面に生じる欠陥や界面電荷の発生を確実に抑
制するためである。なお、シリコン酸化膜７８は熱酸化
法やＣＶＤ法を用いて形成される。

【０１４８】＜第３の態様＞図４０は実施の形態５の第
３の態様を示す断面図である。同図に示すように、図３
８の低誘電率膜７５に代えて、低誘電率膜７７と低誘電
率膜７７の側面に形成されるシリコン酸化膜７９とによ
り素子分離を行っている。なお、他の構成は図３８で示
した第１の態様と同様である。

【０１４９】このように、低誘電率膜７６の側面にシリ
コン酸化膜７８を形成するのは、チャネル形成領域７が
存在する側面方向のシリコン（ドレイン領域５、ソース
領域６）との界面に生じる欠陥や界面電荷の発生を確実
に抑制することを主眼としたためである。

【０１５０】＜＜実施の形態６＞＞ ＜第１の態様＞図４１はこの発明の実施の形態６である
ＳＯＩ構造の半導体装置における第１の態様の構造を示
す断面図である。

【０１５１】同図に示すように、各素子間は層間絶縁膜
４（説明の都合上、完全酸化膜３２相当する部分も層間
絶縁膜４で示す）によって完全分離し、ボディー領域と
なる接続領域８０を埋め込み酸化膜２の上層部に形成
し、その一部がＳＯＩ層３（図４１ではドレイン領域
５，チャネル形成領域７）の端部裏面と接することによ
り、電気的接続関係を保っている。なお、接続領域８０
の導電型はチャネル形成領域７と同じである。また、図
１及び図２と同様の部分については同一の参照符号を付
しその説明を適宜省略する。

【０１５２】このように、第１の態様の半導体装置はボ
ディー領域となる接続領域８０をＳＯＩ層３ではなく、
埋め込み酸化膜２の上層部に設けたため、ゲート電極９
との間に少なくともＳＯＩ層３の膜厚以上の高低差を設
けることができる。その結果、製造時にゲート電極９と
接続領域８０とが短絡するという不具合を確実に回避す
ることができる。

【０１５３】＜第２の態様＞図４２はこの発明の実施の
形態６であるＳＯＩ構造の半導体装置における第２の態
様の構造を示す断面図である。

【０１５４】同図に示すように、ドレイン領域５ｓ及び
ソース領域６ｓはＳＯＩ層３の上層部に浅く形成され
る。なお、他の構成は図４１で示した第１の態様と同様
である。

【０１５５】このように、第２の態様の半導体装置はド
レイン領域５ｓ及びソース領域６ｓをＳＯＩ層３上層部
に浅く形成したため、ドレイン領域５ｓあるいはソース
領域６と接続領域８０とが接触関係を持ちリーク電流を
引き起こすことを確実に回避することができる。

【０１５６】＜製造方法（概念）＞図４３〜図４５は接
続領域８０となるポリシリコン領域を形成する工程を概
念的に示す断面図である。

【０１５７】まず、図４３に示すように、シリコン基板
１、埋め込み酸化膜２及びＳＯＩ層３からなるＳＯＩ構
造から、ＳＯＩ層３を表面から選択的に除去することに
より、トレンチ分離が施された素子形成領域を形成す
る。

【０１５８】そして、図４４に示すように、ＳＯＩ層３
をマスクとして埋め込み酸化膜２に対するウェットエッ
チングを施し、ＳＯＩ層３の端部下面の埋め込み酸化膜
２が除去しながら、ＳＯＩ層３が上部に存在しない埋め
込み酸化膜２の上層部を除去した穴部９４を形成する。

【０１５９】そして、図４５に示すように、穴部９４に
ポリシリコンを埋め込むことにより、接続領域８０用の
ポリシリコン領域８１を形成する。

【０１６０】＜製造方法（その１）＞図４６〜図４８は
接続領域８０となるポリシリコン領域を形成するその１
の工程をより具体的に示す断面図である。

【０１６１】まず、図４６に示すように、ＳＯＩ基板の
ＳＯＩ層３上にシリコン酸化膜９１及びシリコン窒化膜
９２を堆積し、ＳＯＩ層３、シリコン酸化膜９１及びシ
リコン窒化膜９２をパターニングしてトレンチ分離を行
った後、パターニング後のＳＯＩ層３、シリコン酸化膜
９１及びシリコン窒化膜９２の側面に側壁シリコン窒化
膜９３を形成する。

【０１６２】そして、図４７に示すように、シリコン窒
化膜９２及び側壁シリコン窒化膜９３をマスクとして、
埋め込み酸化膜２に対するウェットエッチングを行い、
ＳＯＩ層３の端部裏面の埋め込み酸化膜２を除去しなが
ら、ＳＯＩ層３が上部に存在せずに露出した埋め込み酸
化膜２の上層部を除去することにより、穴部９４を形成
する。

【０１６３】その後、図４８に示すように、全面にポリ
シリコン層を堆積した後、ポリシリコン層をドライエッ
チングによりエッチバックすることにより、穴部９４に
ポリシリコンを埋め込んで接続領域８０用のポリシリコ
ン領域８１を形成する。

【０１６４】以下、図１１で示した工程のように、トレ
ンチに酸化膜を埋め込む等の方法により複数の素子形成
領域を絶縁分離し、接続領域８０を外部から電位固定可
能にし、さらに、複数の素子形成領域それぞれに所定の
素子を形成することにより、図４１あるいは図４２で示
した構造が完成する。

【０１６５】＜製造方法（その２）＞図４９〜図５１は
接続領域８０となるポリシリコン領域を形成するその２
の工程を具体的に示す断面図である。

【０１６６】まず、既に取り上げた図４６に示すよう
に、ＳＯＩ層３、シリコン酸化膜９１及びシリコン窒化
膜９２をパターニングしてトレンチ分離を行った後、パ
ターニング後のＳＯＩ層３、シリコン酸化膜９１及びシ
リコン窒化膜９２の側面に側壁シリコン窒化膜９３を形
成する。

【０１６７】そして、図４９に示すように、シリコン窒
化膜９２及び側壁シリコン窒化膜９３をマスクとして、
埋め込み酸化膜２に対するウェットエッチングを行い、
ＳＯＩ層３の端部裏面の埋め込み酸化膜２を除去しなが
ら、ＳＯＩ層３が上部に存在しない埋め込み酸化膜２の
上層部を除去することにより、穴部９４を形成する。

【０１６８】次に、図５０に示すように、ＳＯＩ層３の
露出した裏面からのエピタキシャル成長により側壁シリ
コン窒化膜９３下にエピタキシャル成長層８２を形成す
る。

【０１６９】その後、図５１に示すように、全面にポリ
シリコン層を堆積した後、ポリシリコン層をエッチバッ
クすることにより、穴部９４にポリシリコンを埋め込ん
で接続領域８０用のポリシリコン領域８３を形成する。
その結果、エピタキシャル成長層８２とポリシリコン領
域８３とからなる接続領域８０を形成することができ
る。

【０１７０】以下、トレンチに酸化膜を埋め込む等の方
法により複数の素子形成領域を絶縁分離し、接続領域８
０を外部から電位固定可能にし、さらに、複数の素子形
成領域それぞれに所定の素子を形成することにより、図
４１あるいは図４２で示した構造が完成する。

【０１７１】第２の態様の構造は、エピタキシャル成長
層８２を介している分、ドレイン領域５あるいはソース
領域６とチャネル形成領域７とによるＰＮ接合部分とポ
リシリコン領域８３との距離を十分とることができ、良
好な電気的特性を得ることができる。

【０１７２】＜第３の態様＞図５２は実施の形態６の第
３の態様を示す断面図である。同図の構造は図４１で示
した構造（接続領域８０，ボディーコンタクト２３、ゲ
ートコンタクト２４及び配線層２２，２５を除く）か
ら、シリコン基板１及び埋め込み酸化膜２を研摩により
除去した後、表裏面を反対にした後、新たな裏面にシリ
コン基板９０を張り合わせ、接続領域８６を表面に形成
した構造である。したがって、シリコン基板９０、層間
絶縁膜４及び素子形成領域（ドレイン領域５、ソース領
域６、チャネル形成領域７等）からなるＳＯＩ構造とな
る。

【０１７３】第３の態様は結果的に接続領域８６を表面
に形成することになるため、製造工程が容易になる。

【０１７４】＜第４の態様＞図５３は実施の形態６の第
４の態様を示す断面図である。同図に示すように、埋め
込み酸化膜２を貫通して接続領域８７を形成している。
他の構成は図４１で示した第１の態様と同様である。

【０１７５】このように、第４の態様は、埋め込み酸化
膜２を貫通して接続領域８７を形成したため、支持基板
であるシリコン基板１から電位を固定することができ
る。この際、図５４に示すように、接続領域８７形成を
ウェットエッチングにより埋め込み酸化膜２の上層部に
形成された穴部８９と、ドライエッチングにより横方向
に広がりなく埋め込み酸化膜２を貫通して形成された貫
通部８８とにより貫通口を設けた後、ポリシリコン等を
埋め込んで接続領域８７を形成すれば、貫通口形成時の
横方向の広がりを抑えながら、埋め込み酸化膜２を貫通
した接続領域８７を得ることができる。

【０１７６】＜＜実施の形態７＞＞図６３はこの発明の
実施の形態７であるＳＯＩ構造の半導体装置の完全分離
領域の設計方法説明用の平面図である。同図に示すよう
に、ＣＭＯＳトランジスタを形成する場合、仮想ｎウェ
ル領域１０４内にＰＭＯＳ活性領域１０１及びＰＭＯＳ
ボディーコンタクト領域１０２が選択的に設けられ、仮
想ｎウェル領域１０４外のＰ領域（図示せず）にＮＭＯ
Ｓ活性領域１１１及びＮＭＯＳボディーコンタクト領域
１１２を選択的に設けられる形状が一般的である。

【０１７７】一方、実施の形態２の第３の態様（図７）
等で示した複合分離領域によってＮＭＯＳ，ＰＭＯＳ間
を分離する場合、仮想ｎウェル領域１０４と部分分離領
域とがほぼ一致し、部分分離領域に連続して完全分離領
域が形成される。

【０１７８】このような複合分離領域を用いた半導体装
置のレイアウト構成は蓄積された過去のレイアウトデー
タを利用できる可能性は高い。

【０１７９】したがって、完全分離領域は以下の〜
で示す設計方法を実行することにより自動生成すること
ができる。

【０１８０】ウェル領域内形成されるＰＭＯＳトラン
ジスタとウェル領域外に形成されるＮＭＯＳトランジス
タとからなるＣＭＯＳデバイスの過去データを得る。

【０１８１】過去データに基づき第１及び第２のＭＯ
Ｓトランジスタの形成領域（ＰＭＯＳ活性領域１０１，
ＰＭＯＳボディーコンタクト領域１０２，ＮＭＯＳ活性
領域１１１，ＮＭＯＳボディーコンタクト領域１１２）
を設定する。

【０１８２】上記過去データにおけるウェル領域を仮
想ｎウェル領域１０４として、ｎウェル領域１０４の外
周近傍領域に、完全分離領域１０５設定する。

【０１８３】仮想ｎウェル領域１０４は通常、ＮＭＯＳ
領域とＰＭＯＳ領域とを区別する領域であるため、仮想
ｎウェル領域１０４を基準にして完全分離領域を設定す
ることによりＮＭＯＳトランジスタ，ＰＭＯＳトランジ
スタ間を効果的に分離することができる。

【０１８４】図６３の例では、仮想ｎウェル領域１０４
の外縁を完全分離幅Ｗの半分の幅Ｗ／２で外側にオーバ
ーサイズ設定するとともに、同外縁を幅Ｗ／２で内側に
アンダーサイズ設定することにより完全分離領域１０５
を設定している。

【０１８５】このように、通常のＣＭＯＳトランジスタ
を製造する過去データのウェル領域の外周近傍に完全分
離幅Ｗに基づき完全分離領域を自動設定することができ
る。

【０１８６】さらに、部分分離領域１１３をＰＭＯＳ活
性領域１０１、ＰＭＯＳボディーコンタクト領域１０
２、ｎウェル領域１０４、ＮＭＯＳ活性領域１１１及び
ＮＭＯＳボディーコンタクト領域１１２以外の領域にｎ
ウェル領域１０４に連続してＫ形成されるように設定す
ることにより、完全分離領域１０５及び部分分離領域１
１３からなる複合分離領域を設計することができる。

【０１８７】＜＜実施の形態８＞＞ ＜ラッチアップ現象＞図６４はラッチアップ現象説明用
の説明図である。同図に示すように、ＰＭＯＳ領域１３
１にＮＭＯＳ領域１４１が隣接するＣＭＯＳ構造では、
ＰＭＯＳ領域１３１内のＰＭＯＳ活性領域１３３及びｎ
ウェル領域１３２とＮＭＯＳ領域１４１内のｐウェル領
域１４２とにより形成される寄生バイポーラトランジス
タＴ１と、ＮＭＯＳ領域１４１内のＮＭＯＳ活性領域１
４３及びｐウェル領域１４２とＰＭＯＳ領域１３１内の
ｎウェル領域１３２とにより形成される寄生バイポーラ
トランジスタＴ２とが形成される。

【０１８８】ｎ⁺ボディーコンタクト領域１３５はｎウ
ェル領域１３２の抵抗成分Ｒ１１と介して寄生バイポー
ラトランジスタＴ１のベースに接続されることになる。
同様に、ｐ⁺ボディーコンタクト領域１４５はｐウェル
領域１４２の抵抗成分Ｒ１２を介して寄生バイポーラト
ランジスタＴ２のベースに接続されることになる。ｎ ⁺
ボディーコンタクト領域１３５は電源電圧Ｖccに設定さ
れ、ｐ⁺ボディーコンタクト領域１４５は接地レベルＶs
sに設定される。なお、ＰＭＯＳ活性領域１３３及びＮ
ＭＯＳ活性領域１４３の中心部にはゲート電極１３４及
び１４４がそれぞれ形成されている。

【０１８９】これら寄生バイポーラトランジスタＴ１及
びＴ２による寄生サイリスタ構造が形成されることによ
り、ノイズによって寄生サイリスタがオン状態になると
電源電圧Ｖccから接地レベルＶssにかけて電流が流れっ
ぱなしになるというラッチアップ現象が起こる。

【０１９０】＜第１の態様＞一般にラッチアップ現象を
引き起こすノイズは入出力端子から入ってくることが多
い。そこで、図６５に示すように、入出力ＮＭＯＳ（ト
ランジスタ形成）領域１０６，入出力ＰＭＯＳ（トラン
ジスタ形成）領域１１６間の境界近傍領域を完全分離領
域１１４で完全分離する構造が望ましい。なお、入出力
ＮＭＯＳ領域１０６及び入出力ＰＭＯＳ領域１１６はそ
れぞれ部分分離領域１０７及び部分分離領域１１７で周
辺領域と部分分離されている。

【０１９１】入出力領域とは入出力バッファや保護回路
を主に形成する領域を意味する。図６６は入力回路の一
例を示す回路図である。同図に示すように、入力信号Ｉ
Ｎを受ける外部入力端子Ｐ１は抵抗Ｒ１及びＲ２を介し
て入力バッファ１２２の入力部に接続され、入力バッフ
ァ１２２の出力部が内部入力端子Ｐ２に接続され、内部
入力端子Ｐ２より内部信号Ｓ０が出力される。

【０１９２】入力保護回路１２１はＰＭＯＳトランジス
タＱ１及びＮＭＯＳトランジスタＱ２から構成され、Ｐ
ＭＯＳトランジスタＱ１はソース及びゲートが電源電圧
Ｖccに接続され、ドレインが抵抗Ｒ１，Ｒ２間のノード
Ｎ１に接続される。ＮＭＯＳトランジスタＱ２はソース
及びゲートが接地され、ドレインがノードＮ１に接続さ
れる。

【０１９３】入力バッファ１２２はＰＭＯＳトランジス
タＱ１１，ＮＭＯＳトランジスタＱ１２によりＣＭＯＳ
インバータを構成し、ＰＭＯＳトランジスタＱ１１，Ｎ
ＭＯＳトランジスタＱ１２のゲートが入力部、ドレイン
が出力部となる。

【０１９４】この回路例では、ＰＭＯＳトランジスタＱ
１及びＱ１１が入力ＰＭＯＳ領域１１８に形成され、Ｎ
ＭＯＳトランジスタＱ２及びＱ１２が入力ＮＭＯＳ領域
１０８に形成される。

【０１９５】図６７は出力回路の一例を示す回路図であ
る。同図に示すように、内部信号Ｓ１を受ける内部入力
端子Ｐ３は出力バッファ１２３の入力部に接続され、出
力バッファ１２３の出力部より得られる信号が外部出力
端子Ｐ４を介して出力信号ＯＵＴとして出力される。

【０１９６】出力バッファ１２３はＰＭＯＳトランジス
タＱ１３，ＮＭＯＳトランジスタＱ１４によりＣＭＯＳ
インバータを構成し、ＰＭＯＳトランジスタＱ１３，Ｎ
ＭＯＳトランジスタＱ１４のゲートが入力部、ドレイン
が出力部となる。

【０１９７】出力保護回路１２４はＰＭＯＳトランジス
タＱ３及びＮＭＯＳトランジスタＱ４から構成され、Ｐ
ＭＯＳトランジスタＱ３のソース及びゲートが電源電圧
Ｖccに接続され、ドレインが外部出力端子Ｐ４に接続さ
れる。ＮＭＯＳトランジスタＱ４のソース及びゲートが
接地され、ドレインが外部出力端子Ｐ４に接続される。

【０１９８】この回路例では、ＰＭＯＳトランジスタＱ
３及びＱ１３が出力ＰＭＯＳ領域１１９に形成され、Ｎ
ＭＯＳトランジスタＱ４及びＱ１４が入力ＮＭＯＳ領域
１０９に形成される。

【０１９９】このように、実施の形態８の第１の態様
は、ラッチアップ現象が生じやすい入出力ＮＭＯＳ領域
１０６，入出力ＰＭＯＳ領域１１６間の少なくとも境界
近傍領域に完全分離領域１１４を形成して完全分離する
ことにより、ラッチアップ現象が生じない構造にしてい
る。

【０２００】また、実施の形態８の第１の態様はＮＭＯ
Ｓ領域，ＰＭＯＳ領域間の全領域に完全部分離領域を設
けるのではなく、入出力ＮＭＯＳ領域，入出力ＰＭＯＳ
領域の境界近傍領域のみに完全分離領域１１４を設ける
ことにより、ラッチアップ現象を効果的に抑制しなが
ら、回路形成面積の増大を最小限に抑えることができ
る。

【０２０１】＜第２の態様＞なお、入出力ＮＭＯＳ領域
１０６，入出力ＰＭＯＳ領域１１６間の完全分離は、図
６５のように、入出力ＮＭＯＳ領域１０６，入出力ＰＭ
ＯＳ領域１１６間の境界近傍領域のみに設けてる以外
に、図６８に示す第２の態様のように、入出力ＮＭＯＳ
領域１０６及び入力ＰＭＯＳ領域１１８を完全に囲うよ
うに完全分離領域１１５を形成してもよい。

【０２０２】さらに、入出力ＮＭＯＳ領域，入出力ＰＭ
ＯＳ領域間に加え、アナログ回路，ディジタル回路間の
ように特定の回路間に完全分離領域を設けることも考え
られる。

【０２０３】＜第３の態様＞図６９は実施の形態８の第
３の態様を示す説明図である。同図に示すように、ＮＭ
ＯＳ領域（入出力ＮＭＯＳ領域１０６，内部ＮＭＯＳ領
域１８０），ＰＭＯＳ領域（入出力ＰＭＯＳ領域１１
６，内部ＰＭＯＳ領域１９０）間に加え、入出力領域
（入出力ＰＭＯＳ領域１１６），内部回路領域（内部Ｎ
ＭＯＳ領域１８０）間をも完全分離領域１１０で完全分
離している。

【０２０４】第３の態様により、第１及び第２の態様の
効果に加え、ノイズ影響を受けやすい入出力領域の影響
を内部回路領域から完全に遮断することができる。

【０２０５】＜＜実施の形態９＞＞ ＜第１の態様＞図７０はこの発明の実施の形態９である
ＳＯＩ構造の半導体装置の第１の態様の平面構造を示す
平面図であり、図７１は図７０のＡ−Ａ断面構造を示す
断面図である。これらの図に示すように、ＮＭＯＳ（ト
ランジスタ形成）領域１２６とＰＭＯＳ（トランジスタ
形成）領域１３６とが隣接して設けられている。ＮＭＯ
Ｓ領域１２６内に複数のゲート電極１２９を有するＮＭ
ＯＳ活性領域１２８とｐ ⁺ボディー領域１３０とが形成
され、ＮＭＯＳ活性領域１２８の周囲を部分分離領域１
２７で囲っている。

【０２０６】一方、ＰＭＯＳ領域１３６内に複数のゲー
ト電極１３９を有するＰＭＯＳ活性領域１３８とｎ⁺ボ
ディー領域１４０とが形成され、ＰＭＯＳ活性領域１３
８の周囲を部分分離領域１３７及び完全分離領域１２０
によって囲っている。完全分離領域１２０は、ＮＭＯＳ
領域１２６とＰＭＯＳ領域１３６との境界近傍のＰＭＯ
Ｓ領域１３６内におけるゲート電極１３９のＰＭＯＳ活
性領域１３８からのはみだし部分に設けられる。

【０２０７】したがって、ＮＭＯＳ領域１２６と部分分
離領域１２７との境界近傍領域は、図７１に示すよう
に、ＮＭＯＳ領域１２６は酸化膜５４とウェル領域１６
９とによる部分分離領域１２７で周囲と分離されるのに
対し、ＰＭＯＳ領域１３６は酸化膜５４のみによる完全
分離領域１２０で周囲と分離される。

【０２０８】このように、ＮＭＯＳ領域１２６には完全
分離領域を全く形成せず、部分分離領域１２７を設ける
ことにより、酸化膜５４下のウェル領域１６９を介して
ＮＭＯＳトランジスタの基板電位の固定が不足なく行え
るため、基板浮遊効果の激しいＮＭＯＳトランジスタの
基板浮遊効果を効果的に抑えることができる。

【０２０９】また、基板浮遊効果がＮＭＯＳトランジス
タに比べて穏やかなＰＭＯＳトランジスタは、周辺の一
部に完全分離領域を形成しても大きな悪影響はなく、Ｎ
ＭＯＳ領域１２６，部分分離領域１２７間を完全分離領
域１２０によって絶縁分離しながら面積効率を高めた配
置となり、レイアウトに余裕がない場合等に有効とな
る。

【０２１０】＜第２の態様＞図７２はこの発明の実施の
形態９であるＳＯＩ構造の半導体装置の第２の態様の平
面構造を示す平面図であり、図７３は図７２のＢ−Ｂ断
面構造を示す断面図である。これらの図に示すように、
ｐ^-型のウェル領域１６９内に形成されるＮＭＯＳ領域
１２６と、ｎ^-型のウェル領域１７９内に形成されるＰ
ＭＯＳ領域１３６とが隣接して設けられる。

【０２１１】ＮＭＯＳ領域１２６内に複数のゲート電極
１２９を有するＮＭＯＳ活性領域１２８が形成され、Ｎ
ＭＯＳ活性領域１２８の周囲の大部分を完全分離領域１
２５で囲っている。そして、ゲート電極１２９の一方側
（ＰＭＯＳ領域１３６と反対側）のゲート電極１２９の
端部のみ部分分離領域１２７で周囲と分離している。

【０２１２】図７３に示すように、酸化膜５４と酸化膜
５４の下方に形成されたウェル領域１６９とにより部分
分離領域１２７を構成している。なお、部分分離領域１
２７の形成幅は、ゲート電極１２９の形成幅よりも大き
くても（図７３の左側）、小さくても（図７３の右側）
良い。また、ウェル領域１６９内の上記ゲート電極１２
９の一方側付近にｐ⁺ボディー領域１３０が設けられ
る。

【０２１３】一方、ＰＭＯＳ領域１３６内に複数のゲー
ト電極１３９を有するＰＭＯＳ活性領域１３８が形成さ
れ、ＰＭＯＳ活性領域１３８の周囲の大部分を完全分離
領域１２５で囲っている。そして、ＮＭＯＳ領域１２６
と同様、ゲート電極１３９の一方側（ＮＭＯＳ領域１２
６と反対側）のゲート電極１３９の端部のみ部分分離領
域１３７で周囲と分離している。また、ウェル領域１７
９内の上記ゲート電極１３９の一方側付近にｎ⁺ボディ
ー領域１４０が設けられる。

【０２１４】このように、実施の形態９の第２の態様
は、ゲート電極の端部を部分分離領域によって分離し
て、ゲート電極下に存在するチャネル形成領域と部分分
離領域のウェル領域とが接するように形成することによ
り、各トランジスタ形成領域の基板電位を固定すること
ができる。

【０２１５】なお、ＮＭＯＳ領域１２６及びＰＭＯＳ領
域１３６の周囲の大部分を完全分離領域１２５で囲って
いるのは、ＰＮ接合面積を減らすためとラッチアップ現
象が生じる経路を遮断するためである。

【０２１６】＜＜実施の形態１０＞＞ ＜第１の態様＞図７４はこの発明の実施の形態１０であ
るＳＯＩ構造の半導体装置の第１の態様の構成を示す平
面図である。同図に示すように、ＮＭＯＳ活性領域１２
８内に複数のゲート電極１２９が形成され、ＮＭＯＳ活
性領域１２８の周囲を囲って部分分離領域１２７を設け
ている。さらに、部分分離領域１２７の周囲を囲ってｐ
⁺ボディ領域１４６を設けている。なお、図１０１は図
７４のＥ−Ｅ断面構造を示す断面図である。

【０２１７】部分分離領域１２７は図１０１に示すよう
に、酸化膜５４とウェル領域１６９とから構成されてお
り、このウェル領域１６９はＮＭＯＳ活性領域１２８に
形成されるチャネル形成領域と接して形成されるため、
ノイズやラッチアップの影響を受けやすい構造になって
いる。

【０２１８】しかしながら、実施の形態１０の第１の態
様は、部分分離領域１２７を囲ってｐ⁺ボディ領域１４
６が形成されているため、ｐ⁺ボディ領域１４６を接地
レベルに固定する等の基板固定を行うことにより、他の
回路部分からの影響を抑制し、基板電位を安定にでき、
ノイズやラッチアップに対する耐性を大きく向上させる
ことができる。

【０２１９】このような構成の第１の態様は、ノイズ源
の回路ブロック、外部からノイズを遮断したい回路ブロ
ック等に適している。なお、ＰＭＯＳ活性領域の場合は
部分分離領域の周囲をｎ⁺のボディー領域で囲って形成
すれば、同様な効果が得られる。

【０２２０】＜第２の態様＞図７５はこの発明の実施の
形態１０であるＳＯＩ構造の半導体装置の第２の態様の
構成を示す平面図である。同図に示すように、入出力Ｎ
ＭＯＳ領域１５１と入出力ＰＭＯＳ領域１５２とが隣接
して形成される。

【０２２１】入出力ＮＭＯＳ領域１５１において、ＮＭ
ＯＳ活性領域１２８内に複数のゲート電極１２９が形成
され、ＮＭＯＳ活性領域１２８の周囲を囲って部分分離
領域１２７Ａを設けている。さらに、部分分離領域１２
７Ａの周囲を囲ってｐ⁺ボディ領域１４６を設けてい
る。そして、ｐ⁺ボディ領域１４６を囲って部分分離領
域１２７Ｂを設けている。

【０２２２】入出力ＰＭＯＳ領域１５２において、ＰＭ
ＯＳ活性領域１３８内に複数のゲート電極１３９が形成
され、ＰＭＯＳ活性領域１３８の周囲を囲って部が分分
離領域１３７Ａを設けている。さらに、部分分離領域１
３７Ａの周囲を囲ってｎ⁺ボディ領域１４７を設けてい
る。そして、ｎ⁺ボディ領域１４７を囲って部分分離領
域１３７Ｂを設けている。

【０２２３】一般に入出力回路はサージやノイズの影響
をチップ外から受ける場合が多いため、ラッチアップ現
象やノイズ耐性を高めることが特に重要となる。

【０２２４】実施の形態１０の第２の態様では、入出力
ＮＭＯＳ領域１５１及び入出力ＰＭＯＳ領域１５２それ
ぞれの部分分離領域１２７Ａ及び１３７Ａをｐ⁺ボディ
領域１４６及びｎ⁺ボディ領域１４７で囲うことによ
り、サージに影響でウェル領域の電位が上昇して生じる
ラッチアップ現象を抑制することができる。

【０２２５】第２の態様では、ＮＭＯＳ，ＰＭＯＳ活性
領域全体をボディー領域で覆った構造と示したが、入出
力ＮＭＯＳ領域１５１と入出力ＰＭＯＳ領域１５２との
境界近傍領域に、少なくともボディー領域を設ければ、
ラッチアップ現象やノイズ耐性をある程度高めることが
できる。

【０２２６】＜＜実施の形態１１＞＞ ＜第１の態様＞図７６はこの発明の実施の形態１１であ
るＳＯＩ構造の半導体装置の第１の態様の構成を示した
平面図である。

【０２２７】同図に示すように、ＮＭＯＳ活性領域１２
８内に複数のゲート電極１２９が設けられ、ＮＭＯＳ活
性領域１２８の周囲を囲ってフローティング部分分離領
域１４９を形成し、フローティング部分分離領域１４９
の周囲を囲って完全分離領域１４８を形成している。

【０２２８】フローティング部分分離領域１４９は、例
えば図５５の部分酸化膜３１とウェル領域１１との関係
のように酸化膜とウェル領域との２層構造で形成される
が、ウェル領域は電位固定されることなく、常にフロー
ティング状態とされている。フローティング部分分離領
域１４９のウェル領域をフローティング状態にしても、
衝突電離によって発生したキャリアはフローティング部
分分離領域１４９のウェル領域に流れ込むため、ポテン
シャル上昇を最低限に抑えることができる。加えて、宇
宙線によって発生する電荷をフローティング部分分離領
域１４９のウェル領域に分散できるためソフトエラー耐
性を向上させることもできる。

【０２２９】このようにフローティング部分分離領域１
４９を設ける実施の形態１１の第１の態様の構成は、Ｓ
ＲＡＭ等、高密度回路でボディー領域へのコンタクトが
困難な場合等に有効である。

【０２３０】なお、完全分離領域１４８を設ける方がラ
ッチアップ耐性向上等の観点から望ましいが、必ずしも
必要でない。

【０２３１】＜第２の態様＞図７７はこの発明の実施の
形態１１であるＳＯＩ構造の半導体装置の第２の態様の
構成を示した平面図である。

【０２３２】同図に示すように、フローティング部分分
離領域１４９内にフローティングｐ ⁺ボディー領域１５
０を設けている。他の構成は図７６で示した第１の態様
と同様である。

【０２３３】フローティングｐ⁺ボディー領域１５０は
電位固定されることなく、常にフローティング状態とさ
れている。したがって、フローティング部分分離領域１
４９のウェル領域もフローティング状態となる。

【０２３４】第２の態様のように、フローティング部分
分離領域１４９のウェル領域をフローティング状態にし
ても、第１の態様と同様、ポテンシャル上昇を最低限に
抑えることができ、ソフトエラー耐性を向上させること
ができる。

【０２３５】さらに、第２の態様は、フローティングｐ
⁺ボディー領域１５０の存在により、キャリアの再結合
が促進されるため、第１の態様に比べ基板浮遊効果の抑
制効果が大きくなる効果を奏する。

【０２３６】＜＜実施の形態１２＞＞ ＜第１の態様＞図７８はこの発明の実施の形態１２であ
るＳＯＩ構造の半導体装置の第１の態様の構成を示した
平面図であり、図７９はそのＣ−Ｃ断面図である。

【０２３７】これらの図に示すように、ドレイン領域１
５３、ソース領域１５４及びゲート電極１５５で構成さ
れるＮＭＯＳトランジスタのソース領域１５４に隣接し
てｐ ⁺型のボディー領域１５６を設け、ソース領域１５
４及びボディー領域１５６が共にアルミ配線層１６０と
コンタクト１５８によって電気的に接続されている。

【０２３８】なお、ドレイン領域１５３はアルミ配線層
１５９とコンタクト１５７によって電気的に接続され、
ドレイン領域１５３、ソース領域１５４及びボディー領
域１５６の周辺を囲って部分分離領域１６１が形成され
ている。

【０２３９】図７９に示すように、部分分離領域１６１
は、酸化膜１６２とｐ^-型のウェル領域１７７とから構
成されている。また、ソース領域１５４及びボディー領
域１５６の共通接続を容易にすべくソース領域１５４及
びボディー領域１５６の上面にまたがってシリサイド層
１６３を形成し、シリサイド層１６３上にコンタクト１
５８を形成している。なお、ゲート電極１５５のゲート
酸化膜１７８下方のＳＯＩ層３の領域がチャネル形成領
域１７０となる。

【０２４０】このような構成において、アルミ配線層１
６０によって、ソース領域１５４及びボディー領域１５
６を接地レベルに固定することによって、ソース領域１
５４と同電位にウェル領域１７７の電位を固定し、ウェ
ル領域１７７を介してチャネル形成領域１７０の電位を
固定することができる。

【０２４１】そして、第１の態様は、図７８及び図７９
のように、ソース領域１５４及びボディー領域１５６を
隣接して形成できる分、集積度の向上を図ることができ
る。

【０２４２】なお、ＰＭＯＳトランジスタも同様に構成
することができる。ただし、ソース領域及びボディー領
域の電位固定は電源レベルで行う必要がある。

【０２４３】＜第２の態様＞図８０はこの発明の実施の
形態１２であるＳＯＩ構造の半導体装置の第２の態様の
構成を示した平面図であり、図８１はそのＤ−Ｄ断面図
である。

【０２４４】これらの図に示すように、ソース領域１５
４と隣接してｐ⁺型のボディー領域１６４を設け、ソー
ス領域１５４及びボディー領域１６４が共にアルミ配線
層１６６とコンタクト１６５によって電気的に接続され
ている。この際、コンタクト１６５がソース領域１５４
とボディー領域１６４とにかかるように形成される。そ
して、ドレイン領域１５３、ソース領域１５４及びボデ
ィー領域１６４の周辺を囲って部分分離領域１６１が形
成されている。

【０２４５】図８１に示すように、ソース領域１５４上
にシリサイド層１６７が形成され、シリサイド層１６７
の一部及び上ボディー領域１６４上にコンタクト１６５
を形成している。なお、他の構成は図７８及び図７９で
示した第１の態様と同様である。

【０２４６】このような構成において、アルミ配線層１
６６によって、ソース領域１５４及びボディー領域１６
４を接地レベルに固定することによって、ソース領域１
５４と同電位にウェル領域１７７の電位を固定し、ウェ
ル領域１７７を介してチャネル形成領域１７０の電位を
固定することができる。

【０２４７】そして、第２の態様は、図８０及び図８１
のように、ソース領域１５４及びボディー領域１５６を
隣接して形成できる分、集積度の向上を図ることができ
る。

【０２４８】＜第３の態様＞図８２に示すように、部分
分離領域１６１と隣接し、通常ソース領域１５４となる
部分の一部にボディー領域１６４を設け、ソース領域１
５４上にコンタクト１５６を設けても、第２の態様と同
等の効果を奏する。

【０２４９】さらに、第３の態様は、図８２のように、
ソース領域１５４となる領域内にボディー領域１５６を
完全重複して形成できる分、第１及び第２の態様以上に
集積度の向上を図ることができる。

【０２５０】＜＜実施の形態１３＞＞図８３はこの発明
の実施の形態１３であるＳＯＩ構造の半導体装置の断面
構造を示す断面図である。同図に示すように、ｎ⁺活性
領域１７１，１７２間を分離する部分分離領域を酸化膜
１７３と酸化膜１７３下のウェル領域（ｐ領域１７４，
１７５及びｐ^-領域１７６）とから構成している。な
お、ｎ⁺活性領域１７１，１７２として例えば、トラン
ジスタのソース，ドレイン領域が考えられ、ｐ領域１７
４，１７５がｎ⁺活性領域１７１，１７２に隣接するウ
ェル領域の周辺領域となり、ｐ^-領域１７６がウェル領
域の中心領域となる。

【０２５１】このように、実施の形態１３は、ｎ⁺活性
領域１７１、１７２と隣接するｐ領域１７４及び１７５
の不純物濃度をｐ^-領域１７６より高く設定することに
より、部分分離におけるパンチスルー耐性の向上を図っ
ている。

【０２５２】なお、製造方法としては、酸化膜１７３下
にｐ^-のウェル領域形成後、斜め回転注入でボロンやＢ
Ｆ₂をウェル領域に達すように注入すれば、図３１２で
示すように、ｐ領域１７４，１７５を形成することがで
きる。

【０２５３】例えば、ボロン（Ｂ）を注入エネルギー２
０ｋｅＶ、注入角度４５度で、ドーズ量４×１０¹³／ｃ
ｍ²注入すれば良い。また、ＢやＢＦ₂の注入エネルギー
が低い場合（例えば、ＢＦ₂の注入エネルギー２０ｋｅ
Ｖ）でも、ｎ⁺の不純物注入時に発生する格子欠陥によ
る増速拡散によってｎ⁺活性領域１７１，１７２の周辺
にｐ型の領域を形成することによりｐ領域１７４，１７
５を設けることも可能である。

【０２５４】＜＜実施の形態１４＞＞ ＜第１の態様＞図８４はこの発明の実施の形態１４であ
るＳＯＩ構造の半導体装置の第１の態様の断面構造を示
す断面図である。同図に示すように、シリコン基板１及
び埋め込み酸化膜２上のＳＯＩ層３に形成され、ドレイ
ン領域１８３、ソース領域１８４、ゲート酸化膜１８
５、ゲート電極１８６及びチャネル形成領域１８７で構
成されるＮＭＯＳトランジスタが酸化膜１８１及びウェ
ル領域１８２よりなる部分分離領域によって部分分離さ
れる。

【０２５５】このとき、図８４の右側に示すように、ド
レイン領域１８３及びソース領域１８４の不純物プロフ
ァイルと、ウェル領域１８２の不純物プロファイルとの
比較した場合、ウェル領域１８２の不純物ピークがドレ
イン領域１８３及びソース領域１８４の不純物ピークよ
りＳＯＩ層３の表面からの深さが深くなるように設定す
る。

【０２５６】このような構成の第１の態様の半導体装置
は、ドレイン領域１８３及びソース領域１８４とウェル
領域１８２とのＰＮ接合部分を薄い不純物プロファイル
同士で形成することができるため、ドレイン領域１８３
及びソース領域１８４とウェル領域１８２とのＰＮ接合
耐圧を高めることができる。

【０２５７】＜第２の態様＞図８５はこの発明の実施の
形態１４であるＳＯＩ構造の半導体装置の第２の態様の
断面構造を示す断面図である。同図に示すように、第１
の態様と同様な構造を呈している。

【０２５８】このとき、図８５の右側に示すように、ウ
ェル領域１８２の不純物プロファイルとチャネル形成領
域１８７の不純物プロファイルとの比較した場合、ウェ
ル領域１８２の不純物ピークがチャネル形成領域１８７
の不純物ピークよりＳＯＩ層３の表面からの深さが浅く
なるように設定する。例えば、部分分離用の酸化膜１８
１の上面がＳＯＩ層３の表面より上部にある状態で不純
物注入することによりウェル領域１８２及びチャネル形
成領域１８７を同時に形成すれば、チャネル形成領域１
８７は自動的にウェル領域１８２より深い位置にピーク
となる不純物プロファイルとなる。

【０２５９】このような構成の第２の態様の半導体装置
は、チャネル形成領域１８７の表面の不純物濃度を十分
に下げ、閾値電圧が所望の値より大きくならないように
することができる。

【０２６０】＜＜実施の形態１５＞＞ ＜第１の態様＞図８６はこの発明の実施の形態１５であ
るＳＯＩ構造の半導体装置の第１の態様の構造を示す断
面図である。同図に示すように、シリコン基板１及び埋
め込み酸化膜２上のＳＯＩ層３にｎ⁺活性領域１９１〜
１９３が選択的に形成され、ｎ⁺活性領域１９１，１９
２間が完全分離領域２０９で分離され、ｎ⁺活性領域１
９２，１９３間が部分分離領域２１９で分離されてい
る。

【０２６１】完全分離領域２０９は酸化膜１８８と酸化
膜１８８下に形成されるウェル領域（ｐ^-ウェル領域１
９４，１９５及びｐウェル領域１９６，１９７）とから
構成される。酸化膜１８８は中心部の完全絶縁部分２２
９がＳＯＩ層３を貫通して形成されることにより、ｎ⁺
活性領域１９１，１９２間を完全分離することができ
る。一方、部分分離領域２１９は酸化膜１８９と酸化膜
１８９下のｐ^-ウェル領域１９８とにより構成される。

【０２６２】酸化膜１８８下のウェル領域において、完
全絶縁部分２２９に隣接して形成されるｐウェル領域１
９６，１９７の不純物濃度を他の領域１９４，１９５よ
り高く設定している。

【０２６３】完全絶縁部分２２９の近傍領域ではＳＯＩ
層３にかかるストレスにより電荷が発生したり不純物の
酸化膜への偏析によりパンチスルーしやすい状態になる
という不具合が生じる可能性が高い。

【０２６４】しかしながら、実施の形態１５の第１の態
様は、完全絶縁部分２２９の近傍に比較的不純物濃度の
高いｐウェル領域１９６，１９７を設けているため、上
記不具合の発生の可能性を抑制することができる。

【０２６５】＜第２の態様＞図８７はこの発明の実施の
形態１５であるＳＯＩ構造の半導体装置の第２の態様の
構成を示す平面図である。同図に示すように、ドレイン
領域２０１，ソース領域２０２及びゲート電極２０３か
らなるＮＭＯＳトランジスタの周囲を部分分離領域２０
４〜２０７で囲い、さらに部分分離領域２０４〜２０７
の周囲を完全分離領域２０８で囲っている。

【０２６６】部分分離領域２０４〜２０７において、ゲ
ート電極２０３の近傍領域は不純物濃度が比較的高いｐ
ウェル領域２０６及び２０７を形成し、それ以外のドレ
イン領域２０１及びソース領域２０２に接した領域は不
純物濃度が低いｐ^--ウェル領域２０４及び２０５を形成
している。

【０２６７】このような構成の実施の形態１５の第２の
態様は、ｐ^--ウェル領域２０４及び２０５によってＰＮ
接合容量の低下を図り、ｐウェル領域２０６及び２０７
によってパンチスルーを防止することができる。

【０２６８】＜＜実施の形態１６＞＞ ＜第１の態様＞図８８はこの発明の実施の形態１６であ
るＳＯＩ構造の半導体装置の第１の態様の構造を示す断
面図である。同図に示すように、シリコン基板１及び埋
め込み酸化膜２上のＳＯＩ層３内に部分分離領域用の酸
化膜２１１を形成している。

【０２６９】分離形状の最適化において、分離幅の縮小
とＳＯＩ層にかかるストレス緩和の両面のバランスをと
る必要がある。部分分離領域用の酸化膜の形状におい
て、分離幅の縮小のためにはできるだけ角部の曲率をき
つく（曲率半径を小さく）し、また深さ方向の面を垂直
に近づけるのが良い。逆にストレス緩和のためには角部
の曲率を緩く（曲率半径を大きく）する方が良い。ま
た、バーズビーク部は有効な活性領域幅を確保するため
にできるだけ小さくするのが好ましい。

【０２７０】このような観点から、第１の態様の酸化膜
２１１の断面形状は、分離幅を縮小するために、表面の
角部であるバーズビーク部の形状ＦＡ（凸部分）の曲率
をきつくし、ストレスを緩和するために底面の角部の形
状ＦＣの曲率を緩く設定している。また、分離幅を縮小
するために、深さ方向の面の形状ＦＢの少なくとも一部
は垂直に近づけることが望ましい。

【０２７１】＜第２の態様＞図８９はこの発明の実施の
形態１６であるＳＯＩ構造の半導体装置の第２の態様の
構造を示す断面図である。同図に示すように、シリコン
基板１及び埋め込み酸化膜２上のＳＯＩ層３内に完全分
離領域用の酸化膜２１２を形成している。

【０２７２】第２の態様も第１の態様と同様の観点か
ら、酸化膜２１２の断面形状は、第１の態様と同様な形
状ＦＡ，ＦＢ，ＦＣに設定し、さらに、底部の完全絶縁
部分と部分分離部分との段差部の形状ＦＤの曲率を形状
ＦＣよりもきつく設定して分離幅の縮小を図っている。

【０２７３】＜＜実施の形態１７＞＞ ＜第１の態様＞図９０はこの発明の実施の形態１７であ
るＳＯＩ構造の半導体装置の第１の態様の構造を示す断
面図である。なお、第１の態様は図９１で示す回路を実
現している。図９１に示すように、アナログ回路用トラ
ンジスタＱ２１のゲート電極とアナログ回路用トランジ
スタＱ２２の一方電極との間がスパイラルインダクタ１
９９を介して接続される回路構成が第１の態様の回路構
成である。

【０２７４】図９０に示すように、高抵抗シリコン基板
２００上に埋め込み酸化膜２が形成され、埋め込み酸化
膜２上のＳＯＩ層３にアナログ回路用トランジスタＱ２
１及びＱ２２が作り込まれている。

【０２７５】アナログ回路用トランジスタＱ２１及びＱ
２２は共にドレイン領域５、ソース領域６、チャネル形
成領域７、ゲート酸化膜８及びゲート電極９から構成さ
れ、アナログ回路用トランジスタＱ２１，Ｑ２２間は比
較的形成面積が大きい酸化膜２１０により完全分離さ
れ、アナログ回路用トランジスタＱ２１，２２と他の周
辺部とは比較的形成面積が小さい酸化膜３３で完全分離
されている。なお、酸化膜２１０及び３３の下方の一部
にはウェル領域２９が形成されている。

【０２７６】アナログ回路用トランジスタＱ２１，Ｑ２
２を含むＳＯＩ層３全面に層間絶縁膜４が形成され、層
間絶縁膜４上に選択的に第１配線層２２１が形成され
る。第１配線層２２１の一部はコンタクトホール２４４
を介してアナログ回路用トランジスタＱ２１，Ｑ２２そ
れぞれのドレイン領域５及びソース領域６と電気的に接
続される。

【０２７７】第１配線層２２１を含む層間絶縁膜４上の
全面に層間絶縁膜２２０が形成され、層間絶縁膜２２０
上に選択的に第２配線２２２が形成され、第２配線２２
２の一部によってスパイラルインダクタ１９９を形成し
ている。第２配線２２２の一部はコンタクトホール２５
４を介して対応する第１配線層２２１（２２１Ａ）と電
気的に接続される。なお、アナログ回路用トランジスタ
Ｑ２１のゲート電極９は図示しない領域で層間絶縁膜４
に形成されるコンタクトホールを介して第１配線層２２
１Ａと接続される。

【０２７８】このような構成の第１の態様は、スパイラ
ルインダクタ１９９の下方に酸化膜２１０及びウェル領
域２９からなる完全絶縁領域を設けることにより、スパ
イラルインダクタ１９９に付随する寄生容量の低減を図
っている。すなわち、スパイラルインダクタ１９９下の
分離領域を酸化膜とウェル領域との部分分離領域で形成
した場合に、ウェル領域とスパイラルインダクタ１９９
との間で寄生容量が発生し、性能指数Ｑ（エネルギーロ
スとストアの比）が低下しエネルギーロスが発生する等
によって所望のインダクタンス性能が得られないという
不具合を解消している。

【０２７９】また、第１の態様はＳＯＩ基板の下地基板
として高抵抗シリコン基板２００を用いることにより、
渦電流や容量を介した電力ロスの低減化、寄生容量の低
減化を図り、性能指数Ｑの向上させることができる。

【０２８０】また、アナログ回路は外来ノイズを嫌うた
め、アナログ回路用トランジスタＱ２１，Ｑ２２の周辺
を酸化膜２１０あるいは酸化膜３３によって完全分離し
て、外部との電気的遮断し、性能の向上を図っている。

【０２８１】また、図９０では図示していないが、パッ
ド部の下方に部分分離領域を形成するとスパイラルイン
ダクタと同様に大きな寄生容量が発生しやすく電量ロス
を生じ易いため、パッド部下方にもスパイラルインダク
タ１９９の下方と同様に完全分離領域を設けるのが望ま
しい。

【０２８２】＜第２の態様＞図９２はこの発明の実施の
形態１７であるＳＯＩ構造の半導体装置の第２の態様の
構造を示す断面図である。なお、第２の態様は第１の態
様と同様に図９１で示す回路を実現している。

【０２８３】図９２に示すように、アナログ回路用トラ
ンジスタＱ２１，Ｑ２２間は比較的形成面積が大きい酸
化膜２１８並びにその下方の高抵抗領域２２３及びウェ
ル領域２２４によりにより部分分離され、アナログ回路
用トランジスタＱ２１，２２と他の周辺部とは比較的形
成面積が小さい酸化膜３１及びその下方のウェル領域１
１（１２）で部分分離されている。

【０２８４】酸化膜２１８下の大部分の領域は高抵抗領
域２２３で形成され、周辺部の一部のみウェル領域２２
４が形成されている。なお、他の構成は図９０で示した
第１の態様と同様である。

【０２８５】第２の態様のように、部分分離を行いなが
ら、スパイラルインダクタ１９９下の部分分離領域の大
部分は酸化膜２１８と高抵抗領域２２３とにより構成す
ることにより、スパイラルインダクタ１９９に付随する
寄生容量を十分抑えることができる。

【０２８６】高抵抗領域２２３の形成方法としては、高
抵抗領域２２３には不純物を導入しないように製造する
等が考えられる。また、例えば１×１０²⁰／ｃｍ²程度
の高濃度のシリコン注入を行って酸化膜の下方領域をア
モルファス化し、その後、熱処理でポリシリコン化して
高抵抗領域２２３を形成することもできる。

【０２８７】＜＜実施の形態１８＞＞図９３はこの発明
の実施の形態１８であるＳＯＩ構造の半導体装置の構成
を示す平面図である。同図に示すように、ＤＴ−ＭＯＳ
領域２２５，２２６間を完全分離領域２４０で完全分離
している。なお、ＤＴ−ＭＯＳとは、ゲート電極とボデ
ィー領域（チャネル形成領域）とを同一電位に設定する
ＭＯＳトランジスタである。

【０２８８】ＤＴ−ＭＯＳ領域２２５，２２６はそれぞ
れｐ型のウェル領域２３１（部分分離領域２３０）内に
ｎ⁺のＮＭＯＳ活性領域２３２とｐ⁺のボディー領域２３
４とを設け、コンタクト２３８を介して配線層２３９に
接続するとともに、ＮＭＯＳ活性領域２３２の中心部に
設けられるゲート電極２３３はコンタクト２３５（ゲー
トコンタクト）を介して配線層２３７に電気的に接続さ
れ、ボディー領域２３４はコンタクト２３６（ボディー
コンタクト）を介して配線層２３７に電気的に接続され
る。

【０２８９】配線層２３７によってゲート電極２３３と
ボディー領域２３４とを同一電位に設定して、オン状態
の閾値電圧を低下させて動作速度の向上を図っている。

【０２９０】このように、実施の形態１８は、ボディー
領域２３４及びウェル領域２３１を介してチャネル形成
領域の電位を固定することができるとともに、完全分離
領域２４０によってＤＴ−ＭＯＳ領域２２５，２２６間
を完全分離することができるため、性能の良いＤＴ−Ｍ
ＯＳを比較的容易に形成することができる。なお、ボデ
ィーコンタクトとゲートコンタクトはシェアードコンタ
クトによって同時に接続してもよい。

【０２９１】＜＜実施の形態１９＞＞図９４はこの発明
の実施の形態１９であるＳＯＩ構造の半導体装置の構造
を示す断面図である。

【０２９２】同図に示すように、ゲート幅Ｗが比較的狭
いトランジスタを形成するトランジスタ形成領域２２７
には、ドレイン領域２４５、ソース領域２４６、チャネ
ル形成領域２４７、ゲート酸化膜２４８及びゲート電極
２４９からなるＭＯＳトランジスタを構成し、各ＭＯＳ
トランジスタ間を部分酸化膜３１及びウェル領域１１
（１２）によって部分分離し、周囲とは完全酸化膜３２
によって完全分離している。

【０２９３】ＭＯＳトランジスタを含むＳＯＩ層３上の
全面に層間絶縁膜４が形成され、層間絶縁膜４上に選択
的に配線層２４２が形成される。配線層２４２はコンタ
クトホール２４１を介してドレイン領域２４５及びソー
ス領域２４６に電気的に接続される。

【０２９４】一方、ゲート幅Ｗが比較的広いトランジス
タを形成するトランジスタ形成領域２２８には、ドレイ
ン領域２５５、ソース領域２５６、チャネル形成領域２
５７、ゲート酸化膜２５８及びゲート電極２５９からな
るＭＯＳトランジスタを構成し、各ＭＯＳトランジスタ
間を部分酸化膜３１及びウェル領域１１（１２）によっ
て部分分離し、周囲とは完全酸化膜３２によって完全分
離している。

【０２９５】ＭＯＳトランジスタを含むＳＯＩ層３上の
全面に層間絶縁膜４が形成され、層間絶縁膜４上に選択
的に配線層２５２が形成される。配線層２５２はコンタ
クトホール２５１を介してドレイン領域２５５及びソー
ス領域２５６に電気的に接続される。

【０２９６】ゲート幅Ｗが狭いトランジスタ形成領域２
２７に形成されるドレイン領域２４５及びソース領域２
４６の形成深さを、ビルドイン状態時にドレイン／ソー
スからの空乏層２４３の少なくとも一部が埋め込み酸化
膜２に到達する深さに設定して、接合容量の低減化を図
っている。なお、ドレイン領域２４５及びソース領域２
４６の形成深さを埋め込み酸化膜２に到達する深さに設
定しても良い。

【０２９７】一方、ゲート幅Ｗが広いトランジスタ形成
領域２２８に形成されるドレイン領域２５５及びソース
領域２５６の形成深さを、ビルドイン状態時のドレイン
／ソースからの空乏層２５３が埋め込み酸化膜２に到達
しないように設定して、確実にチャネル形成領域２５７
の電位固定が行えるようにしている。

【０２９８】なお、トランジスタ形成領域２２７及び２
２８に形成される２種類のドレイン／ソース領域は、ソ
ース／ドレイン形成時の不純物の注入エネルギーを変化
させたり、ＮＵＤＣ（Ｎon Ｕniformly Ｄoped Ｃhanne
l）の注入量を変化させることで実現できる。

【０２９９】また、ビルドイン状態時に空乏層が埋め込
み酸化膜２に到達しない程度の深さのソース／ドレイン
領域を仮に形成した後、トランジスタ形成領域２２７側
のソース／ドレイン領域に対してのみ形成深さが深くな
るように、再度不純物の追加注入を行うことによっても
実現できる。

【０３００】＜＜実施の形態２０＞＞ ＜第１の態様＞図９５はこの発明の実施の形態２０であ
るＳＯＩ構造の半導体装置の第１の態様の構造を示す断
面図である。同図に示すように、シリコン基板１及び埋
め込み酸化膜２上のＳＯＩ層３にｎ⁺領域２６１，２６
２を選択的に設け、ｎ⁺領域２６１，２６２間にｐ^-領域
２６３及び酸化膜２６４からなる部分分離領域を設けて
いる。そして、ｎ⁺領域２６１，２６２、ｐ^-領域２６３
及び酸化膜２６４からなるフィールドトランジスタを構
成している。なお、フィールドトランジスタは、ＭＯＳ
トランジスタのゲート部（ゲート酸化膜、ゲート電極）
に置き換えて酸化膜を設けた構造を呈している。

【０３０１】このように第１の態様は、ｐ^-領域２６３
及び酸化膜２６４からなる部分分離領域構造を用いてフ
ィールドトランジスタを構成している。フィールドトラ
ンジスタは保護回路用素子等に応用できる。

【０３０２】実施の形態２０のフィールドトランジスタ
のゲート部の構成は部分分離領域と基本的に同じ構成で
あるため、部分分離領域と同時にゲート部を構成するこ
とにより、比較的容易にフィールドトランジスタを形成
することができる。

【０３０３】図９６は回路の入力部におけるフィールド
トランジスタ利用例を示す回路図である。同図に示すよ
うに、フィールドトランジスタＱ３１の一方電極が外部
入力端子Ｐ１に接続され他方電極が接地される。また、
電源，接地間にフィールドトランジスタＱ３３を設けて
いる。なお、他の構成は図６６で示し回路構成と同様で
あるため、説明は省略する。

【０３０４】このように、フィールドトランジスタＱ３
１によって外部入力端子Ｐ１，接地レベル間の保護，フ
ィールドトランジスタＱ３３によって電源，接地レベル
間の寄生ダイオードパスを設けている。

【０３０５】図９７は回路の出力部におけるフィールド
トランジスタ利用例を示す回路図である。同図に示すよ
うに、フィールドトランジスタＱ３２の一方電極が外部
出力端子Ｐ４に接続され他方電極が接地される。また、
電源，接地間にフィールドトランジスタＱ３４を設けて
いる。なお、他の構成は図６７で示し回路構成と同様で
あるため、説明は省略する。

【０３０６】このように、フィールドトランジスタＱ３
２によって外部出力端子Ｐ４，接地レベル間の保護，フ
ィールドトランジスタＱ３４によって電源，接地レベル
間の寄生ダイオードパスを設けている。

【０３０７】なお、フィールドトランジスタは図９５に
示すようにＮＭＯＳ類似構造が放電能力が高いため望ま
しいが、ＰＭＯＳ類似構造を用いても良い。この場合、
フィールドトランジスタＱ３１，Ｑ３２の代わりに、電
源と外部入力端子Ｐ１との間にフィールドトランジスタ
を設ける必要がある。

【０３０８】＜第２の態様＞図９８はこの発明の実施の
形態２０であるＳＯＩ構造の半導体装置の第２の態様の
構造を示す断面図である。同図に示すように、ｎ⁺領域
２６１，２６２の周囲を完全酸化膜２６５によって完全
分離している。他の構成は図９５で示した第１の態様と
同様であるため、説明を省略する。

【０３０９】第２の態様は、フィールドトランジスタ全
体を完全酸化膜２６５で囲っているため、雑音遮断など
において大きな効果が期待できる。また、フィールドト
ランジスタを保護回路として用いる際、他の構成素子へ
の電流の寄生パスを確実に防ぐことができる。

【０３１０】＜第３の態様＞図９９はこの発明の実施の
形態２０であるＳＯＩ構造の半導体装置の第３の態様の
構成を示す平面図である。複数のｎ⁺領域２６１，２６
２を交互に配置し、各ｎ⁺領域２６１，２６２間を酸化
膜２６４及びｐ^-領域２６３によって部分分離し、周囲
全体を完全酸化膜２６５によって完全分離している。

【０３１１】複数のｎ⁺領域２６１は共通に接続端子Ｐ
１１に接続され、複数のｎ⁺領域２６２は共通に接続端
子Ｐ１２に接続される。このように、櫛形構造で配置さ
れた複数のｎ⁺領域２６１及び２６２を電気的に並列に
接続することにより、放電能力を高めることができる。

【０３１２】＜その他＞なお、フィールドトランジスタ
のソース／ドレイン領域（ｎ⁺領域２６１，２６２）を
埋め込み酸化膜２を到達させることなく、空乏層が埋め
込み酸化膜２に到達するレベルの深さに形成しても良
い。

【０３１３】＜＜補足＞＞ソース／ドレイン領域を埋め
込み酸化膜に到達させるために、通常の手法として不純
物の注入深さを十分深くしてソース／ドレイン領域を形
成したり、不純物ピークが浅い不純物注入の後に不純物
ピークが深い不純物注入を行うようにしても良い。

【０３１４】しかしながら、上記した方法では、図８５
に示す実施の形態１４の第１の態様のようにソース／ド
レイン領域の浅い部分に不純物濃度のピークをもたせ、
かつＳＯＩ層３を貫通する深さで不純物分布をもたせる
ことができない。

【０３１５】そこで、注入角度を０度近傍に注入エネル
ギーを十分小さくして不純物のイオン注入を行う等の方
法を適用することにより、不純物ピークは図１００のＬ
１で示すようにＳＯＩ層３の比較的浅い位置に設定する
とともに、チャネリング現象によるテールプロファイル
によって、図１００のＬ２で示す不純物分布のように、
不純物がＳＯＩ層３を貫通して埋め込み酸化膜２に到達
するように分布させることができる。

【０３１６】

【発明の効果】以上説明したように、この発明における
請求項１記載の半導体装置において、素子分離領域のう
ち少なくとも１つの領域は、上層部に設けられた部分絶
縁領域と下層部に存在するＳＯＩ層の一部である半導体
領域とから構成される部分分離領域を含み、半導体領域
は複数の素子形成領域の少なくとも１つの領域及びボデ
ィー領域と接して形成されるため、部分絶縁領域により
複数の素子形成領域を絶縁分離するともに、上記少なく
とも１つの素子形成領域を上記半導体領域及び上記ボデ
ィー領域によって電位固定することができる。

【０３１７】その結果、上記少なくとも１つの素子形成
領域の基板浮遊効果を低減したＳＯＩ構造の半導体装置
を得ることができる。

【０３１８】請求項２記載の半導体装置において、複数
の第１の素子形成領域はそれぞれ部分分離領域によって
素子分離され、複数の第２の素子形成領域はそれぞれ部
分分離領域によって素子分離され、複数の第１の素子形
成領域と複数の第２の素子形成領域とはＳＯＩ層を貫通
した完全分離領域によって素子分離されるため、異なる
素子間の素子形成領域を完全に絶縁分離するとともに、
同一の素子内の素子形成領域の基板浮遊効果を低減する
ことができる。

【０３１９】請求項３記載の半導体装置において、第１
の回路用の複数の素子形成領域はＳＯＩ層を貫通した完
全分離領域によって素子分離され、第２の回路用の複数
の素子形成領域は部分分離領域によって素子分離され
る。

【０３２０】したがって、基板浮遊効果の影響を重視す
る回路は第２の回路とし、基板浮遊効果を重視しない回
路は第１の回路として扱うことにより、形成する回路の
性質に基づいた適切な絶縁分離を行うことができる。

【０３２１】請求項４記載の半導体装置において、第１
の部分ＳＯＩ層の膜厚は第２の部分ＳＯＩ層の膜厚より
も薄く形成され、複数の第１の回路用の素子形成領域は
第１の部分ＳＯＩ層に形成され、複数の第２の素子形成
領域は第２の回路用の部分ＳＯＩ層に形成される。

【０３２２】したがって、第１及び第２の部分ＳＯＩ層
の膜厚の違いを利用して、第１の部分ＳＯＩ層を貫通し
た完全分離用トレンチと第２の部分ＳＯＩ層を貫通しな
い部分分離用トレンチを、第１及び第２の部分ＳＯＩ層
に対して同時に形成することができるため、製造工程の
簡略化を図ることができる。

【０３２３】請求項５記載の半導体装置において、所定
の回路用素子形成領域と他の回路用素子形成領域とはＳ
ＯＩ層を貫通した完全分離領域によって素子分離される
ため、上記他の回路は所定の回路からの影響を完全に遮
断することができる。

【０３２４】請求項６記載の半導体装置において、部分
分離領域によって素子分離された素子形成領域に形成さ
れる素子の活性領域のＳＯＩ層表面から形成深さは、部
分分離領域の形成深さより浅く形成されるため、部分分
離領域による分離特性の劣化を最小限に抑えることがで
きる。

【０３２５】請求項７記載の半導体装置において、半導
体領域はポリシリコン領域を含むため、半導体領域を精
度良く形成することができる。

【０３２６】請求項８記載の半導体装置において、部分
絶縁領域は低誘電率膜を含むため、部分絶縁領域の容量
値に基づく不具合を最小限に抑えることができる。

【０３２７】請求項９記載の半導体装置において、部分
絶縁領域は少なくとも側面に設けられた部分絶縁膜とそ
れ以外の領域に設けられた低誘電率膜とを含むため、部
分絶縁領域の側面方向に形成される素子の影響を部分絶
縁膜によって効果的に抑制しながら、部分絶縁領域の容
量値に基づく不具合を抑えることができる。

【０３２８】請求項１０記載の半導体装置における複数
の素子分離領域の少なくとも１つの領域は所定の形成幅
で前記半導体基板の表面に対しほぼ垂直に延びて形成さ
れるため、集積度を損ねることなく素子分離が行える。

【０３２９】この発明に係る請求項１１記載の半導体装
置のボディー領域は、複数の素子形成領域のうち、少な
くとも１つの素子形成領域の表面あるいは裏面に接する
ように形成されるため、上記少なくとも１つの素子形成
領域を上記ボディー領域によって電位固定することがで
きる。

【０３３０】請求項１２記載の半導体装置において、ボ
ディー領域は、ＳＯＩ層下の埋め込み絶縁層の上層部に
形成されるため、素子分離領域による素子分離特性に与
える悪影響を最小限に抑えることができる。

【０３３１】請求項１３記載の半導体装置において、ボ
ディー領域は、埋め込み絶縁層を貫通して形成されるた
め、半導体基板側から上記少なくとも１つの素子形成領
域を上記ボディー領域を介して電位固定することができ
る。

【０３３２】請求項１４記載の半導体装置において、ボ
ディー領域は、少なくとも１つの素子形成領域の上方に
設けられ、少なくとも１つの素子形成領域の表面に接す
るため、比較的簡単に形成することができる。

【０３３３】請求項１５記載の半導体装置は、素子分離
領域のうち少なくとも一部の領域は、ＳＯＩ層を貫通し
た完全絶縁領域と部分分離領域とが連続して形成される
複合分離領域を含んでおり、複数の素子形成領域のうち
複合分離領域によって分離される素子形成領域間は、複
合分離領域の完全絶縁領域によって完全に絶縁分離する
ことができる。

【０３３４】請求項１６記載の半導体装置の部分分離領
域の上面は凹凸なく均一に形成されるため、ＭＯＳトラ
ンジスタのゲート電極等の所定の素子の構成要素を形成
する際のパターニングが容易になるという効果を奏す
る。

【０３３５】請求項１７記載の半導体装置の複合分離領
域の半導体領域の膜厚は、ＳＯＩ層の膜厚の１／２以下
に設定されるため、複合分離領域によって十分高度な分
離特性を得ることができる。

【０３３６】請求項１８記載の半導体装置の複合分離領
域において完全絶縁領域の形成幅は複合分離領域全体の
形成幅の１／２以下に設定されるため、複合分離領域を
構成する部分分離領域の半導体領域の面積を十分確保で
き、この半導体領域に接した素子形成領域の電位固定を
安定性良く行うことができる。

【０３３７】請求項１９記載の半導体装置の完全分離領
域は少なくとも入出力ＮＭＯＳトランジスタ形成領域と
入出力ＰＭＯＳトランジスタ形成領域との境界近傍領域
に形成されるため、ラッチアップ現象を効果的に抑制す
ることができる。

【０３３８】請求項２０記載の半導体装置の完全分離領
域は、入出力用トランジスタ形成領域と内部回路形成領
域との間の境界近傍領域にさらに形成されるため、ノイ
ズ影響を受けやすい入出力用トランジスタ形成領域の影
響を内部回路形成領域から完全に遮断することができ
る。

【０３３９】請求項２１記載の半導体装置の完全絶縁領
域はＮＭＯＳトランジスタ形成領域と入出力ＰＭＯＳト
ランジスタ形成領域との境界近傍のＰＭＯＳトランジス
タ形成領域内である完全分離領域域形成箇所にのみ形成
され、部分分離領域はＮＭＯＳトランジスタ形成領域の
周辺領域、及び完全分離領域形成箇所を除くＮＭＯＳト
ランジスタ形成領域の周辺領域に形成されるため、ＮＭ
ＯＳトランジスタの基板電位の固定を不足なく行い、Ｎ
ＭＯＳトランジスタ形成領域，ＰＭＯＳトランジスタ形
成領域間の境界を面積効率よく完全分離することができ
る。

【０３４０】請求項２２記載の半導体装置の部分分離領
域はＭＯＳトランジスタ領域のゲート電極の少なくとも
一端近傍の部分分離領域形成箇所に形成され、完全絶縁
領域は、部分分離領域形成箇所を除くＭＯＳトランジス
タ形成領域の周辺領域に形成されるため、ＭＯＳトラン
ジスタのゲート電極下方のチャネル形成領域の電位固定
を効果的に行いながら、完全分離領域によってＭＯＳト
ランジスタ形成領域を周囲からほぼ完全に分離すること
ができる。

【０３４１】請求項２３記載の半導体装置のボディー領
域は、周辺部分分離領域の周囲を囲って形成される第２
の導電型の周辺ボディー領域を含むため、周辺ボディー
領域を電位固定することによりトランジスタ形成領域を
周囲から効果的に分離することができる。

【０３４２】請求項２４記載の半導体装置のソース隣接
ボディー領域はＭＯＳトランジスタ形成領域のソース領
域に隣接して形成され、電位設定領域によってソース領
域と共通接続されるため、ソース領域に隣接してソース
隣接ボディー領域を形成できる分、集積度の向上を図る
ことができる。

【０３４３】請求項２５記載の半導体装置の部分分離領
域の半導体領域を構成する第１及び第２の部分半導体領
域の不純物濃度を異なって設定することにより、部分分
離領域による分離特性、基板浮遊効果の低減化等に適し
た半導体領域を得ることができる。

【０３４４】請求項２６記載の半導体装置の比較的不純
物濃度が高い第１の部分半導体領域は複数の素子形成領
域のうち分離対象の素子形成領域に隣接する周辺領域を
含むため、部分分離領域による分離によるパンチスルー
耐性の向上を図ることができる。

【０３４５】請求項２７記載の半導体装置の比較的不純
物濃度が高い第１の部分半導体領域はＭＯＳトランジス
タ形成領域のゲート電極近傍領域を含み、比較的不純物
濃度が低い第２の部分半導体領域はＭＯＳトランジスタ
形成領域のドレイン／ソース近傍領域を含むため、ＰＮ
接合容量の低下とパンチスルー耐性の向上を図ることが
できる。

【０３４６】請求項２８記載の半導体装置の部分分離領
域における半導体領域の不純物濃度のピークが、ＭＯＳ
トランジスタ形成領域のドレイン／ソース領域の不純物
濃度のピークより、ＳＯＩ層の表面からの深さが深くな
るように設定されるため、ドレイン／ソース領域と半導
体領域との間のＰＮ接合耐圧を高めることができる。

【０３４７】請求項２９記載の半導体装置のＭＯＳトラ
ンジスタ形成領域のチャネル形成領域の不純物濃度のピ
ークが、部分分離領域における半導体領域の不純物濃度
のピークより、ＳＯＩ層の表面からの深さが深くなるよ
うに設定されるため、ＭＯＳトランジスタの閾値電圧が
所望の値より大きくならないようにできる。

【０３４８】請求項３０記載の半導体装置において、完
全絶縁領域に隣接して形成される第１の部分半導体領域
の不純物濃度をそれ以外の半導体領域である第２の部分
半導体領域の不純物濃度よりも高く設定したため、ＳＯ
Ｉ層にかかるストレス等により発生する不具合を抑制す
ることができる。

【０３４９】請求項３１記載の半導体装置は、部分分離
領域の表面における角部の曲率半径より底面における角
部の曲率半径を大きくすることにより、分離幅の縮小を
図りながらＳＯＩ層にかかるストレス緩和を図ってい
る。

【０３５０】請求項３２記載の半導体装置は、複合分離
領域において、部分絶縁領域の底面における角部より絶
縁分離領域と部分絶縁領域との間に生じる段差部の曲率
半径を小さくすることにより、分離幅の縮小を図りなが
らＳＯＩ層にかかるストレス緩和を図っている。

【０３５１】請求項３３記載の半導体装置において、完
全分離領域はインダクタンス形成領域の下方に形成され
るため、インダクタンス成分に付随する寄生容量の低減
化を図ることができる。

【０３５２】請求項３４記載の半導体装置のボディー領
域はＭＯＳトランジスタ形成領域に形成されるＭＯＳト
ランジスタのゲート電極に電気的に接続されるゲート接
続ボディー領域を含み、部分分離領域はＭＯＳトランジ
スタ形成領域の周囲を囲って形成されるため、ゲート電
極とゲート接続ボディー領域とを同一電位に設定するＤ
Ｔ−ＭＯＳトランジスタの性能向上を図ることができ
る。

【０３５３】請求項３５記載の半導体装置の素子の活性
領域の形成深さはビルトイン状態時に素子の活性領域か
ら伸びる空乏層が埋め込み絶縁層に到達しないレベルに
設定されるため、部分分離領域の半導体領域と活性領域
との間の接合容量の低減化を図ることができる。

【０３５４】請求項３６記載の半導体装置のフィールド
トランジスタは、第１及び第２の活性領域間に形成さ
れ、上層部に設けられたフィールドトランジスタ用部分
絶縁領域と下層部に存在するＳＯＩ層の一部であるフィ
ールドトランジスタ用半導体領域とから構成されるゲー
ト部により構成される。

【０３５５】ゲート部の構成は部分分離領域と基本的に
同じ構成であるため、部分分離領域と同時にゲート部を
構成することにより、比較的容易にフィールドトランジ
スタを形成することができる。

【０３５６】請求項３７記載の半導体装置の周辺素子分
離領域は、上層部に設けられた部分絶縁領域と下層部に
存在するＳＯＩ層の一部である半導体領域とから構成さ
れる部分分離領域を含み、上記部分分離領域の半導体領
域は複数の素子形成領域の少なくとも１つの領域と接し
て形成されるとともにフローティング状態に設定される
ため、部分絶縁領域により素子形成領域を周囲から分離
するともに、上記少なくとも１つの領域内で衝突電離に
より発生するキャリアや宇宙線によって発生する電荷等
を上記半導体領域に分散させることができるため、電位
上昇を抑え、ソフトエラー耐性の向上させることができ
る。

【０３５７】この発明に係る請求項３８記載の半導体装
置の製造方法によって形成される半導体装置において、
複数の素子形成領域のうち、少なくとも１つのトレンチ
内の絶縁膜とその下方のＳＯＩ層とによって素子分され
る素子形成領域に対し、基板浮遊効果を抑えた素子分離
がなされる。

【０３５８】請求項３９記載の半導体装置の製造方法に
よって形成される複数の素子形成領域は、第１のトレン
チ内の絶縁膜とその下方のＳＯＩ層とによって基板浮遊
効果を抑えた素子分離がなされるとともに、ＳＯＩ層を
貫通した第２のトレンチ内の絶縁膜によって完全な素子
分離がなされる。

【０３５９】請求項４０記載の半導体装置の製造方法
は、第１及び第２のトレンチ間の形成幅の違いを利用し
て、側壁体をマスクとして第２のトレンチの中心部下の
ＳＯＩ層を貫通させることにより、レジストを用いるこ
となく部分分離領域と完全分離領域とを選択的に形成す
ることができる。

【０３６０】請求項４１記載の半導体装置の製造方法
は、複数のトレンチの下方のＳＯＩ層に不純物を導入し
て高濃度領域を形成することにより、高濃度領域を介し
て高濃度領域に接する素子形成領域を安定性良く電位固
定することができる。

【０３６１】この発明に係る請求項４２記載の半導体装
置の製造方法は、シリコン層とエピタキシャル成長層と
によりＳＯＩ層を構成するため、結晶性の良いＳＯＩ層
を形成することができる。

【０３６２】この発明に係る請求項４３記載の半導体装
置の製造方法は、第１のトレンチ内の絶縁膜と第１のト
レンチ内に残存したポリシリコン層とにより部分分離領
域を形成している。したがって、素子形成領域と電気的
に接続するポリシリコン層の膜厚を制御性良く形成する
ことができる。

【０３６３】この発明に係る請求項４４記載の半導体装
置の製造方法は、埋め込み絶縁層に形成された穴部をポ
リシリコン層で埋め、少なくとも１つの素子形成領域と
電気的接続関係を有するボディー領域を形成している。

【０３６４】したがって、ボディー領域は、ＳＯＩ層下
の埋め込み絶縁層に形成されるため、素子分離領域によ
る絶縁分離に与える悪影響を最小限に抑えることができ
る。

【０３６５】請求項４５記載の半導体装置の製造方法
は、少なくとも１つの素子形成領域の端部裏面からエピ
タキシャル成長させたエピタキシャル成長層とポリシリ
コン層とからなるボディー領域を形成している。

【０３６６】したがって、エピタキシャル成長層を介し
ている分、上記少なくとも１つの素子形成領域に形成さ
れる素子とポリシリコン層との距離を十分とることがで
き、良好な電気的特性を得ることができる。

【０３６７】請求項４６記載の半導体装置の製造方法の
ステップ(d)は、ＳＯＩ層の上層部に濃度分布のピーク
が存在し、かつチャネリング現象が生じるように所定の
導電型の不純物を導入して所定の素子の活性領域を形成
するステップを含むため、ＳＯＩ層の上層部に不純物濃
度のピークを存在させながら、チャネリング現象により
埋め込み絶縁膜の表面にかけて不純物が分布する所定の
素子の活性領域を得ることができる。

【０３６８】この発明における請求項４７記載の半導体
装置の製造方法は、ステップ(b)，(c)を行うことによ
り、複合分離領域用の複合トレンチと部分分離領域用の
非貫通トレンチとを同時に形成することができる。

【０３６９】請求項４８記載の半導体装置の設計方法は
ステップ(c)で、過去データにおけるウェル領域の外周
近傍領域に、ＳＯＩ層を貫通する完全絶縁領域からなる
完全分離領域を設定するため、過去データを有効に活用
して第１及び第２のＭＯＳトランジスタの形成領域間を
効果的に分離する完全分離領域を設定することができ
る。

【図面の簡単な説明】

【図１】 この発明の実施の形態１であるＳＯＩ構造の
半導体装置の第１の態様を示す断面図である。

【図２】 実施の形態１の第１の態様を示す断面図であ
る。

【図３】 実施の形態１の第１の態様の平面図である。

【図４】 実施の形態１の第２の態様の構造を示す断面
図である。

【図５】 実施の形態２の第１の態様を示す断面図であ
る。

【図６】 実施の形態２の第２の態様を示す断面図であ
る。

【図７】 実施の形態２の第３の態様を示す断面図であ
る。

【図８】 実施の形態２における素子分離工程（その
１）を示す断面図である。

【図９】 実施の形態２における素子分離工程（その
１）を示す断面図である。

【図１０】 実施の形態２における素子分離工程（その
１）を示す断面図である。

【図１１】 実施の形態２における素子分離工程（その
１）を示す断面図である。

【図１２】 高濃度ウェル領域形成工程を示す断面図で
ある。

【図１３】 高濃度ウェル領域形成工程を示す断面図で
ある。

【図１４】 実施の形態２における素子分離工程（その
２）を示す断面図である。

【図１５】 実施の形態２における素子分離工程（その
２）を示す断面図である。

【図１６】 実施の形態２における素子分離工程（その
２）を示す断面図である。

【図１７】 実施の形態２における素子分離工程（その
２）を示す断面図である。

【図１８】 実施の形態２における素子分離工程（その
２）を示す断面図である。

【図１９】 実施の形態２における素子分離工程（その
３）を示す断面図である。

【図２０】 実施の形態２における素子分離工程（その
３）を示す断面図である。

【図２１】 実施の形態２における素子分離工程（その
３）を示す断面図である。

【図２２】 実施の形態２における素子分離工程（その
３）を示す断面図である。

【図２３】 実施の形態２における素子分離工程（その
４）を示す断面図である。

【図２４】 実施の形態２における素子分離工程（その
４）を示す断面図である。

【図２５】 実施の形態２における素子分離工程（その
４）を示す断面図である。

【図２６】 実施の形態２における素子分離工程（その
４）を示す断面図である。

【図２７】 実施の形態２における素子分離工程（その
４）を示す断面図である。

【図２８】 実施の形態３の第１の態様を示す断面図で
ある。

【図２９】 実施の形態３の第２の態様を示す断面図で
ある。

【図３０】 実施の形態４のＳＯＩ構造を示す断面図で
ある。

【図３１】 実施の形態４のＳＯＩ構造を示す断面図で
ある。

【図３２】 実施の形態４の他のＳＯＩ構造を示す断面
図である。

【図３３】 実施の形態４における素子分離工程を示す
断面図である。

【図３４】 実施の形態４における素子分離工程を示す
断面図である。

【図３５】 実施の形態４における素子分離工程を示す
断面図である。

【図３６】 実施の形態４における素子分離工程を示す
断面図である。

【図３７】 実施の形態４における素子分離工程を示す
断面図である。

【図３８】 実施の形態５の第１の態様を示す断面図で
ある。

【図３９】 実施の形態５の第２の態様を示す断面図で
ある。

【図４０】 実施の形態５の第３の態様を示す断面図で
ある。

【図４１】 実施の形態６の第１の態様を示す断面図で
ある。

【図４２】 実施の形態６の第２の態様を示す断面図で
ある。

【図４３】 実施の形態６における接続領域形成工程
（その１）を示す断面図である。

【図４４】 実施の形態６における接続領域形成工程
（その１）を示す断面図である。

【図４５】 実施の形態６における接続領域形成工程
（その１）を示す断面図である。

【図４６】 実施の形態６における接続領域形成工程
（その２）を示す断面図である。

【図４７】 実施の形態６における接続領域形成工程
（その２）を示す断面図である。

【図４８】 実施の形態６における接続領域形成工程
（その２）を示す断面図である。

【図４９】 実施の形態６における接続領域形成工程
（その３）を示す断面図である。

【図５０】 実施の形態６における接続領域形成工程
（その３）を示す断面図である。

【図５１】 実施の形態６における接続領域形成工程
（その３）を示す断面図である。

【図５２】 実施の形態６の第３の態様を示す断面図で
ある。

【図５３】 実施の形態６の第４の態様を示す断面図で
ある。

【図５４】 実施の形態６の第５の態様を示す断面図で
ある。

【図５５】 実施の形態２の第４の態様を示す断面図で
ある。

【図５６】 実施の形態２の第５の態様を示す断面図で
ある。

【図５７】 実施の形態２の第６の態様を示す断面図で
ある。

【図５８】 実施の形態２における素子分離工程（その
５）を示す断面図である。

【図５９】 実施の形態２における素子分離工程（その
５）を示す断面図である。

【図６０】 実施の形態２における素子分離工程（その
５）を示す断面図である。

【図６１】 実施の形態２における素子分離工程（その
５）を示す断面図である。

【図６２】 実施の形態２における素子分離工程（その
５）を示す断面図である。

【図６３】 実施の形態７による完全分離領域の設定方
法を示す説明図である。

【図６４】 ラッチアップ現象説明用の説明図である。

【図６５】 実施の形態８の第１の態様を示す断面図で
ある。

【図６６】 入力回路の一例を示す回路図である。

【図６７】 出力回路の一例を示す回路図である。

【図６８】 実施の形態８の第２の態様を示す断面図で
ある。

【図６９】 実施の形態８の第３の態様を示す平面図で
ある。

【図７０】 実施の形態９の第１の態様を示す平面図で
ある。

【図７１】 図７０のＡ−Ａ断面を示す断面図である。

【図７２】 実施の形態９の第２の態様を示す平面図で
ある。

【図７３】 図７２のＢ−Ｂ断面を示す断面図である。

【図７４】 実施の形態１０の第１の態様を示す平面図
である。

【図７５】 実施の形態１０の第２の態様を示す平面図
である。

【図７６】 実施の形態１１の第１の態様を示す平面図
である。

【図７７】 実施の形態１１の第２の態様を示す平面図
である。

【図７８】 実施の形態１２の第１の態様を示す平面図
である。

【図７９】 図７８のＣ−Ｃ断面を示す断面図である。

【図８０】 実施の形態１２の第２の態様を示す平面図
である。

【図８１】 図８０のＣ−Ｃ断面を示す断面図である。

【図８２】 実施の形態１２の第３の態様を示す平面図
である。

【図８３】 実施の形態１３を示す断面図である。

【図８４】 実施の形態１４の第１の態様の特徴を示す
説明図である。

【図８５】 実施の形態１４の第２の態様の特徴を示す
説明図である。

【図８６】 実施の形態１５の第１の態様を示す断面図
である。

【図８７】 実施の形態１５の第２の態様を示す平面図
である。

【図８８】 実施の形態１６の第１の態様を示す断面図
である。

【図８９】 実施の形態１６の第２の態様を示す断面図
である。

【図９０】 実施の形態１７の第１の態様を示す断面図
である。

【図９１】 実施の形態１７の回路構成を示す回路図で
ある。

【図９２】 実施の形態１７の第２の態様を示す断面図
である。

【図９３】 実施の形態１８のＤＴ−ＭＯＳを示す平面
図である。

【図９４】 実施の形態１９を示す断面図である。

【図９５】 実施の形態２０の第１の態様を示す断面図
である。

【図９６】 実施の形態２０のフィールドトランジスタ
の入力回路への利用例を示す回路図である。

【図９７】 実施の形態２０のフィールドトランジスタ
の出力回路への利用例を示す回路図である。

【図９８】 実施の形態２０の第２の態様を示す断面図
である。

【図９９】 実施の形態２０の第３の態様を示す平面図
である。

【図１００】 ドレイン／ソース領域の不純物分布を示
す説明図である。

【図１０１】 図７４のＥ−Ｅ断面を示す断面図であ
る。

【図１０２】 従来のＳＯＩ構造の半導体装置を示す断
面図である。

【符号の説明】

１ シリコン基板、２ 埋め込み酸化膜、３ ＳＯＩ
層、３Ａ，３Ｂ 部分ＳＯＩ層、４ 層間絶縁膜、５，
５ｓ，５ｔ，２４５，２５５ ドレイン領域、６，６
ｓ，６ｔ，２４６，２５６ ソース領域、７ チャネル
形成領域、８ ゲート酸化膜、９ ゲート電極、１０，
２０，１４６，１４７，１５６，１６４ ボディー領
域、１１ ウェル領域（ｐ型）、１２，２８ ウェル領
域（ｎ型）、３１ 部分酸化膜、３２ 完全酸化膜、３
３，２１０〜２１２，２１８ 酸化膜、４４，４４Ａ，
４４Ｂ 部分トレンチ、４８ 完全トレンチ、６１，６
２ ポリシリコン領域、７５〜７７ 低誘電率膜、７
８，７９ シリコン酸化膜、８０，８６〜８９ 接続領
域、１０４ ｎウェル領域、１０５，１１０，１１４，
１１５，１２０ 完全分離領域、１０７，１１７，１２
７，１３７，１４８ 部分分離領域、１４９ フローテ
ィング部分分離領域、１５０ フローティングｐ⁺ボデ
ィー領域、１８２，２２４ ウェル領域、１９９ スパ
イラルインダクタ、２００ 高抵抗シリコン基板、２２
３ 高抵抗領域、Ｑ２１，Ｑ２２ アナログ回路用トラ
ンジスタ。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 一法師 隆志 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 (72)発明者 岩松 俊明 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 (72)発明者 前田 茂伸 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 (72)発明者 平野 有一 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 (72)発明者 松本 拓治 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 (72)発明者 宮本 昭一 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 Ｆターム(参考） 5F032 AA01 AA07 AA34 AA44 AA77 BA03 BA06 CA17 CA20 CA21 DA01 DA12 DA22 DA33 DA43 DA44 DA77 5F048 AA00 AA03 AB03 AB06 AB07 AB10 AC04 AC10 BA09 BB03 BB15 BC11 BC16 BG01 BG07 BG14 CC01 CC15 CC19 5F110 AA15 AA21 BB04 CC02 DD05 DD13 DD24 FF02 GG02 GG12 GG24 HK05 HL03 HM02 NN02 NN13 QQ30

Claims (48)

【特許請求の範囲】
1. 【請求項１】 半導体基板、埋め込み絶縁層及びＳＯＩ
   層３からなるＳＯＩ構造の半導体装置であって、 前記ＳＯＩ層に設けられ、各々に所定の素子が形成され
   る複数の素子形成領域と、 前記ＳＯＩ層に設けられ、前記複数の素子形成領域間を
   絶縁素子分離する素子分離領域と、 前記ＳＯＩ層に設けられ、外部から電位固定可能なボデ
   ィー領域とを備え、 前記素子分離領域のうち少なくとも一部の領域は、上層
   部に設けられた部分絶縁領域と下層部に存在する前記Ｓ
   ＯＩ層の一部である半導体領域とから構成される部分分
   離領域を含み、前記半導体領域は、前記複数の前記素子
   形成領域のうちの少なくとも１つの素子形成領域及び前
   記ボディー領域と接して形成されることを特徴とする、
   半導体装置。
2. 【請求項２】 前記複数の素子形成領域は、第１の素子
   用の複数の第１の素子形成領域と第２の素子用の複数の
   第２の素子形成領域とを含み、前記素子分離領域は前記
   ＳＯＩ層を貫通した完全絶縁領域を含む完全分離領域を
   さら含み、前記部分分離領域は第１及び第２の部分分離
   領域を含み、 前記複数の第１の素子形成領域はそれぞれ前記第１の部
   分分離領域によって素子分離され、前記複数の第２の素
   子形成領域はそれぞれ前記第２の部分分離領域によって
   素子分離され、前記複数の第１の素子形成領域と前記複
   数の第２の素子形成領域とは前記完全分離領域によって
   素子分離される、請求項１記載の半導体装置。
3. 【請求項３】 前記複数の素子形成領域は、第１の回路
   用の複数の素子形成領域と第２の回路用の複数の素子形
   成領域とを含み、 前記第１の回路用の複数の素子形成領域は前記ＳＯＩ層
   を貫通した完全分離領域によって素子分離され、前記第
   ２の回路用の複数の素子形成領域は前記部分分離領域に
   よって素子分離される、請求項１記載の半導体装置。
4. 【請求項４】 前記ＳＯＩ層は第１及び第２の部分ＳＯ
   Ｉ層を含み、前記第１の部分ＳＯＩ層の膜厚は前記第２
   の部分ＳＯＩ層の膜厚よりも薄く形成され、 前記複数の第１の素子形成領域は前記第１の部分ＳＯＩ
   層に形成され、前記複数の第２の素子形成領域は前記第
   ２の部分ＳＯＩ層に形成される、請求項３記載の半導体
   装置。
5. 【請求項５】 前記複数の素子形成領域は、所定の回路
   用素子形成領域と該所定の回路以外の他の回路用素子形
   成領域とを含み、 前記所定の回路用素子形成領域と前記他の回路用素子形
   成領域とは前記ＳＯＩ層を貫通した完全分離領域によっ
   て素子分離される、請求項１記載の半導体装置。
6. 【請求項６】 前記複数の素子形成領域のうち、前記部
   分分離領域によって素子分離された素子形成領域に形成
   される素子の活性領域の前記ＳＯＩ層表面から形成深さ
   は、前記部分分離領域の形成深さより浅い請求項１ない
   し請求項５のうちいずれか１項に記載の半導体装置。
7. 【請求項７】 前記半導体領域はポリシリコン領域を含
   む、請求項１ないし請求項５のうちいずれか１項に記載
   の半導体装置。
8. 【請求項８】 前記部分絶縁領域は誘電率が前記埋め込
   み絶縁層より低い低誘電率膜を含む、請求項１ないし請
   求項５のうちいずれか１項に記載の半導体装置。
9. 【請求項９】 前記部分絶縁領域は少なくとも側面に設
   けられた部分絶縁膜とそれ以外の領域に設けられ、誘電
   率が前記部分絶縁膜より低い低誘電率膜とを含む、請求
   項１ないし請求項５のうちいずれか１項に記載の半導体
   装置。
10. 【請求項１０】 前記素子分離領域は複数の素子分離領
    域を含み、前記複数の素子分離領域の少なくとも１つの
    領域は所定の形成幅で前記半導体基板の表面に対しほぼ
    垂直に延びて形成される、請求項１ないし請求項９のう
    ちいずれか１項に記載の半導体装置。
11. 【請求項１１】 半導体基板、埋め込み絶縁層及びＳＯ
    Ｉ層からなるＳＯＩ構造の半導体装置であって、 前記ＳＯＩ層に設けられ、各々に所定の素子が形成され
    る複数の素子形成領域と、 前記ＳＯＩ層に設けられ、前記複数の素子形成領域間を
    絶縁素子分離する素子分離領域と、 外部から電位固定可能なボディー領域とを備え、 前記ボディー領域は、前記複数の素子形成領域のうち、
    少なくとも１つの素子形成領域の表面あるいは裏面に接
    するように形成される、半導体装置。
12. 【請求項１２】 前記ボディー領域は、前記埋め込み絶
    縁層の上層部に形成され、前記少なくとも１つの素子形
    成領域の裏面に接することを特徴とする、請求項１１記
    載の半導体装置。
13. 【請求項１３】 前記ボディー領域は、前記埋め込み絶
    縁層を貫通して形成され、前記少なくとも１つの素子形
    成領域の裏面に接することを特徴とする、請求項１１記
    載の半導体装置。
14. 【請求項１４】 前記ボディー領域は、前記少なくとも
    １つの素子形成領域の上方に設けられ、前記少なくとも
    １つの素子形成領域の表面に接することを特徴とする、
    請求項１１記載の半導体装置。
15. 【請求項１５】 前記素子分離領域のうち少なくとも一
    部の領域は、前記ＳＯＩ層を貫通した完全絶縁領域と前
    記部分分離領域とが連続して形成される複合分離領域を
    含む、請求項１記載の半導体装置。
16. 【請求項１６】 前記部分分離領域の上面は凹凸なく均
    一に形成される、請求項１５記載の半導体装置。
17. 【請求項１７】 前記複合分離領域の前記半導体領域の
    膜厚は、前記ＳＯＩ層の膜厚の１／２以下に設定され
    る、請求項１５記載の半導体装置。
18. 【請求項１８】 前記複合分離領域において前記完全絶
    縁領域の形成幅は前記複合分離領域全体の形成幅の１／
    ２以下に設定される、請求項１５記載の半導体装置。
19. 【請求項１９】 前記素子分離領域は前記ＳＯＩ層を貫
    通した完全絶縁領域を有する完全分離領域を含み、 前記複数の素子形成領域は互いに隣接して形成される入
    出力ＮＭＯＳトランジスタ形成領域及び入出力ＰＭＯＳ
    トランジスタ形成領域を含み、 前記完全分離領域は少なくとも前記入出力ＮＭＯＳトラ
    ンジスタ形成領域と前記入出力ＰＭＯＳトランジスタ形
    成領域との境界近傍領域に形成される、請求項１記載の
    半導体装置。
20. 【請求項２０】 前記素子形成領域は入出力ＮＭＯＳト
    ランジスタ形成領域あるいは入出力ＰＭＯＳトランジス
    タ形成領域と隣接して形成される内部回路形成領域をさ
    らに含み、 前記完全分離領域は、前記入出力ＮＭＯＳトランジスタ
    形成領域及び前記入出力ＰＭＯＳトランジスタ形成領域
    のうち前記内部回路形成領域と隣接配置された領域と前
    記内部回路形成領域との境界近傍領域にさらに形成され
    る、請求項１９記載の半導体装置。
21. 【請求項２１】 前記素子分離領域は前記ＳＯＩ層を貫
    通した完全絶縁領域を含む完全分離領域を含み、 前記複数の素子形成領域は互いに隣接して形成されるＮ
    ＭＯＳトランジスタ形成領域及びＰＭＯＳトランジスタ
    形成領域を含み、 前記完全分離領域は、前記ＮＭＯＳトランジスタ形成領
    域と前記入出力ＰＭＯＳトランジスタ形成領域との境界
    近傍の前記ＰＭＯＳトランジスタ形成領域内である完全
    分離領域域形成箇所に形成され、 前記部分分離領域は前記ＮＭＯＳトランジスタ形成領域
    の周辺領域、及び前記完全分離領域形成箇所を除く前記
    ＮＭＯＳトランジスタ形成領域の周辺領域に形成され
    る、請求項１記載の半導体装置。
22. 【請求項２２】 前記素子分離領域は前記ＳＯＩ層を貫
    通した完全絶縁領域を含む完全分離領域を含み、 前記複数の素子形成領域はＭＯＳトランジスタ形成領域
    を含み、 前記部分分離領域は前記ＭＯＳトランジスタ領域のゲー
    ト電極の少なくとも一端近傍の部分分離領域形成箇所に
    形成され、 前記完全絶縁領域は、は前記部分分離領域形成箇所を除
    く前記ＭＯＳトランジスタ形成領域の周辺領域に形成さ
    れる、請求項１記載の半導体装置。
23. 【請求項２３】 前記複数の素子形成領域は第１の導電
    型のトランジスタ形成領域を含み、 前記部分分離領域は前記トランジスタ形成領域の周囲を
    囲って形成される周辺部分分離領域を含み、 前記ボディー領域は、前記周辺部分分離領域の周囲を囲
    って形成される第２の導電型の周辺ボディー領域を含
    む、請求項１記載の半導体装置。
24. 【請求項２４】 前記複数の素子形成領域はＭＯＳトラ
    ンジスタ形成領域を含み、 前記ボディー領域は前記ＭＯＳトランジスタ形成領域の
    ソース領域に隣接して形成されるソース隣接ボディー領
    域を含み、 前記ソース領域及び前記ソース隣接ボディー領域に共通
    接続される電位設定領域をさらに備える、請求項１記載
    の半導体装置。
25. 【請求項２５】 前記部分分離領域における半導体領域
    は第１及び第２の部分半導体領域を含み、 前記第１の部分半導体領域の不純物濃度を前記第２の部
    分半導体領域の不純物濃度よりも高く設定したことを特
    徴とする、請求項１記載の半導体装置。
26. 【請求項２６】 前記第１の部分半導体領域は前記複数
    の素子形成領域のうち分離対象の素子形成領域に隣接し
    て形成される周辺領域を含み、前記第２の部分半導体領
    域は前記周辺領域を除く前記半導体領域である中心領域
    を含む、 請求項２５記載の半導体装置。
27. 【請求項２７】 前記複数の素子形成領域はＭＯＳトラ
    ンジスタ形成領域を含み、 前記部分分離領域は前記ＭＯＳトランジスタ形成領域の
    周囲を囲って形成され、 前記第１の部分半導体領域は前記ＭＯＳトランジスタ形
    成領域のゲート電極近傍領域を含み、前記第２の部分半
    導体領域は前記ＭＯＳトランジスタ形成領域のドレイン
    ／ソース近傍領域を含む、請求項２５記載の半導体装
    置。
28. 【請求項２８】 前記複数の素子形成領域は第１の導電
    型のＭＯＳトランジスタ形成領域を含み、前記部分分離
    領域の前記半導体領域は第２の導電型の領域を含み、 前記部分分離領域における前記半導体領域の不純物濃度
    のピークが、前記ＭＯＳトランジスタ形成領域内で前記
    半導体領域に接して形成されるドレイン／ソース領域の
    不純物濃度のピークより、前記ＳＯＩ層の表面からの深
    さが深くなるように設定される、請求項１記載の半導体
    装置。
29. 【請求項２９】 前記複数の素子形成領域はＭＯＳトラ
    ンジスタ形成領域を含み、 前記ＭＯＳトランジスタ形成領域のチャネル形成領域の
    不純物濃度のピークが、前記部分分離領域における前記
    半導体領域の不純物濃度のピークより、ＳＯＩ層の表面
    からの深さが深くなるように設定される、請求項１記載
    の半導体装置。
30. 【請求項３０】 前記複合分離領域における半導体領域
    は、前記完全絶縁領域に隣接して形成される第１の部分
    半導体領域領域とそれ以外の前記半導体領域である第２
    の部分半導体領域とを含み、 前記第１の部分半導体領域の不純物濃度を前記第２の部
    分半導体領域の不純物濃度よりも高く設定したことを特
    徴とする、請求項１５記載の半導体装置。
31. 【請求項３１】 前記部分分離領域の表面における角部
    の曲率半径より底面における角部の曲率半径を大きくな
    るように設定したことを特徴とする、請求項１記載の半
    導体装置。
32. 【請求項３２】 前記複合分離領域において、前記部分
    絶縁領域の底面における角部の曲率半径より前記絶縁分
    離領域と前記部分絶縁領域との間に生じる段差部の曲率
    半径を小さくしたことを特徴とする、請求項１５記載の
    半導体装置。
33. 【請求項３３】 前記素子分離領域は前記ＳＯＩ層を貫
    通した完全絶縁領域を有する完全分離領域を含み、 前記ＳＯＩ層の上層部のインダクタンス形成領域に形成
    されるインダクタンス成分をさらに備え、 前記完全分離領域は前記インダクタンス形成領域の下方
    に形成される、請求項１記載の半導体装置。
34. 【請求項３４】 前記複数の素子形成領域はＭＯＳトラ
    ンジスタ形成領域を含み、前記ボディー領域は前記ＭＯ
    Ｓトランジスタ形成領域に形成されるＭＯＳトランジス
    タのゲート電極に電気的に接続されるゲート接続ボディ
    ー領域を含み、 前記部分分離領域は前記ＭＯＳトランジスタ形成領域の
    周囲を囲って形成される、請求項１記載の半導体装置。
35. 【請求項３５】 前記半導体領域は第１の導電型の領域
    を含み、前記素子の活性領域は第２の導電型を含み、 前記素子の活性領域の形成深さはビルトイン状態時に前
    記素子の活性領域から伸びる空乏層が前記埋め込み絶縁
    層に到達しないレベルに設定される、請求項６記載の半
    導体装置。
36. 【請求項３６】 前記複数の素子形成領域はフィールド
    トランジスタ形成領域を含み、 前記フィールドトランジスタ形成領域内に形成されるフ
    ィールドトランジスタは、 互いに独立して形成される第１及び第２の活性領域と、 前記第１及び第２の活性領域間に形成され、上層部に設
    けられたフィールドトランジスタ用部分絶縁領域と下層
    部に存在する前記ＳＯＩ層の一部であるフィールドトラ
    ンジスタ用半導体領域とから構成されるゲート部とを含
    む、請求項１記載の半導体装置。
37. 【請求項３７】 半導体基板、埋め込み絶縁層及びＳＯ
    Ｉ層からなるＳＯＩ構造の半導体装置であって、 前記ＳＯＩ層に設けられ、所定の素子が形成される素子
    形成領域と、 前記ＳＯＩ層に設けられ、前記素子形成領域の周囲を囲
    って形成される周辺素子分離領域とを備え、前記周辺素
    子分離領域は、上層部に設けられた部分絶縁領域と下層
    部に存在する前記ＳＯＩ層の一部である半導体領域とか
    ら構成される部分分離領域を含み、 前記半導体領域は少なくとも１つの前記素子形成領域に
    接して形成されるとともに、フローティング状態に設定
    される、半導体装置。
38. 【請求項３８】 (a)半導体基板、埋め込み絶縁層及び
    ＳＯＩ層からなるＳＯＩ構造のＳＯＩ基板を準備するス
    テップと、 (b)前記ＳＯＩ層を選択的に表面から貫通させることな
    く除去して、複数のトレンチを形成するステップとを備
    え、前記複数のトレンチ間の前記ＳＯＩ層の領域が複数
    の素子形成領域となり、 (c)前記複数のトレンチそれぞれに絶縁膜を埋めるステ
    ップとをさらに備え、前記複数のトレンチのうち少なく
    とも１つのトレンチ内の絶縁膜と前記少なくとも１つの
    トレンチ下の前記ＳＯＩ層とにより部分分離領域が構成
    され、 (d)前記複数の素子形成領域それぞれに所定の素子を形
    成するステップをさらに備える、半導体装置の製造方
    法。
39. 【請求項３９】 前記複数のトレンチは第１及び第２の
    トレンチを含み、前記少なくとも１つのトレンチは前記
    第１のトレンチを含み、 前記ステップ(b)の後、ステップ(c)の前に、 (e)前記第１及び第２のトレンチのうち、前記第２のト
    レンチの底部から前記ＳＯＩ層をさらに除去して、前記
    ＳＯＩ層を貫通させるステップをさらに備え、 前記ステップ(c)によって、前記第１のトレンチ内の絶
    縁膜と前記第１のトレンチ下の前記ＳＯＩ層とにより前
    記部分分離領域が構成され、前記ＳＯＩ層を貫通した前
    記第２のトレンチ内の絶縁膜により完全分離領域が構成
    される、請求項３８記載の半導体装置の製造方法。
40. 【請求項４０】 前記第２のトレンチの形成幅は前記第
    １のトレンチの形成幅より広く、 前記ステップ(b)は、 (b-1)前記第１のトレンチの底面は塞がり、第２のトレ
    ンチの底面の中心部は露出する程度に、前記第１及び第
    ２のトレンチそれぞれの側面に側壁体を形成するステッ
    プと、 (b-2)前記側壁体をマスクとして前記第２のトレンチの
    中心部下の前記ＳＯＩ層を貫通させるステップと、を備
    える、請求項３９記載の半導体装置の製造方法。
41. 【請求項４１】 前記ステップ(b)の後、 (f)前記複数のトレンチの下方の前記ＳＯＩ層に不純物
    を導入して高濃度領域を形成するステップをさらに備え
    る、請求項３９あるいは請求項４０記載の半導体装置の
    製造方法。
42. 【請求項４２】 (a)半導体基板、埋め込み絶縁層及び
    シリコン層からなるＳＯＩ構造のＳＯＩ基板を準備する
    ステップと、 (b)前記シリコン層を選択的に除去し貫通させ貫通部を
    設けるステップと、 (c)前記シリコン層の前記貫通部に前記シリコン層の表
    面から突出するように第１の絶縁膜を埋め込むととも
    に、前記シリコン層上に第２の絶縁膜を選択的に形成す
    るステップと、 (d)前記第２の絶縁膜が形成されていない前記シリコン
    層の表面から上方にかけてエピタキシャル成長させてエ
    ピタキシャル成長層を形成するステップとを備え、前記
    シリコン層と前記エピタキシャル成長層とによりＳＯＩ
    層が構成され、前記第２絶縁膜とその下方の前記シリコ
    ン層とにより部分分離領域が構成され、前記第１の絶縁
    膜により完全分離領域が構成され、 (e)前記部分分離領域あるいは前記完全分離領域によっ
    て素子分離される複数の素子形成領域それぞれに所定の
    素子を形成するステップをさらに備える、半導体装置の
    製造方法。
43. 【請求項４３】 (a)半導体基板、埋め込み絶縁層及び
    ＳＯＩ層からなるＳＯＩ構造のＳＯＩ基板を準備するス
    テップと、 (b)前記ＳＯＩ層を選択的に除去して、各々が前記ＳＯ
    Ｉ層を貫通した第１及び第２のトレンチからなる複数の
    トレンチを形成するステップとを備え、前記複数のトレ
    ンチ間の前記ＳＯＩ層の領域が複数の素子形成領域とな
    り、 (c)前記第１及び第２のトレンチのうち、前記第１のト
    レンチ内の底面及び側面上にポリシリコン層を選択的に
    堆積するステップと、 (d)前記第１及び第２のトレンチに絶縁膜を埋めるステ
    ップと、 (e)前記第１のトレンチ内の前記ポリシリコン層を、前
    記第１のトレンチの開口部から底面の方向に部分的に酸
    化させるステップとをさらに備え、前記第１のトレンチ
    内の絶縁膜と前記第１のトレンチ内に酸化されずに残存
    した前記ポリシリコン層とにより部分分離領域が構成さ
    れ、前記第２のトレンチ内の絶縁膜により完全分離領域
    が構成され、 (f)前記複数の素子形成領域それぞれに所定の素子を形
    成するステップをさらに備える、半導体装置の製造方
    法。
44. 【請求項４４】 (a)半導体基板、埋め込み絶縁層及び
    ＳＯＩ層からなるＳＯＩ構造のＳＯＩ基板を準備するス
    テップと、 (b)前記ＳＯＩ層を選択的に除去して複数の素子形成領
    域を形成するステップと、 (c)前記複数の素子形成領域をマスクしながら、前記埋
    め込み絶縁層に対して等方性エッチングを施し、前記複
    数の素子形成領域のうちの少なくとも１つの素子形成領
    域の端部裏面を露出させつつ、前記埋め込み絶縁層の上
    層部を除去し穴部を形成するステップと、 (d)前記穴部をポリシリコン層で埋め、前記ポリシリコ
    ン層を含み、前記少なくとも１つの素子形成領域の端部
    底面に電気的接続関係を有するボディー領域を形成する
    ステップと、 (e)前記ＳＯＩ層内で前記複数の素子形成領域を絶縁分
    離するステップと、 (f)前記ボディー領域を外部から電位固定可能にすると
    ともに、前記複数の素子形成領域それぞれに所定の素子
    を形成するステップとをさらに備える、半導体装置の製
    造方法。
45. 【請求項４５】 前記ステップ(d)は、 (d-1)前記少なくとも１つの素子形成領域の端部裏面か
    らエピタキシャル成長させて、前記穴部にエピタキシャ
    ル成長層を形成するステップと、 (d-2)前記エピタキシャル成長層に接するように、前記
    穴部を前記ポリシリコン層で埋め、前記エピタキシャル
    成長層と前記ポリシリコン層とからなる前記ボディー領
    域を形成するステップと、を備える請求項４４記載の半
    導体装置の製造方法。
46. 【請求項４６】 前記ステップ(d)は、 (d-1)前記ＳＯＩ層の上層部に不純物濃度分布のピーク
    が存在し、かつチャネリング現象が生じるように所定の
    導電型の不純物を導入して前記所定の素子の活性領域を
    形成するステップを含む、請求項３８記載の半導体装置
    の製造方法。
47. 【請求項４７】 (a)半導体基板、埋め込み絶縁層及び
    ＳＯＩ層からなるＳＯＩ構造のＳＯＩ基板を準備するス
    テップと、 (b)前記ＳＯＩ層を選択的に表面から貫通させて少なく
    とも１つの第１のトレンチを形成するステップと、 (c)前記ＳＯＩ層を選択的に表面から貫通させることな
    く複数の第２のトレンチを形成するステップとを備え、
    前記複数の第２のトレンチ間の前記ＳＯＩ層の領域が複
    数の素子形成領域となり、前記複数の第２のトレンチは
    複合トレンチと非貫通トレンチとを含み、前記複合トレ
    ンチは前記少なくとも１つの第１のトレンチを含んで前
    記少なくとも１つの第１のトレンチの形成幅より広く形
    成されることにより、前記第１のトレンチ形成部である
    貫通部と前記第１のトレンチ形成部以外の非貫通部とか
    らなり、前記非貫通トレンチは前記少なくとも１つの第
    １のトレンチを含まずに非貫通部のみで形成され、 (d)前記複合トレンチ及び非貫通トレンチそれぞれに絶
    縁膜を埋めるステップとをさらに備え、前記複合トレン
    チの前記非貫通部の絶縁膜及び前記非貫通部下の前記Ｓ
    ＯＩ層よりなる部分分離部と前記貫通部の絶縁膜よりな
    る完全分離部とから複合分離領域が構成され、前記非貫
    通トレンチ内の絶縁膜とその下方の前記ＳＯＩ層とによ
    り部分分離領域が構成され、 (e)前記複数の素子形成領域それぞれに所定の素子を形
    成するステップをさらに備える、半導体装置の製造方
    法。
48. 【請求項４８】 半導体基板、埋め込み絶縁層及びＳＯ
    Ｉ層からなり、前記ＳＯＩ層にＣＭＯＳデバイスが形成
    される半導体装置の設計方法であって、 (a)ウェル領域内形成される第１の導電型の第１のＭＯ
    Ｓトランジスタと前記ウェル領域外に形成される第２の
    導電型の第２のＭＯＳトランジスタとからなるＣＭＯＳ
    デバイスの過去データを得るステップと、 (b)前記過去データに基づき第１及び第２のＭＯＳトラ
    ンジスタの形成領域を設定するステップと、 (c)前記過去データにおける前記ウェル領域の外周近傍
    領域に、前記ＳＯＩ層を貫通する完全絶縁領域からなる
    完全分離領域を設定するステップと、を備える半導体装
    置の設計方法。