JPH09261031A - 半導体集積回路の出力バッファ回路 - Google Patents
半導体集積回路の出力バッファ回路Info
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- JPH09261031A JPH09261031A JP8064040A JP6404096A JPH09261031A JP H09261031 A JPH09261031 A JP H09261031A JP 8064040 A JP8064040 A JP 8064040A JP 6404096 A JP6404096 A JP 6404096A JP H09261031 A JPH09261031 A JP H09261031A
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- 101100508768 Arabidopsis thaliana IMPA3 gene Proteins 0.000 description 2
- 230000003111 delayed effect Effects 0.000 description 2
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- 230000000694 effects Effects 0.000 description 1
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- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
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- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0008—Arrangements for reducing power consumption
- H03K19/0013—Arrangements for reducing power consumption in field effect transistor circuits
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- H03K19/017—Modifications for accelerating switching in field-effect transistor circuits
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Abstract
(57)【要約】
【課題】 出力信号がＬからＨに遷移するときのアクセ
スを高速化する。 【解決手段】 ＮＡＮＤゲート３、４は並列接続した２
つのＰＭＯＳのドレインと直列接続した２つのＮＭＯＳ
のドレインを接続し、端部のＮＭＯＳのソースをイネー
ブル入力端子ｅｉ１とする。入力信号Ｄｉが‘Ｈ’から
‘Ｌ’に遷移すると（入力信号ＤｉＢは‘Ｌ’から
‘Ｈ’に遷移し、出力イネーブル信号ＤＯＥは‘Ｈ’で
ある）、ノード（ｎ）は‘Ｈ’から‘Ｌ’に遷移し、Ｎ
ＡＮＤゲート４の出力は‘Ｌ’から‘Ｈ’に遷移し、ノ
ード（ｈ）は‘Ｈ’から‘Ｌ’に遷移し、これにより出
力ＮＭＯＳ７がＯＦＦする。またＮＡＮＤゲート３にお
いては、ノード（ｍ）が‘Ｈ’に遷移し、ノード（ｎ）
が‘Ｌ’に遷移してイネーブル入力端子ｅｉ１が‘Ｌ’
となるので、その出力が‘Ｈ’から‘Ｌ’に遷移し、こ
れにより出力ＰＭＯＳ６がＯＮする。
スを高速化する。 【解決手段】 ＮＡＮＤゲート３、４は並列接続した２
つのＰＭＯＳのドレインと直列接続した２つのＮＭＯＳ
のドレインを接続し、端部のＮＭＯＳのソースをイネー
ブル入力端子ｅｉ１とする。入力信号Ｄｉが‘Ｈ’から
‘Ｌ’に遷移すると（入力信号ＤｉＢは‘Ｌ’から
‘Ｈ’に遷移し、出力イネーブル信号ＤＯＥは‘Ｈ’で
ある）、ノード（ｎ）は‘Ｈ’から‘Ｌ’に遷移し、Ｎ
ＡＮＤゲート４の出力は‘Ｌ’から‘Ｈ’に遷移し、ノ
ード（ｈ）は‘Ｈ’から‘Ｌ’に遷移し、これにより出
力ＮＭＯＳ７がＯＦＦする。またＮＡＮＤゲート３にお
いては、ノード（ｍ）が‘Ｈ’に遷移し、ノード（ｎ）
が‘Ｌ’に遷移してイネーブル入力端子ｅｉ１が‘Ｌ’
となるので、その出力が‘Ｈ’から‘Ｌ’に遷移し、こ
れにより出力ＰＭＯＳ６がＯＮする。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路、
特にシンクロナスＤＲＡＭにおける出力バッファ回路に
関するものである。
特にシンクロナスＤＲＡＭにおける出力バッファ回路に
関するものである。
【０００２】
【従来の技術】１００［ＭＨｚ］程度の高速クロックに
同期して動作するシンクロナスＤＲＡＭには、数ビット
のデータ（バーストデータ）を連続して出力するバース
ト出力モードがあるため、出力バッファ回路のアクセス
（入力信号を出力するまでの動作）をできるだけ速くし
ている。このため出力バッファ回路の出力部での貫通電
流が問題視され、この貫通電流の低減のために出力バッ
ファ回路に３入力ＮＡＮＤを設け、出力部を構成する出
力ＰＭＯＳと出力ＮＭＯＳのスイッチングタイミングを
ずらしている。
同期して動作するシンクロナスＤＲＡＭには、数ビット
のデータ（バーストデータ）を連続して出力するバース
ト出力モードがあるため、出力バッファ回路のアクセス
（入力信号を出力するまでの動作）をできるだけ速くし
ている。このため出力バッファ回路の出力部での貫通電
流が問題視され、この貫通電流の低減のために出力バッ
ファ回路に３入力ＮＡＮＤを設け、出力部を構成する出
力ＰＭＯＳと出力ＮＭＯＳのスイッチングタイミングを
ずらしている。
【０００３】図１０はシンクロナスＤＲＡＭ等における
従来の出力バッファ回路を示す回路図である。図１０に
示す出力バッファ回路は、入力信号ＤｉおよびＤｉＢが
それぞれ入力されるインバータ１０１および１０１と、
３入力のＮＡＮＤゲート１０３および１０４と、２つの
インバータを縦続接続したドライバ１０５と、インバー
タによるドライバ１０６と、出力ＰＭＯＳ１０７と出力
ＮＭＯＳ１０８による出力部と、出力パッド１０９を有
する。
従来の出力バッファ回路を示す回路図である。図１０に
示す出力バッファ回路は、入力信号ＤｉおよびＤｉＢが
それぞれ入力されるインバータ１０１および１０１と、
３入力のＮＡＮＤゲート１０３および１０４と、２つの
インバータを縦続接続したドライバ１０５と、インバー
タによるドライバ１０６と、出力ＰＭＯＳ１０７と出力
ＮＭＯＳ１０８による出力部と、出力パッド１０９を有
する。
【０００４】ＮＡＮＤゲート１０３には、出力イネーブ
ル信号ＤＯＥと入力データ信号Ｄｉの反転信号とＮＡＮ
Ｄゲート１０４の出力信号が入力され、またＮＡＮＤゲ
ート１０４には、出力イネーブル信号ＤＯＥと入力デー
タ信号ＤｉＢの反転信号とＮＡＮＤゲート１０１の出力
信号が入力される。
ル信号ＤＯＥと入力データ信号Ｄｉの反転信号とＮＡＮ
Ｄゲート１０４の出力信号が入力され、またＮＡＮＤゲ
ート１０４には、出力イネーブル信号ＤＯＥと入力デー
タ信号ＤｉＢの反転信号とＮＡＮＤゲート１０１の出力
信号が入力される。
【０００５】図１１は図１０に示す出力バッファ回路の
動作を示すタイミングチャートである。まず入力信号Ｄ
ｉが‘Ｈ’から‘Ｌ’に遷移する場合について説明す
る。このとき入力信号ＤｉＢは‘Ｌ’から‘Ｈ’に遷移
する（ＤｉＢはリセットされる）。出力イネーブル信号
ＤＯＥは‘Ｈ’である。入力データ信号ＤｉおよびＤｉ
Ｂがそれぞれ‘Ｈ’から‘Ｌ’、‘Ｌ’から‘Ｈ’に遷
移すると、ノード（ｃ）は‘Ｌ’から‘Ｈ’に遷移し、
これにより出力ＮＭＯＳ７がＯＦＦする。またノード
（ｃ）が‘Ｈ’に確定すると、ＮＡＮＤ１０４の出力を
モニタリングしているＮＡＮＤ１０３の３入力が全て
‘Ｈ’となり、ノード（ａ）は‘Ｈ’から‘Ｌ’に遷移
し、ノード（ｂ）は‘Ｈ’から‘Ｌ’に遷移し、これに
より出力ＮＭＯＳ６がＯＮする。従って出力信号Ｄｏは
‘Ｌ’から‘Ｈ’に遷移する。このとき、ＮＡＮＤ１０
３によるＮＡＮＤ１０４の出力のモニタリングにより、
出力ＮＭＯＳ７がＯＦＦしてから出力ＰＭＯＳ６がＯＮ
するので、貫通電流を抑えることができる。
動作を示すタイミングチャートである。まず入力信号Ｄ
ｉが‘Ｈ’から‘Ｌ’に遷移する場合について説明す
る。このとき入力信号ＤｉＢは‘Ｌ’から‘Ｈ’に遷移
する（ＤｉＢはリセットされる）。出力イネーブル信号
ＤＯＥは‘Ｈ’である。入力データ信号ＤｉおよびＤｉ
Ｂがそれぞれ‘Ｈ’から‘Ｌ’、‘Ｌ’から‘Ｈ’に遷
移すると、ノード（ｃ）は‘Ｌ’から‘Ｈ’に遷移し、
これにより出力ＮＭＯＳ７がＯＦＦする。またノード
（ｃ）が‘Ｈ’に確定すると、ＮＡＮＤ１０４の出力を
モニタリングしているＮＡＮＤ１０３の３入力が全て
‘Ｈ’となり、ノード（ａ）は‘Ｈ’から‘Ｌ’に遷移
し、ノード（ｂ）は‘Ｈ’から‘Ｌ’に遷移し、これに
より出力ＮＭＯＳ６がＯＮする。従って出力信号Ｄｏは
‘Ｌ’から‘Ｈ’に遷移する。このとき、ＮＡＮＤ１０
３によるＮＡＮＤ１０４の出力のモニタリングにより、
出力ＮＭＯＳ７がＯＦＦしてから出力ＰＭＯＳ６がＯＮ
するので、貫通電流を抑えることができる。
【０００６】次に入力信号Ｄｉが‘Ｌ’から‘Ｈ’に遷
移する場合（Ｄｉがリセットされる場合）について説明
する（このとき入力信号ＤｉＢは‘Ｈ’から‘Ｌ’に遷
移する）。出力イネーブル信号ＤＯＥは‘Ｈ’である。
入力データ信号ＤｉおよびＤｉＢがそれぞれ‘Ｌ’から
‘Ｈ’、‘Ｈ’から‘Ｌ’に遷移すると、ノード（ａ）
は‘Ｌ’から‘Ｈ’に遷移し、これにより出力ＰＭＯＳ
６がＯＦＦする。またノード（ａ）が‘Ｈ’に確定する
と、ＮＡＮＤ１０３の出力をモニタリングしているＮＡ
ＮＤ１０４の３入力が全て‘Ｈ’となり、ノード（ｃ）
は‘Ｈ’から‘Ｌ’に遷移し、ノード（ｄ）は‘Ｌ’か
ら‘Ｈ’に遷移し、これにより出力ＮＭＯＳ６がＯＮす
る。従って出力信号Ｄｏは‘Ｈ’から‘Ｌ’に遷移す
る。このとき、ＮＡＮＤ１０４によるＮＡＮＤゲート１
０３の出力のモニタリングにより、出力ＰＭＯＳ６がＯ
ＦＦしてから出力ＮＭＯＳ７がＯＮするので、貫通電流
を抑えることができる。
移する場合（Ｄｉがリセットされる場合）について説明
する（このとき入力信号ＤｉＢは‘Ｈ’から‘Ｌ’に遷
移する）。出力イネーブル信号ＤＯＥは‘Ｈ’である。
入力データ信号ＤｉおよびＤｉＢがそれぞれ‘Ｌ’から
‘Ｈ’、‘Ｈ’から‘Ｌ’に遷移すると、ノード（ａ）
は‘Ｌ’から‘Ｈ’に遷移し、これにより出力ＰＭＯＳ
６がＯＦＦする。またノード（ａ）が‘Ｈ’に確定する
と、ＮＡＮＤ１０３の出力をモニタリングしているＮＡ
ＮＤ１０４の３入力が全て‘Ｈ’となり、ノード（ｃ）
は‘Ｈ’から‘Ｌ’に遷移し、ノード（ｄ）は‘Ｌ’か
ら‘Ｈ’に遷移し、これにより出力ＮＭＯＳ６がＯＮす
る。従って出力信号Ｄｏは‘Ｈ’から‘Ｌ’に遷移す
る。このとき、ＮＡＮＤ１０４によるＮＡＮＤゲート１
０３の出力のモニタリングにより、出力ＰＭＯＳ６がＯ
ＦＦしてから出力ＮＭＯＳ７がＯＮするので、貫通電流
を抑えることができる。
【０００７】このように図１０に示す出力バッファ回路
は、Ｄｉ、ＤｉＢがリセットされたことをモニタリング
して出力ＭＯＳを駆動することにより、貫通電流を抑え
ている。
は、Ｄｉ、ＤｉＢがリセットされたことをモニタリング
して出力ＭＯＳを駆動することにより、貫通電流を抑え
ている。
【０００８】
【発明が解決しようとする課題】しかしながら上記従来
の出力バッファ回路においては、ドライバー回路１０５
で遅延が生じるので、出力信号が‘Ｌ’から‘Ｈ’に遷
移するときのアクセスが遅いという問題があった。また
出力ＰＭＯＳがＯＮするときに生ずる電源ノイズを低減
することも課題となっている。
の出力バッファ回路においては、ドライバー回路１０５
で遅延が生じるので、出力信号が‘Ｌ’から‘Ｈ’に遷
移するときのアクセスが遅いという問題があった。また
出力ＰＭＯＳがＯＮするときに生ずる電源ノイズを低減
することも課題となっている。
【０００９】本発明は、このような従来の課題を解決す
るものであり、出力信号が‘Ｌ’から‘Ｈ’に遷移する
ときの出力バッファ回路のアクセスを高速化することを
目的とする。また出力ＰＭＯＳがＯＮするときの電源ノ
イズを低減することを目的とする。
るものであり、出力信号が‘Ｌ’から‘Ｈ’に遷移する
ときの出力バッファ回路のアクセスを高速化することを
目的とする。また出力ＰＭＯＳがＯＮするときの電源ノ
イズを低減することを目的とする。
【００１０】
【課題を解決するための手段】上記目的を達成するため
本発明の請求項１に記載の出力バッファ回路は、第１の
入力信号が入力される第１のインバータと、第２の入力
信号が入力される第２のインバータと、第１および第２
の入力端子とイネーブル入力端子を有し、第１の入力端
子を第１のインバータの出力端子に接続し、第２の入力
端子に出力イネーブル信号が入力され、イネーブル入力
端子を第２のインバータの出力端子に接続した第１のＮ
ＡＮＤゲートと、第１および第２の入力端子とイネーブ
ル入力端子を有し、第１の入力端子を第２のインバータ
の出力端子に接続し、第２の入力端子に出力イネーブル
信号が入力され、イネーブル入力端子を第１のインバー
タの出力端子に接続した第２のＮＡＮＤゲートと、入力
端子を第２のＮＡＮＤゲートの出力端子に接続した第３
のインバータと、ゲートを第１のＮＡＮＤゲートの出力
端子に接続し、ソースを電源に接続した出力ＰＭＯＳ
と、ゲートを第３のインバータの出力端子に接続し、ド
レインを前記出力ＰＭＯＳのドレインに接続し、ソース
を接地した出力ＮＭＯＳを有し、前記出力ＰＭＯＳと出
力ＮＭＯＳのドレイン接続点を出力端子とし、前記第１
および第２のＮＡＮＤゲートは、ゲートを前記第１の入
力端子とし、ソースを電源に接続し、ドレインをソース
入力型ＮＡＮＤゲートの出力端子とする第１のＰＭＯＳ
と、ゲートを前記第２の入力端子とし、ソースを電源に
接続し、ドレインを第１のＰＭＯＳのドレインに接続し
た第２のＰＭＯＳと、ゲートを第１のＰＭＯＳのゲート
に接続し、ソースを前記イネーブル入力端子とした第１
のＮＭＯＳと、ゲートを第２のＰＭＯＳのゲートに接続
し、ソースを第１のＮＭＯＳのドレインに接続し、ドレ
インを第１のＰＭＯＳのドレインに接続した第２のＮＭ
ＯＳを有することを特徴とするものである。
本発明の請求項１に記載の出力バッファ回路は、第１の
入力信号が入力される第１のインバータと、第２の入力
信号が入力される第２のインバータと、第１および第２
の入力端子とイネーブル入力端子を有し、第１の入力端
子を第１のインバータの出力端子に接続し、第２の入力
端子に出力イネーブル信号が入力され、イネーブル入力
端子を第２のインバータの出力端子に接続した第１のＮ
ＡＮＤゲートと、第１および第２の入力端子とイネーブ
ル入力端子を有し、第１の入力端子を第２のインバータ
の出力端子に接続し、第２の入力端子に出力イネーブル
信号が入力され、イネーブル入力端子を第１のインバー
タの出力端子に接続した第２のＮＡＮＤゲートと、入力
端子を第２のＮＡＮＤゲートの出力端子に接続した第３
のインバータと、ゲートを第１のＮＡＮＤゲートの出力
端子に接続し、ソースを電源に接続した出力ＰＭＯＳ
と、ゲートを第３のインバータの出力端子に接続し、ド
レインを前記出力ＰＭＯＳのドレインに接続し、ソース
を接地した出力ＮＭＯＳを有し、前記出力ＰＭＯＳと出
力ＮＭＯＳのドレイン接続点を出力端子とし、前記第１
および第２のＮＡＮＤゲートは、ゲートを前記第１の入
力端子とし、ソースを電源に接続し、ドレインをソース
入力型ＮＡＮＤゲートの出力端子とする第１のＰＭＯＳ
と、ゲートを前記第２の入力端子とし、ソースを電源に
接続し、ドレインを第１のＰＭＯＳのドレインに接続し
た第２のＰＭＯＳと、ゲートを第１のＰＭＯＳのゲート
に接続し、ソースを前記イネーブル入力端子とした第１
のＮＭＯＳと、ゲートを第２のＰＭＯＳのゲートに接続
し、ソースを第１のＮＭＯＳのドレインに接続し、ドレ
インを第１のＰＭＯＳのドレインに接続した第２のＮＭ
ＯＳを有することを特徴とするものである。
【００１１】また請求項２に記載の出力バッファ回路
は、第１の入力信号が入力される第１のインバータと、
第２の入力信号が入力される第２のインバータと、第
１、第２、および第３の入力端子を有し、第１の入力端
子を第１のインバータの出力端子に接続し、第２の入力
端子に出力イネーブル信号が入力される第１のＮＡＮＤ
ゲートと、第１、第２、および第３の入力端子を有し、
第１の入力端子を第１のインバータの出力端子に接続
し、第２の入力端子に出力イネーブル信号が入力される
第２のＮＡＮＤゲートと、第１の入力端子を第２のイン
バータの出力端子に接続し、第２の入力端子に出力イネ
ーブル信号が入力され、第３の入力端子を第２のＮＡＮ
Ｄゲートの出力端子に接続し、出力端子を第１および第
２のＮＡＮＤゲートの第３の入力端子に接続した第３の
ＮＡＮＤゲートと、入力端子を第３のＮＡＮＤゲートの
出力端子に接続した第３のインバータと、ゲートを第１
のＮＡＮＤゲートの出力端子に接続し、ソースを電源に
接続した出力ＰＭＯＳと、ゲートを第３のインバータの
出力端子に接続し、ドレインを前記出力ＰＭＯＳのドレ
インに接続し、ソースを接地した出力ＮＭＯＳを有し、
前記出力ＰＭＯＳと出力ＮＭＯＳのドレイン接続点を出
力端子としたことを特徴とするものである。
は、第１の入力信号が入力される第１のインバータと、
第２の入力信号が入力される第２のインバータと、第
１、第２、および第３の入力端子を有し、第１の入力端
子を第１のインバータの出力端子に接続し、第２の入力
端子に出力イネーブル信号が入力される第１のＮＡＮＤ
ゲートと、第１、第２、および第３の入力端子を有し、
第１の入力端子を第１のインバータの出力端子に接続
し、第２の入力端子に出力イネーブル信号が入力される
第２のＮＡＮＤゲートと、第１の入力端子を第２のイン
バータの出力端子に接続し、第２の入力端子に出力イネ
ーブル信号が入力され、第３の入力端子を第２のＮＡＮ
Ｄゲートの出力端子に接続し、出力端子を第１および第
２のＮＡＮＤゲートの第３の入力端子に接続した第３の
ＮＡＮＤゲートと、入力端子を第３のＮＡＮＤゲートの
出力端子に接続した第３のインバータと、ゲートを第１
のＮＡＮＤゲートの出力端子に接続し、ソースを電源に
接続した出力ＰＭＯＳと、ゲートを第３のインバータの
出力端子に接続し、ドレインを前記出力ＰＭＯＳのドレ
インに接続し、ソースを接地した出力ＮＭＯＳを有し、
前記出力ＰＭＯＳと出力ＮＭＯＳのドレイン接続点を出
力端子としたことを特徴とするものである。
【００１２】請求項３に記載の出力バッファ回路は、請
求項１において、前記出力ＰＭＯＳを第１の出力ＰＭＯ
Ｓとし、入力端子を第１のＮＡＮＤゲートの出力端子に
接続した第４のインバータと、入力端子を第４のインバ
ータの出力端子に接続した第５のインバータと、ゲート
を第５のインバータの出力端子に接続し、ソースを電源
に接続し、ドレインを第１の出力ＰＭＯＳのドレインに
接続した第２の出力ＰＭＯＳを設けたことを特徴とする
ものである。
求項１において、前記出力ＰＭＯＳを第１の出力ＰＭＯ
Ｓとし、入力端子を第１のＮＡＮＤゲートの出力端子に
接続した第４のインバータと、入力端子を第４のインバ
ータの出力端子に接続した第５のインバータと、ゲート
を第５のインバータの出力端子に接続し、ソースを電源
に接続し、ドレインを第１の出力ＰＭＯＳのドレインに
接続した第２の出力ＰＭＯＳを設けたことを特徴とする
ものである。
【００１３】請求項４に記載の出力バッファ回路は、請
求項２において、前記出力ＰＭＯＳを第１の出力ＰＭＯ
Ｓとし、入力端子を第２のＮＡＮＤゲートの出力端子に
接続した第４のインバータと、入力端子を第４のインバ
ータの出力端子に接続した第５のインバータと、ゲート
第５のインバータの出力端子に接続し、ソースを電源に
接続し、ドレインを第１の出力ＰＭＯＳのドレインに接
続した第２の出力ＰＭＯＳを設けたことを特徴とするも
のである。
求項２において、前記出力ＰＭＯＳを第１の出力ＰＭＯ
Ｓとし、入力端子を第２のＮＡＮＤゲートの出力端子に
接続した第４のインバータと、入力端子を第４のインバ
ータの出力端子に接続した第５のインバータと、ゲート
第５のインバータの出力端子に接続し、ソースを電源に
接続し、ドレインを第１の出力ＰＭＯＳのドレインに接
続した第２の出力ＰＭＯＳを設けたことを特徴とするも
のである。
【００１４】上記請求項１または３において、第１およ
び第２のＮＡＮＤゲートは第１および第２の入力端子が
‘Ｈ’であり、イネーブル入力端子が‘Ｌ’であるとき
にのみ、‘Ｌ’を出力するものである。汎用の３入力Ｎ
ＡＮＤゲートの素子数が９個であるのに対し、第１およ
び第２のＮＡＮＤゲートの素子数は４個であるため、汎
用の３入力ＮＡＮＤゲートと同等のパターン面積で各素
子のディメンジョンを大きくすることができ、従って汎
用の３入力ＮＡＮＤゲートよりもドライブ能力を大きく
することができる。
び第２のＮＡＮＤゲートは第１および第２の入力端子が
‘Ｈ’であり、イネーブル入力端子が‘Ｌ’であるとき
にのみ、‘Ｌ’を出力するものである。汎用の３入力Ｎ
ＡＮＤゲートの素子数が９個であるのに対し、第１およ
び第２のＮＡＮＤゲートの素子数は４個であるため、汎
用の３入力ＮＡＮＤゲートと同等のパターン面積で各素
子のディメンジョンを大きくすることができ、従って汎
用の３入力ＮＡＮＤゲートよりもドライブ能力を大きく
することができる。
【００１５】また上記請求項２または４において、第１
〜第３のＮＡＮＤゲートは汎用の三入力ＮＡＮＤで良
い。
〜第３のＮＡＮＤゲートは汎用の三入力ＮＡＮＤで良
い。
【００１６】従って上記請求項１に記載の出力バッファ
回路によれば、第１のＮＭＯＳのソースをイネーブル入
力端子とし、同じパターン面積において３入力ＮＡＮＤ
ゲートよりもドライブ能力を大きくすることができる２
入力の第１および第２のＮＡＮＤゲートを用い、第１の
ＮＡＮＤゲートの出力を第２のＮＡＮＤＯゲートのイネ
ーブル入力端子に入力し、第２のＮＡＮＤゲートの出力
を第１のＮＡＮＤＯゲートのイネーブル入力端子に入力
することにより、出力ＭＯＳの貫通電流を従来と同等に
抑えながら、出力ＰＭＯＳを第１のＮＡＮＤゲートによ
り直接ドライブすることができ、論理段数を減らすこと
ができるので、出力信号が‘Ｌ’から‘Ｈ’に遷移する
ときのアクセスを高速化することができる。
回路によれば、第１のＮＭＯＳのソースをイネーブル入
力端子とし、同じパターン面積において３入力ＮＡＮＤ
ゲートよりもドライブ能力を大きくすることができる２
入力の第１および第２のＮＡＮＤゲートを用い、第１の
ＮＡＮＤゲートの出力を第２のＮＡＮＤＯゲートのイネ
ーブル入力端子に入力し、第２のＮＡＮＤゲートの出力
を第１のＮＡＮＤＯゲートのイネーブル入力端子に入力
することにより、出力ＭＯＳの貫通電流を従来と同等に
抑えながら、出力ＰＭＯＳを第１のＮＡＮＤゲートによ
り直接ドライブすることができ、論理段数を減らすこと
ができるので、出力信号が‘Ｌ’から‘Ｈ’に遷移する
ときのアクセスを高速化することができる。
【００１７】また上記請求項２に記載の出力バッファ回
路によれば、第１のＮＡＮＤゲートと同じ動作をする第
２のＮＡＮＤゲートを設け、第１のＮＡＮＤゲートによ
り第３のＮＡＮＤゲートの出力をモニタリングし、第３
のＮＡＮＤゲートにより第２のＮＡＮＤゲートの出力を
モニタリングすることで第１のＮＡＮＤゲートの出力を
間接的にモニタリングすることにより、従来第３のＮＡ
ＮＤゲートをドライブしていた第２のＮＡＮＤゲートの
負荷を低減できるので、出力ＭＯＳの貫通電流を従来と
同等に抑えながら、第１のＮＡＮＤゲートにより出力Ｐ
ＭＯＳを直接ドライブすることができ、論理段数を減ら
すことができるので、出力信号が‘Ｌ’から‘Ｈ’に遷
移するときのアクセスを高速化することができる。
路によれば、第１のＮＡＮＤゲートと同じ動作をする第
２のＮＡＮＤゲートを設け、第１のＮＡＮＤゲートによ
り第３のＮＡＮＤゲートの出力をモニタリングし、第３
のＮＡＮＤゲートにより第２のＮＡＮＤゲートの出力を
モニタリングすることで第１のＮＡＮＤゲートの出力を
間接的にモニタリングすることにより、従来第３のＮＡ
ＮＤゲートをドライブしていた第２のＮＡＮＤゲートの
負荷を低減できるので、出力ＭＯＳの貫通電流を従来と
同等に抑えながら、第１のＮＡＮＤゲートにより出力Ｐ
ＭＯＳを直接ドライブすることができ、論理段数を減ら
すことができるので、出力信号が‘Ｌ’から‘Ｈ’に遷
移するときのアクセスを高速化することができる。
【００１８】上記請求項３または４に記載の出力バッフ
ァ回路によれば、２つの出力ＰＭＯＳによって出力信号
が‘Ｌ’から‘Ｈ’に遷移するときに流れる電流を時間
的に分散させることにより、電源のノイズを低減させる
ことができる。
ァ回路によれば、２つの出力ＰＭＯＳによって出力信号
が‘Ｌ’から‘Ｈ’に遷移するときに流れる電流を時間
的に分散させることにより、電源のノイズを低減させる
ことができる。
【００１９】
第１の実施形態 図１は本発明の第１の実施形態の出力バッファ回路を示
す回路図である。図１に示す出力バッファ回路は、入力
信号Ｄｉが入力されるインバータ１（第１のインバー
タ）と、入力信号ＤｉＢが入力されるインバータ２（第
２のインバータ）と、入力端子ｉｎ１をインバータ１の
出力端子に接続し、入力端子ｉｎ２に出力イネーブル信
号ＤＯＥが入力され、イネーブル入力端子ｅｉ１をイン
バータ２の出力端子に接続したＮＡＮＤゲート３（請求
項１または３における第１のＮＡＮＤゲート）と、入力
端子ｉｎ１をインバータ２の出力端子に接続し、入力端
子ｉｎ２に出力イネーブル信号ＤＯＥが入力され、入力
端子ｅｉ１をインバータ１の出力端子に接続したＮＡＮ
Ｄゲート４（請求項１または３における第２のＮＡＮＤ
ゲート）と、入力端子をＮＡＮＤゲート４の出力端子に
接続したインバータ５（第３のインバータ）と、ゲート
をＮＡＮＤゲート３の出力端子に接続し、ソースを電源
に接続した出力ＰＭＯＳ６と、ゲートをインバータ５の
出力端子に接続し、ドレインを出力ＰＭＯＳ６のドレイ
ンに接続し、ソースを接地した出力ＮＭＯＳ７を有し、
出力ＰＭＯＳ６と出力ＮＭＯＳ７のドレイン接続点を出
力パッド８に接続したものである。
す回路図である。図１に示す出力バッファ回路は、入力
信号Ｄｉが入力されるインバータ１（第１のインバー
タ）と、入力信号ＤｉＢが入力されるインバータ２（第
２のインバータ）と、入力端子ｉｎ１をインバータ１の
出力端子に接続し、入力端子ｉｎ２に出力イネーブル信
号ＤＯＥが入力され、イネーブル入力端子ｅｉ１をイン
バータ２の出力端子に接続したＮＡＮＤゲート３（請求
項１または３における第１のＮＡＮＤゲート）と、入力
端子ｉｎ１をインバータ２の出力端子に接続し、入力端
子ｉｎ２に出力イネーブル信号ＤＯＥが入力され、入力
端子ｅｉ１をインバータ１の出力端子に接続したＮＡＮ
Ｄゲート４（請求項１または３における第２のＮＡＮＤ
ゲート）と、入力端子をＮＡＮＤゲート４の出力端子に
接続したインバータ５（第３のインバータ）と、ゲート
をＮＡＮＤゲート３の出力端子に接続し、ソースを電源
に接続した出力ＰＭＯＳ６と、ゲートをインバータ５の
出力端子に接続し、ドレインを出力ＰＭＯＳ６のドレイ
ンに接続し、ソースを接地した出力ＮＭＯＳ７を有し、
出力ＰＭＯＳ６と出力ＮＭＯＳ７のドレイン接続点を出
力パッド８に接続したものである。
【００２０】図２は上記のＮＡＮＤゲート３および４の
構成を示す図であり、（１）はシンボル図、（２）は回
路図である。図２に示すソース入力型ＮＡＮＤゲート
は、ゲートを入力端子ｉｎ１とし、ソースを電源に接続
し、ドレインを出力端子ｏｕｔ１とするＰＭＯＳ４１
（第１のＰＭＯＳ）と、ゲートを入力端子ｉｎ２とし、
ソースを電源に接続し、ドレインをＰＭＯＳ４１のドレ
インに接続したＰＭＯＳ４２（第２のＰＭＯＳ）と、ゲ
ートをＰＭＯＳ４１のゲートに接続し、ソースをイネー
ブル入力端子ｅｉ１としたＮＭＯＳ４３（第１のＮＭＯ
Ｓ）と、ゲートをＰＭＯＳ４２のゲートに接続し、ソー
スをＮＭＯＳ４３のドレインに接続し、ドレインをＰＭ
ＯＳ４１のドレインに接続したＮＭＯＳ４４（第２のＮ
ＭＯＳ）を有する。すなわち、このＮＡＮＤゲートは、
ＮＭＯＳ４３のソースが開放であることを除いて汎用の
２入力ＮＡＮＤゲートと同じ回路構成であり、入力端子
ｉｎ１およびｉｎ２が‘Ｈ’であり、イネーブル入力端
子ｅｉ１が‘Ｌ’であるときにのみ、‘Ｌ’を出力する
ものである。
構成を示す図であり、（１）はシンボル図、（２）は回
路図である。図２に示すソース入力型ＮＡＮＤゲート
は、ゲートを入力端子ｉｎ１とし、ソースを電源に接続
し、ドレインを出力端子ｏｕｔ１とするＰＭＯＳ４１
（第１のＰＭＯＳ）と、ゲートを入力端子ｉｎ２とし、
ソースを電源に接続し、ドレインをＰＭＯＳ４１のドレ
インに接続したＰＭＯＳ４２（第２のＰＭＯＳ）と、ゲ
ートをＰＭＯＳ４１のゲートに接続し、ソースをイネー
ブル入力端子ｅｉ１としたＮＭＯＳ４３（第１のＮＭＯ
Ｓ）と、ゲートをＰＭＯＳ４２のゲートに接続し、ソー
スをＮＭＯＳ４３のドレインに接続し、ドレインをＰＭ
ＯＳ４１のドレインに接続したＮＭＯＳ４４（第２のＮ
ＭＯＳ）を有する。すなわち、このＮＡＮＤゲートは、
ＮＭＯＳ４３のソースが開放であることを除いて汎用の
２入力ＮＡＮＤゲートと同じ回路構成であり、入力端子
ｉｎ１およびｉｎ２が‘Ｈ’であり、イネーブル入力端
子ｅｉ１が‘Ｌ’であるときにのみ、‘Ｌ’を出力する
ものである。
【００２１】汎用の３入力ＮＡＮＤゲートの素子数が９
個であるのに対し、ＮＡＮＤゲート３および４の素子数
は４個であるため、ＮＡＮＤゲート３および４において
は、汎用の３入力ＮＡＮＤゲートと同等のパターン面積
で各素子のディメンジョンを大きくすることができ、従
って汎用の３入力ＮＡＮＤゲートよりもドライブ能力を
大きくすることができる。
個であるのに対し、ＮＡＮＤゲート３および４の素子数
は４個であるため、ＮＡＮＤゲート３および４において
は、汎用の３入力ＮＡＮＤゲートと同等のパターン面積
で各素子のディメンジョンを大きくすることができ、従
って汎用の３入力ＮＡＮＤゲートよりもドライブ能力を
大きくすることができる。
【００２２】図３は図１に示す出力バッファ回路の動作
を示すタイムチャートであり、出力イネーブル信号ＤＯ
Ｅと、入力信号ＤｉおよびＤｉＢと、内部ノード
（ｅ）、（ｇ）、（ｈ）と、出力データ信号Ｄｏの各波
形を示している。
を示すタイムチャートであり、出力イネーブル信号ＤＯ
Ｅと、入力信号ＤｉおよびＤｉＢと、内部ノード
（ｅ）、（ｇ）、（ｈ）と、出力データ信号Ｄｏの各波
形を示している。
【００２３】まず入力信号Ｄｉが‘Ｈ’から‘Ｌ’に遷
移する場合について説明する（このとき入力信号ＤｉＢ
は‘Ｌ’から‘Ｈ’に遷移する）。出力イネーブル信号
ＤＯＥは‘Ｈ’である。入力データ信号ＤｉおよびＤｉ
Ｂがそれぞれ‘Ｈ’から‘Ｌ’、‘Ｌ’から‘Ｈ’に遷
移すると、ノード（ｍ）は‘Ｌ’から‘Ｈ’に遷移し、
ノード（ｎ）は‘Ｈ’から‘Ｌ’に遷移する。
移する場合について説明する（このとき入力信号ＤｉＢ
は‘Ｌ’から‘Ｈ’に遷移する）。出力イネーブル信号
ＤＯＥは‘Ｈ’である。入力データ信号ＤｉおよびＤｉ
Ｂがそれぞれ‘Ｈ’から‘Ｌ’、‘Ｌ’から‘Ｈ’に遷
移すると、ノード（ｍ）は‘Ｌ’から‘Ｈ’に遷移し、
ノード（ｎ）は‘Ｈ’から‘Ｌ’に遷移する。
【００２４】ノード（ｎ）が‘Ｌ’に確定すると、ＮＡ
ＮＤゲート４のＰＭＯＳ４１がＯＮするので、ノード
（ｇ）は‘Ｌ’から‘Ｈ’に遷移し、ノード（ｈ）は
‘Ｈ’から‘Ｌ’に遷移し、これにより出力ＮＭＯＳ７
がＯＦＦする。またＮＡＮＤゲート３においては、ノー
ド（ｍ）が‘Ｈ’に確定することによりＰＭＯＳ４１が
ＯＦＦし、ノード（ｎ）が‘Ｌ’に確定することにより
イネーブル入力端子ｅｉ１が‘Ｌ’となり、ＮＭＯＳ４
３および１４がＯＮするので、ノード（ｅ）は‘Ｈ’か
ら‘Ｌ’に遷移し、これにより出力ＰＭＯＳ６がＯＮす
る。従って出力信号Ｄｏは‘Ｌ’から‘Ｈ’に遷移す
る。
ＮＤゲート４のＰＭＯＳ４１がＯＮするので、ノード
（ｇ）は‘Ｌ’から‘Ｈ’に遷移し、ノード（ｈ）は
‘Ｈ’から‘Ｌ’に遷移し、これにより出力ＮＭＯＳ７
がＯＦＦする。またＮＡＮＤゲート３においては、ノー
ド（ｍ）が‘Ｈ’に確定することによりＰＭＯＳ４１が
ＯＦＦし、ノード（ｎ）が‘Ｌ’に確定することにより
イネーブル入力端子ｅｉ１が‘Ｌ’となり、ＮＭＯＳ４
３および１４がＯＮするので、ノード（ｅ）は‘Ｈ’か
ら‘Ｌ’に遷移し、これにより出力ＰＭＯＳ６がＯＮす
る。従って出力信号Ｄｏは‘Ｌ’から‘Ｈ’に遷移す
る。
【００２５】このとき、ＮＡＮＤゲート３においては２
つのＮＭＯＳをＯＮさせて‘Ｌ’に遷移するが、これら
は直列接続されているので、ＮＡＮＤ３はＮＡＮＤ４よ
りもスイッチング速度が遅い。このため出力ＮＭＯＳ７
がＯＦＦしてから出力ＰＭＯＳ６がＯＮするので、貫通
電流を抑えることができる。
つのＮＭＯＳをＯＮさせて‘Ｌ’に遷移するが、これら
は直列接続されているので、ＮＡＮＤ３はＮＡＮＤ４よ
りもスイッチング速度が遅い。このため出力ＮＭＯＳ７
がＯＦＦしてから出力ＰＭＯＳ６がＯＮするので、貫通
電流を抑えることができる。
【００２６】次に入力信号Ｄｉが‘Ｌ’から‘Ｈ’に遷
移する場合について説明する（このとき入力信号ＤｉＢ
は‘Ｈ’から‘Ｌ’に遷移する）。出力イネーブル信号
ＤＯＥは‘‘Ｈ’’である。入力データ信号Ｄｉおよび
ＤｉＢがそれぞれ‘Ｌ’から‘Ｈ’、‘Ｈ’から‘Ｌ’
に遷移すると、ノード（ｍ）は‘Ｈ’から‘Ｌ’に遷移
し、ノード（ｎ）は‘Ｌ’から‘Ｈ’に遷移する。
移する場合について説明する（このとき入力信号ＤｉＢ
は‘Ｈ’から‘Ｌ’に遷移する）。出力イネーブル信号
ＤＯＥは‘‘Ｈ’’である。入力データ信号Ｄｉおよび
ＤｉＢがそれぞれ‘Ｌ’から‘Ｈ’、‘Ｈ’から‘Ｌ’
に遷移すると、ノード（ｍ）は‘Ｈ’から‘Ｌ’に遷移
し、ノード（ｎ）は‘Ｌ’から‘Ｈ’に遷移する。
【００２７】ノード（ｍ）が‘Ｌ’に確定すると、ＮＡ
ＮＤゲート３のＰＭＯＳ４１がＯＮするので、ノード
（ｅ）は‘Ｈ’から‘Ｌ’に遷移し、これにより出力Ｐ
ＭＯＳ６がＯＦＦする。またＮＡＮＤゲート４において
は、ノード（ｎ）が‘Ｈ’に確定することによりＰＭＯ
Ｓ４１がＯＦＦし、ノード（ｍ）が‘Ｌ’に確定するこ
とによりイネーブル入力端子ｅｉ１が‘Ｌ’となり、Ｎ
ＭＯＳ４３および１４がＯＮするので、ノード（ｇ）は
‘Ｈ’から‘Ｌ’に遷移し、ノード（ｈ）は‘Ｌ’から
‘Ｈ’に遷移し、これにより出力ＮＭＯＳ７がＯＮす
る。従って出力信号Ｄｏは‘Ｈ’から‘Ｌ’に遷移す
る。
ＮＤゲート３のＰＭＯＳ４１がＯＮするので、ノード
（ｅ）は‘Ｈ’から‘Ｌ’に遷移し、これにより出力Ｐ
ＭＯＳ６がＯＦＦする。またＮＡＮＤゲート４において
は、ノード（ｎ）が‘Ｈ’に確定することによりＰＭＯ
Ｓ４１がＯＦＦし、ノード（ｍ）が‘Ｌ’に確定するこ
とによりイネーブル入力端子ｅｉ１が‘Ｌ’となり、Ｎ
ＭＯＳ４３および１４がＯＮするので、ノード（ｇ）は
‘Ｈ’から‘Ｌ’に遷移し、ノード（ｈ）は‘Ｌ’から
‘Ｈ’に遷移し、これにより出力ＮＭＯＳ７がＯＮす
る。従って出力信号Ｄｏは‘Ｈ’から‘Ｌ’に遷移す
る。
【００２８】このとき、ＮＡＮＤゲート４においては直
列接続された２つのＮＭＯＳにより‘Ｌ’に遷移するの
で、ＮＡＮＤ４よりもスイッチング速度が遅い。このた
め出力ＮＭＯＳ７がＯＦＦしてから出力ＰＭＯＳ６がＯ
Ｎするので、貫通電流を抑えることができる。
列接続された２つのＮＭＯＳにより‘Ｌ’に遷移するの
で、ＮＡＮＤ４よりもスイッチング速度が遅い。このた
め出力ＮＭＯＳ７がＯＦＦしてから出力ＰＭＯＳ６がＯ
Ｎするので、貫通電流を抑えることができる。
【００２９】このとき、ＮＡＮＤゲート４においては２
つのＮＭＯＳをＯＮさせて‘Ｌ’に遷移するが、これら
は直列接続されているので、ＮＡＮＤ４はＮＡＮＤ３よ
りもスイッチング速度が遅い。このため出力ＰＭＯＳ６
がＯＦＦしてから出力ＮＭＯＳ７がＯＮするので、貫通
電流を抑えることができる。
つのＮＭＯＳをＯＮさせて‘Ｌ’に遷移するが、これら
は直列接続されているので、ＮＡＮＤ４はＮＡＮＤ３よ
りもスイッチング速度が遅い。このため出力ＰＭＯＳ６
がＯＦＦしてから出力ＮＭＯＳ７がＯＮするので、貫通
電流を抑えることができる。
【００３０】このように上記第１の実施形態によれば、
ＮＭＯＳ４３のソースをイネーブル入力端子ｅｉ１と
し、同じパターン面積において３入力ＮＡＮＤゲートよ
りもドライブ能力を大きくすることができる２入力のＮ
ＡＮＤゲート３および４を用い、ＮＡＮＤゲート３の出
力をＮＡＮＤＯゲート４のイネーブル入力端子ｅｉ１に
入力し、ＮＡＮＤゲート４の出力をＮＡＮＤＯゲート３
のイネーブル入力端子ｅｉ１に入力することにより、出
力ＭＯＳの貫通電流を従来と同等に抑えながら、出力Ｐ
ＭＯＳ６をＮＡＮＤゲート３により直接ドライブするこ
とができ、論理段数を減らすことができるので、出力信
号Ｄｏが‘Ｌ’から‘Ｈ’に遷移するときのアクセスを
高速化することができる。
ＮＭＯＳ４３のソースをイネーブル入力端子ｅｉ１と
し、同じパターン面積において３入力ＮＡＮＤゲートよ
りもドライブ能力を大きくすることができる２入力のＮ
ＡＮＤゲート３および４を用い、ＮＡＮＤゲート３の出
力をＮＡＮＤＯゲート４のイネーブル入力端子ｅｉ１に
入力し、ＮＡＮＤゲート４の出力をＮＡＮＤＯゲート３
のイネーブル入力端子ｅｉ１に入力することにより、出
力ＭＯＳの貫通電流を従来と同等に抑えながら、出力Ｐ
ＭＯＳ６をＮＡＮＤゲート３により直接ドライブするこ
とができ、論理段数を減らすことができるので、出力信
号Ｄｏが‘Ｌ’から‘Ｈ’に遷移するときのアクセスを
高速化することができる。
【００３１】第２の実施形態 図４は本発明の第２の実施形態の出力バッファ回路を示
す回路図である。図２に示す出力バッファ回路は、入力
信号Ｄｉが入力されるインバータ１（第１のインバー
タ）と、入力信号ＤｉＢが入力されるインバータ２（第
２のインバータ）と、入力端子ｉｎ１をインバータ１の
出力端子に接続し、入力端子ｉｎ２に出力イネーブル信
号ＤＯＥが入力されるＮＡＮＤゲート１１（請求項２ま
たは４における第１のＮＡＮＤゲート）と、入力端子ｉ
ｎ１をインバータ１の出力端子に接続し、入力端子ｉｎ
２に出力イネーブル信号ＤＯＥが入力されるＮＡＮＤゲ
ート１２（請求項２または４における第２のＮＡＮＤゲ
ート）と、入力端子ｉｎ１をインバータ２の出力端子に
接続し、入力端子ｉｎ２に出力イネーブル信号ＤＯＥが
入力され、入力端子ｉｎ３をＮＡＮＤゲート１２の出力
端子に接続し、出力端子をＮＡＮＤゲート１１および１
２の入力端子ｉｎ３に接続したＮＡＮＤゲート１３（請
求項２または４における第３のＮＡＮＤゲート）と、入
力端子をＮＡＮＤゲート１３の出力端子に接続したイン
バータ５（第３のインバータ）と、ゲートをＮＡＮＤゲ
ート１１の出力端子に接続し、ソースを電源に接続した
出力ＰＭＯＳ６と、ゲートをインバータ５の出力端子に
接続し、ドレインを出力ＰＭＯＳ６のドレインに接続
し、ソースを接地した出力ＮＭＯＳ７を有し、出力ＰＭ
ＯＳ６と出力ＮＭＯＳ７のドレイン接続点を出力パッド
８に接続したものである。
す回路図である。図２に示す出力バッファ回路は、入力
信号Ｄｉが入力されるインバータ１（第１のインバー
タ）と、入力信号ＤｉＢが入力されるインバータ２（第
２のインバータ）と、入力端子ｉｎ１をインバータ１の
出力端子に接続し、入力端子ｉｎ２に出力イネーブル信
号ＤＯＥが入力されるＮＡＮＤゲート１１（請求項２ま
たは４における第１のＮＡＮＤゲート）と、入力端子ｉ
ｎ１をインバータ１の出力端子に接続し、入力端子ｉｎ
２に出力イネーブル信号ＤＯＥが入力されるＮＡＮＤゲ
ート１２（請求項２または４における第２のＮＡＮＤゲ
ート）と、入力端子ｉｎ１をインバータ２の出力端子に
接続し、入力端子ｉｎ２に出力イネーブル信号ＤＯＥが
入力され、入力端子ｉｎ３をＮＡＮＤゲート１２の出力
端子に接続し、出力端子をＮＡＮＤゲート１１および１
２の入力端子ｉｎ３に接続したＮＡＮＤゲート１３（請
求項２または４における第３のＮＡＮＤゲート）と、入
力端子をＮＡＮＤゲート１３の出力端子に接続したイン
バータ５（第３のインバータ）と、ゲートをＮＡＮＤゲ
ート１１の出力端子に接続し、ソースを電源に接続した
出力ＰＭＯＳ６と、ゲートをインバータ５の出力端子に
接続し、ドレインを出力ＰＭＯＳ６のドレインに接続
し、ソースを接地した出力ＮＭＯＳ７を有し、出力ＰＭ
ＯＳ６と出力ＮＭＯＳ７のドレイン接続点を出力パッド
８に接続したものである。
【００３２】ここで、ＮＡＮＤゲート１２は、ＮＡＮＤ
ゲート１３をドライブするだけなので、構成素子のディ
メンジョンを小さく設定できる。
ゲート１３をドライブするだけなので、構成素子のディ
メンジョンを小さく設定できる。
【００３３】図５は図４に示す出力バッファ回路の動作
を示すタイムチャートであり、出力イネーブル信号ＤＯ
Ｅと、入力信号ＤｉおよびＤｉＢと、内部ノード
（ｉ）、（ｌ）、（ｊ）、（ｋ）と、出力データ信号Ｄ
ｏの各波形を示している。
を示すタイムチャートであり、出力イネーブル信号ＤＯ
Ｅと、入力信号ＤｉおよびＤｉＢと、内部ノード
（ｉ）、（ｌ）、（ｊ）、（ｋ）と、出力データ信号Ｄ
ｏの各波形を示している。
【００３４】まず入力信号Ｄｉが‘Ｈ’から‘Ｌ’に遷
移する場合について説明する（このとき入力信号ＤｉＢ
は‘Ｌ’から‘Ｈ’に遷移する）。出力イネーブル信号
ＤＯＥは‘Ｈ’である。入力データ信号ＤｉおよびＤｉ
Ｂがそれぞれ‘Ｈ’から‘Ｌ’、‘Ｌ’から‘Ｈ’に遷
移すると、ノード（ｏ）は‘Ｌ’から‘Ｈ’に遷移し、
ノード（ｐ）は‘Ｈ’から‘Ｌ’に遷移する。
移する場合について説明する（このとき入力信号ＤｉＢ
は‘Ｌ’から‘Ｈ’に遷移する）。出力イネーブル信号
ＤＯＥは‘Ｈ’である。入力データ信号ＤｉおよびＤｉ
Ｂがそれぞれ‘Ｈ’から‘Ｌ’、‘Ｌ’から‘Ｈ’に遷
移すると、ノード（ｏ）は‘Ｌ’から‘Ｈ’に遷移し、
ノード（ｐ）は‘Ｈ’から‘Ｌ’に遷移する。
【００３５】ノード（ｐ）が‘Ｌ’に遷移すると、ＮＡ
ＮＤゲート１３の出力であるノード（ｊ）が‘Ｈ’に遷
移するので、ノード（ｋ）‘Ｈ’から‘Ｌ’に遷移し、
これにより出力ＮＭＯＳ７がＯＦＦする。またノード
（ｊ）が‘Ｈ’に遷移すると、これを入力端子ｉｎ３に
よりモニタリングしているＮＡＮＤゲート１１および１
２の３入力が全て‘Ｈ’となり、ノード（ｉ）および
（ｌ）は‘Ｈ’から‘Ｌ’に遷移し、これにより出力Ｐ
ＭＯＳ６がＯＮする。従って出力信号Ｄｏは‘Ｌ’から
‘Ｈ’に遷移する。
ＮＤゲート１３の出力であるノード（ｊ）が‘Ｈ’に遷
移するので、ノード（ｋ）‘Ｈ’から‘Ｌ’に遷移し、
これにより出力ＮＭＯＳ７がＯＦＦする。またノード
（ｊ）が‘Ｈ’に遷移すると、これを入力端子ｉｎ３に
よりモニタリングしているＮＡＮＤゲート１１および１
２の３入力が全て‘Ｈ’となり、ノード（ｉ）および
（ｌ）は‘Ｈ’から‘Ｌ’に遷移し、これにより出力Ｐ
ＭＯＳ６がＯＮする。従って出力信号Ｄｏは‘Ｌ’から
‘Ｈ’に遷移する。
【００３６】このとき、ＮＡＮＤゲート１１はＮＡＮＤ
ゲート１２の出力をモニタリングしており、これにより
出力ＮＭＯＳ７がＯＦＦしてから出力ＰＭＯＳ６がＯＮ
するので、貫通電流を抑えることができる。
ゲート１２の出力をモニタリングしており、これにより
出力ＮＭＯＳ７がＯＦＦしてから出力ＰＭＯＳ６がＯＮ
するので、貫通電流を抑えることができる。
【００３７】次に入力信号Ｄｉが‘Ｌ’から‘Ｈ’に遷
移する場合について説明する（このとき入力信号ＤｉＢ
は‘Ｈ’から‘Ｌ’に遷移する）。出力イネーブル信号
ＤＯＥは‘Ｈ’である。入力データ信号ＤｉおよびＤｉ
Ｂがそれぞれ‘Ｌ’から‘Ｈ’、‘Ｈ’から‘Ｌ’に遷
移すると、ノード（ｏ）は‘Ｈ’から‘Ｌ’に遷移し、
ノード（ｐ）は‘Ｌ’から‘Ｈ’に遷移する。
移する場合について説明する（このとき入力信号ＤｉＢ
は‘Ｈ’から‘Ｌ’に遷移する）。出力イネーブル信号
ＤＯＥは‘Ｈ’である。入力データ信号ＤｉおよびＤｉ
Ｂがそれぞれ‘Ｌ’から‘Ｈ’、‘Ｈ’から‘Ｌ’に遷
移すると、ノード（ｏ）は‘Ｈ’から‘Ｌ’に遷移し、
ノード（ｐ）は‘Ｌ’から‘Ｈ’に遷移する。
【００３８】ノード（ｏ）が‘Ｌ’に遷移すると、ＮＡ
ＮＤゲート１１の出力であるノード（ｉ）およびＮＡＮ
Ｄゲート１２の出力であるノード（ｌ）が‘Ｈ’に遷移
するので、これにより出力ＰＭＯＳ６がＯＦＦする。ま
たノード（ｉ）が‘Ｈ’に遷移すると、これを入力端子
ｉｎ３によりモニタリングしているＮＡＮＤゲート１３
の３入力が全て‘Ｈ’となり、ノード（ｊ）は‘Ｈ’か
ら‘Ｌ’に遷移し、ノード（ｋ）は‘Ｌ’から‘Ｈ’に
遷移し、これにより出力ＮＭＯＳ６がＯＮする。従って
出力信号Ｄｏは‘Ｈ’から‘Ｌ’に遷移する。
ＮＤゲート１１の出力であるノード（ｉ）およびＮＡＮ
Ｄゲート１２の出力であるノード（ｌ）が‘Ｈ’に遷移
するので、これにより出力ＰＭＯＳ６がＯＦＦする。ま
たノード（ｉ）が‘Ｈ’に遷移すると、これを入力端子
ｉｎ３によりモニタリングしているＮＡＮＤゲート１３
の３入力が全て‘Ｈ’となり、ノード（ｊ）は‘Ｈ’か
ら‘Ｌ’に遷移し、ノード（ｋ）は‘Ｌ’から‘Ｈ’に
遷移し、これにより出力ＮＭＯＳ６がＯＮする。従って
出力信号Ｄｏは‘Ｈ’から‘Ｌ’に遷移する。
【００３９】このとき、ＮＡＮＤゲート１１とＮＡＮＤ
ゲート１２は同じタイミングで同じ動作をしており、Ｎ
ＡＮＤゲート１３は、ＮＡＮＤゲート１２の出力をモニ
タリングすることにより間接的にＮＡＮＤゲート１１の
出力をモニタリングしており、これにより出力ＰＭＯＳ
６がＯＦＦしてから出力ＮＭＯＳ７がＯＮするので、貫
通電流を抑えることができる。
ゲート１２は同じタイミングで同じ動作をしており、Ｎ
ＡＮＤゲート１３は、ＮＡＮＤゲート１２の出力をモニ
タリングすることにより間接的にＮＡＮＤゲート１１の
出力をモニタリングしており、これにより出力ＰＭＯＳ
６がＯＦＦしてから出力ＮＭＯＳ７がＯＮするので、貫
通電流を抑えることができる。
【００４０】このように上記第２の実施形態によれば、
ＮＡＮＤゲート１１と同じ動作をするＮＡＮＤゲート１
２を設け、ＮＡＮＤゲート１１によりＮＡＮＤゲート１
３の出力をモニタリングし、ＮＡＮＤゲート１３により
ＮＡＮＤゲート１２の出力をモニタリングすることでＮ
ＡＮＤゲート１１の出力を間接的にモニタリングするこ
とにより、従来ＮＡＮＤゲート１３をドライブしていた
ＮＡＮＤゲート１１の負荷を低減できるので、出力ＭＯ
Ｓの貫通電流を従来と同等に抑えながら、ＮＡＮＤゲー
ト１１により出力ＰＭＯＳ６を直接ドライブすることが
でき、論理段数を減らすことができるので、出力信号Ｄ
ｏが‘Ｌ’から‘Ｈ’に遷移するときのアクセスを高速
化することができる。
ＮＡＮＤゲート１１と同じ動作をするＮＡＮＤゲート１
２を設け、ＮＡＮＤゲート１１によりＮＡＮＤゲート１
３の出力をモニタリングし、ＮＡＮＤゲート１３により
ＮＡＮＤゲート１２の出力をモニタリングすることでＮ
ＡＮＤゲート１１の出力を間接的にモニタリングするこ
とにより、従来ＮＡＮＤゲート１３をドライブしていた
ＮＡＮＤゲート１１の負荷を低減できるので、出力ＭＯ
Ｓの貫通電流を従来と同等に抑えながら、ＮＡＮＤゲー
ト１１により出力ＰＭＯＳ６を直接ドライブすることが
でき、論理段数を減らすことができるので、出力信号Ｄ
ｏが‘Ｌ’から‘Ｈ’に遷移するときのアクセスを高速
化することができる。
【００４１】第３の実施形態 図６は本発明の第３の実施形態の出力バッファ回路を示
す回路図である。図６に示す出力バッファ回路は、図１
の出力バッファ回路において、入力端子をＮＡＮＤゲー
ト３の出力端子に接続したインバータ２１（第４のイン
バータ）と、入力端子をインバータ２１の出力端子に接
続したインバータ２２（第５のインバータ）と、ゲート
をインバータ２２の出力端子に接続し、ソースを電源に
接続し、ドレインを出力ＰＭＯＳ６のドレインに接続し
た出力ＰＭＯＳ２３（第２の出力ＰＭＯＳ）を設けたも
のである。
す回路図である。図６に示す出力バッファ回路は、図１
の出力バッファ回路において、入力端子をＮＡＮＤゲー
ト３の出力端子に接続したインバータ２１（第４のイン
バータ）と、入力端子をインバータ２１の出力端子に接
続したインバータ２２（第５のインバータ）と、ゲート
をインバータ２２の出力端子に接続し、ソースを電源に
接続し、ドレインを出力ＰＭＯＳ６のドレインに接続し
た出力ＰＭＯＳ２３（第２の出力ＰＭＯＳ）を設けたも
のである。
【００４２】従って本実施形態において新たに設けたイ
ンバータ２１および２２と出力ＰＭＯＳ２３以外の回路
動作は第２の実施形態と同様であり、以下に新たに設け
た部分の動作を説明する。図７は図６に示す出力バッフ
ァ回路の動作を示すタイムチャートであり、図３に示す
タイムチャートに内部ノード（ｒ）の波形を追加したも
のある。
ンバータ２１および２２と出力ＰＭＯＳ２３以外の回路
動作は第２の実施形態と同様であり、以下に新たに設け
た部分の動作を説明する。図７は図６に示す出力バッフ
ァ回路の動作を示すタイムチャートであり、図３に示す
タイムチャートに内部ノード（ｒ）の波形を追加したも
のある。
【００４３】入力信号Ｄｉが‘Ｈ’から‘Ｌ’に遷移
し、ノード（ｅ）が‘Ｈ’から‘Ｌ’に遷移すると、ノ
ード（ｒ）が‘Ｈ’から‘Ｌ’に遷移し、これにより出
力ＰＭＯＳ２３がＯＮする。このとき出力ＰＭＯＳ２３
はインバータ２１および２２における信号遅延により、
ＯＮするタイミングが出力ＰＭＯＳ６より遅れる。
し、ノード（ｅ）が‘Ｈ’から‘Ｌ’に遷移すると、ノ
ード（ｒ）が‘Ｈ’から‘Ｌ’に遷移し、これにより出
力ＰＭＯＳ２３がＯＮする。このとき出力ＰＭＯＳ２３
はインバータ２１および２２における信号遅延により、
ＯＮするタイミングが出力ＰＭＯＳ６より遅れる。
【００４４】このように上記第３の実施形態によれば、
２つの出力ＰＭＯＳ６および２３によって出力信号Ｄｏ
が‘Ｌ’から‘Ｈ’に遷移するときに流れる電流を時間
的に分散させることにより、電源のノイズを低減させる
ことができる。
２つの出力ＰＭＯＳ６および２３によって出力信号Ｄｏ
が‘Ｌ’から‘Ｈ’に遷移するときに流れる電流を時間
的に分散させることにより、電源のノイズを低減させる
ことができる。
【００４５】第４の実施形態 図８は本発明の第４の実施形態の出力バッファ回路を示
す回路図である。図８に示す出力バッファ回路は、図４
の出力バッファ回路において、入力端子をＮＡＮＤゲー
ト１２の出力端子に接続したインバータ２１（第４のイ
ンバータ）と、入力端子をインバータ２１の出力端子に
接続したインバータ２２（第５のインバータ）と、ゲー
トをインバータ２２の出力端子に接続し、ソースを電源
に接続し、ドレインを出力ＰＭＯＳ６のドレインに接続
した出力ＰＭＯＳ２３（第２の出力ＰＭＯＳ）を設けた
ものである。
す回路図である。図８に示す出力バッファ回路は、図４
の出力バッファ回路において、入力端子をＮＡＮＤゲー
ト１２の出力端子に接続したインバータ２１（第４のイ
ンバータ）と、入力端子をインバータ２１の出力端子に
接続したインバータ２２（第５のインバータ）と、ゲー
トをインバータ２２の出力端子に接続し、ソースを電源
に接続し、ドレインを出力ＰＭＯＳ６のドレインに接続
した出力ＰＭＯＳ２３（第２の出力ＰＭＯＳ）を設けた
ものである。
【００４６】従って本実施形態において新たに設けたイ
ンバータ２１および２２と出力ＰＭＯＳ２３以外の回路
動作は第２の実施形態と同様であり、以下に新たに設け
た部分の動作を説明する。図９は図８に示す出力バッフ
ァ回路の動作を示すタイムチャートであり、図５に示す
タイムチャートに内部ノード（ｑ）の波形を追加したも
のある。
ンバータ２１および２２と出力ＰＭＯＳ２３以外の回路
動作は第２の実施形態と同様であり、以下に新たに設け
た部分の動作を説明する。図９は図８に示す出力バッフ
ァ回路の動作を示すタイムチャートであり、図５に示す
タイムチャートに内部ノード（ｑ）の波形を追加したも
のある。
【００４７】入力信号Ｄｉが‘Ｈ’から‘Ｌ’に遷移
し、ノード（ｉ）が‘Ｈ’から‘Ｌ’に遷移すると、ノ
ード（ｑ）が‘Ｈ’から‘Ｌ’に遷移し、これにより出
力ＰＭＯＳ２３がＯＮする。このとき出力ＰＭＯＳ２３
はインバータ２１および２２における信号遅延により、
ＯＮするタイミングが出力ＰＭＯＳ６より遅れる。
し、ノード（ｉ）が‘Ｈ’から‘Ｌ’に遷移すると、ノ
ード（ｑ）が‘Ｈ’から‘Ｌ’に遷移し、これにより出
力ＰＭＯＳ２３がＯＮする。このとき出力ＰＭＯＳ２３
はインバータ２１および２２における信号遅延により、
ＯＮするタイミングが出力ＰＭＯＳ６より遅れる。
【００４８】このように上記第４の実施形態によれば、
２つの出力ＰＭＯＳ６および２３によって出力信号Ｄｏ
が‘Ｌ’から‘Ｈ’に遷移するときに流れる電流を時間
的に分散させることにより、電源のノイズを低減させる
ことができる。
２つの出力ＰＭＯＳ６および２３によって出力信号Ｄｏ
が‘Ｌ’から‘Ｈ’に遷移するときに流れる電流を時間
的に分散させることにより、電源のノイズを低減させる
ことができる。
【００４９】
【発明の効果】以上のように本発明の出力回路によれ
ば、出力ＭＯＳの貫通電流を従来と同等に抑えながら、
出力ＰＭＯＳをＮＡＮＤゲートで直接ドライブすること
ができる構成とすることにより、出力信号が‘Ｌ’から
‘Ｈ’に遷移するときのアクセスを高速化することがで
きるという効果を有する。
ば、出力ＭＯＳの貫通電流を従来と同等に抑えながら、
出力ＰＭＯＳをＮＡＮＤゲートで直接ドライブすること
ができる構成とすることにより、出力信号が‘Ｌ’から
‘Ｈ’に遷移するときのアクセスを高速化することがで
きるという効果を有する。
【００５０】また請求項３または４に記載の出力回路に
よれば、２つの出力ＰＭＯＳを並列接続し、出力信号が
‘Ｌ’から‘Ｈ’に遷移するときに流れる電流を時間的
に分散させることにより、電源のノイズを低減させるこ
とができる。
よれば、２つの出力ＰＭＯＳを並列接続し、出力信号が
‘Ｌ’から‘Ｈ’に遷移するときに流れる電流を時間的
に分散させることにより、電源のノイズを低減させるこ
とができる。
【図１】本発明の第１の実施形態の出力バッファ回路を
示す回路図である。
示す回路図である。
【図２】本発明の第１の実施形態の出力バッファ回路に
おけるＮＡＮＤゲートの構成を示す図である。
おけるＮＡＮＤゲートの構成を示す図である。
【図３】本発明の第１の実施形態の出力バッファ回路の
動作を示すタイムチャートである。
動作を示すタイムチャートである。
【図４】本発明の第２の実施形態の出力バッファ回路を
示す回路図である。
示す回路図である。
【図５】本発明の第２の実施形態の出力バッファ回路の
動作を示すタイムチャートである。
動作を示すタイムチャートである。
【図６】本発明の第３の実施形態の出力バッファ回路を
示す回路図である。
示す回路図である。
【図７】本発明の第３の実施形態の出力バッファ回路の
動作を示すタイムチャートである。
動作を示すタイムチャートである。
【図８】本発明の第４の実施形態の出力バッファ回路を
示す回路図である。
示す回路図である。
【図９】本発明の第４の実施形態の出力バッファ回路の
動作を示すタイムチャートである
動作を示すタイムチャートである
【図１０】従来の出力バッファ回路を示す回路図であ
る。
る。
【図１１】従来の出力バッファ回路の動作を示すタイム
チャートである。
チャートである。
１、２、５、２１、２２ インバータ ３、４ ２入力ＮＡＮＤゲート ６、２３ 出力ＰＭＯＳ ７ 出力ＮＭＯＳ ８ 出力パッド １１〜１３ ３入力ＮＡＮＤゲート （ｅ）、（ｇ）〜（ｒ） 内部ノード Ｄｉ、ＤｉＢ 入力信号 ＤＯＥ 出力イネーブル信号 Ｄｏ 出力信号
フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０３Ｋ 19/21 Ｈ０３Ｋ 19/094 Ｂ
Claims (4)
- 【請求項１】 第１の入力信号が入力される第１のイン
バータと、 第２の入力信号が入力される第２のインバータと、 第１および第２の入力端子とイネーブル端子を有し、第
１の入力端子を第１のインバータの出力端子に接続し、
第２の入力端子に出力イネーブル信号が入力され、イネ
ーブル入力端子を第２のインバータの出力端子に接続し
た第１のＮＡＮＤゲートと、 第１および第２の入力端子とイネーブル入力端子を有
し、第１の入力端子を第２のインバータの出力端子に接
続し、第２の入力端子に出力イネーブル信号が入力さ
れ、イネーブル入力端子を第１のインバータの出力端子
に接続した第２のＮＡＮＤゲートと、 入力端子を第２のＮＡＮＤゲートの出力端子に接続した
第３のインバータと、 ゲートを第１のＮＡＮＤゲートの出力端子に接続し、ソ
ースを電源に接続した出力ＰＭＯＳと、 ゲートを第３のインバータの出力端子に接続し、ドレイ
ンを前記出力ＰＭＯＳのドレインに接続し、ソースを接
地した出力ＮＭＯＳとを有し、 前記出力ＰＭＯＳと出力ＮＭＯＳのドレイン接続点を出
力端子とし、 前記第１および第２のＮＡＮＤゲートの各々は、ゲート
を前記第１の入力端子とし、ソースを電源に接続し、ド
レインをＮＡＮＤゲートの出力端子とする第１のＰＭＯ
Ｓと、 ゲートを前記第２の入力端子とし、ソースを電源に接続
し、ドレインを第１のＰＭＯＳのドレインに接続した第
２のＰＭＯＳと、 ゲートを第１のＰＭＯＳのゲートに接続し、ソースを前
記イネーブル入力端子とした第１のＮＭＯＳと、 ゲートを第２のＰＭＯＳのゲートに接続し、ソースを第
１のＮＭＯＳのドレインに接続し、ドレインを第１のＰ
ＭＯＳのドレインに接続した第２のＮＭＯＳを有するこ
とを特徴とする半導体集積回路の出力バッファ回路。 - 【請求項２】 第１の入力信号が入力される第１のイン
バータと、 第２の入力信号が入力される第２のインバータと、 第１、第２、および第３の入力端子を有し、第１の入力
端子を第１のインバータの出力端子に接続し、第２の入
力端子に出力イネーブル信号が入力される第１のＮＡＮ
Ｄゲートと、 第１、第２、および第３の入力端子を有し、第１の入力
端子を第１のインバータの出力端子に接続し、第２の入
力端子に出力イネーブル信号が入力される第２のＮＡＮ
Ｄゲートと、 第１の入力端子を第２のインバータの出力端子に接続
し、第２の入力端子に出力イネーブル信号が入力され、
第３の入力端子を第２の三入力ＮＡＮＤゲートの出力端
子に接続し、出力端子を第１および第２のＮＡＮＤゲー
トの第３の入力端子に接続した第３のＮＡＮＤゲート
と、 入力端子を第３のＮＡＮＤゲートの出力端子に接続した
第３のインバータと、 ゲートを第１のＮＡＮＤゲートの出力端子に接続し、ソ
ースを電源に接続した出力ＰＭＯＳと、 ゲートを第３のインバータの出力端子に接続し、ドレイ
ンを前記出力ＰＭＯＳのドレインに接続し、ソースを接
地した出力ＮＭＯＳとを有し、 前記出力ＰＭＯＳと出力ＮＭＯＳのドレイン接続点を出
力端子としたことを特徴とする半導体集積回路の出力バ
ッファ回路。 - 【請求項３】 前記出力ＰＭＯＳを第１の出力ＰＭＯＳ
とし、入力端子を第１のＮＡＮＤゲートの出力端子に接
続した第４のインバータと、入力端子を第４のインバー
タの出力端子に接続した第５のインバータと、 ゲートを第５のインバータの出力端子に接続し、ソース
を電源に接続し、ドレインを第１の出力ＰＭＯＳのドレ
インに接続した第２の出力ＰＭＯＳを設けたことを特徴
とする請求項１に記載の半導体集積回路の出力バッファ
回路。 - 【請求項４】 前記出力ＰＭＯＳを第１の出力ＰＭＯＳ
とし、入力端子を第２のＮＡＮＤゲートの出力端子に接
続した第４のインバータと、入力端子を第４のインバー
タの出力端子に接続した第５のインバータと、 ゲート第５のインバータの出力端子に接続し、ソースを
電源に接続し、ドレインを第１の出力ＰＭＯＳのドレイ
ンに接続した第２の出力ＰＭＯＳとを設けたことを特徴
とする請求項２に記載の半導体集積回路の出力バッファ
回路。
Priority Applications (7)
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|---|---|---|---|
| JP8064040A JPH09261031A (ja) | 1996-03-21 | 1996-03-21 | 半導体集積回路の出力バッファ回路 |
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| DE69717893T DE69717893T2 (de) | 1996-03-21 | 1997-03-06 | Ausgangpufferschaltung |
| EP97103711A EP0797210B1 (en) | 1996-03-21 | 1997-03-06 | Output buffer circuit |
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Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8064040A JPH09261031A (ja) | 1996-03-21 | 1996-03-21 | 半導体集積回路の出力バッファ回路 |
Publications (1)
| Publication Number | Publication Date |
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| JPH09261031A true JPH09261031A (ja) | 1997-10-03 |
Family
ID=13246616
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8064040A Withdrawn JPH09261031A (ja) | 1996-03-21 | 1996-03-21 | 半導体集積回路の出力バッファ回路 |
Country Status (7)
| Country | Link |
|---|---|
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| EP (1) | EP0797210B1 (ja) |
| JP (1) | JPH09261031A (ja) |
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| CN (1) | CN1107379C (ja) |
| DE (1) | DE69717893T2 (ja) |
| TW (1) | TW353247B (ja) |
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| JP4337995B2 (ja) * | 1999-03-08 | 2009-09-30 | 日本テキサス・インスツルメンツ株式会社 | 駆動回路およびそれを用いたチャージポンプ昇圧回路 |
| US6262605B1 (en) * | 1999-05-06 | 2001-07-17 | International Business Machines Corporation | Automated line driver control circuit for power managed system |
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| ITVA20050054A1 (it) * | 2005-09-23 | 2007-03-24 | St Microelectronics Srl | Metodo e circuito di controllo di uno stadio di potenza a commutazione |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20030603 |