JPH09265727A

JPH09265727A - 音声信号処理装置

Info

Publication number: JPH09265727A
Application number: JP8097788A
Authority: JP
Inventors: Katsuyuki Shudo; 勝行首藤
Original assignee: Victor Company of Japan Ltd
Current assignee: Victor Company of Japan Ltd
Priority date: 1996-03-27
Filing date: 1996-03-27
Publication date: 1997-10-07

Abstract

(57)【要約】【課題】異常動作がなく聞き取り易いピッチ変換装置
を実現する。【解決手段】処理対象の音声信号はメモリ（ＭＲＹ）に
高速に書込まれ、このメモリから低速で読み出される。
前記メモリに書込まれた音声信号のうちまだ読み出され
ていない信号（未読情報）の量が既書込みカウンタ（Ｗ
ＤＣＮＴ）で検出され、これが所定の上限範囲内になっ
た場合に書込みアドレスＷＡＤの更新を中止してメモリ
への書込みを行われないようにし、下限範囲内になった
場合に書込みアドレスの更新を再開して前記メモリへの
書き込みを行うようにしてたもので、誤動作がなく、跡
切れずに再生できる時間が長くなるで、ピッチ変換して
も聞き取り易い音声信号が得られる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】ＶＴＲ等の再生装置におい
て、記録再生ヘッドと記録媒体との相対速度を、記録時
よりも高速にして再生した場合に、ピッチが高くなった
音声信号を処理して聞き取り易くするための音声信号処
理装置に関する。

【０００２】

【従来の技術】例えばビデオテ−プレコ−ダ（ＶＴＲ）
において、記録済みの磁気テ−プを、記録時よりもテ−
プ速度を速めて高速に再生する場合（高速サーチ等）
に、音声トラックに記録された音声信号を再生すると、
記録時に対して再生ヘッドと磁気テープとの相対線速度
が大きくなっているために、再生された音声信号の周波
数が記録時より高いものとなり、聞き取ることができな
い、あるいは聞き取りにくいものとなる。

【０００３】そこで、磁気テ−プから再生された音声信
号を高速にサンプリングして半導体メモリ（以下単にメ
モリとも記す）に書き込み、これを低速に読出しすこと
により、周波数を記録時の周波数まで下げて、聞き取れ
るようにする装置が提案されている。このような従来の
装置の第１例としては、特公平７−１２０１５８号公報
に開示されているものがあり、また第２例としては、特
開平３−２０５６５６号公報に開示されているものがあ
る。

【０００４】前記第１従来例も、第２従来例も、所定の
情報量（１ブロック分）の音声信号を高速にサンプリン
グしてメモリに書き込み、低速に読み出すものであり、
前記１ブロックの情報量は、通常、メモリの記憶容量と
され、音声信号はメモリの最少アドレスから最大アドレ
スまでに、跡切れない連続的な信号として書き込まれ
る。そして、余程記憶容量の大きなメモリを使用しない
限り、１ブロックのブロック長が小さく、連続して聞き
取れる音声信号は短時間のとなって、聞き取り難いとい
う問題があった。前記、第１の従来例装置は、この問題
を解決すべくなされたものである。

【０００５】以下、前記第１の従来例について図１０を
基に説明する。図１０は第１の従来例を示す図であり、
ＶＴＲで高速再生する場合の例を示す。以下の説明でＭ
倍速再生とは、再生時のテ−プ速度が記録時のテ−プ速
度のＭ倍であることを指す。図１０において、音声信号
はＶＴＲで磁気テ−プに記録されており、その再生は記
録時より高速に（磁気ヘッドと磁気テ−プとの相対速度
を記録時より大きくして）再生される。この再生された
音声信号が入力端子（ＩＮ）に入力され、ローパスフィ
ルタ（ＬＰＦ１）を介してＡ／Ｄ変換器（ＡＤＣ）に入
力され、所定のタイミングで高速にＡ／Ｄ変換される。

【０００６】そしてその出力はメモリ（ＭＲＹ）に書込
まれ、前記メモリから所定のタイミングで低速に読み出
され、Ａ／Ｄ変換器（ＤＡＣ）でアナログ信号に変換さ
れ、ロ−パスフィルタ（ＬＰＦ２）を介して出力され
る。制御回路（ＣＴＬ２）は、書込みアドレスカウンタ
（ＷＣＮＴ）のクロック（ＷＣＫ）と、読出しアドレス
カウンタ（ＲＣＮＴ）のクロック（ＲＣＫ）と、書込み
読み出し制御信号（ＲＷ）と、メモリ制御信号（ＣＳ）
とを発生する。

【０００７】ＳＥＬはアドレス選択回路であり、ＲＷ＝
Ｌの時ＷＡＤを選択し、ＲＷ＝Ｈの時ＲＡＤを選択す
る。前記ＷＣＮＴは、イネーブル入力（ＷＥＮ）がＨの
時のみカウント動作しＬの時は計数値を保持する。その
出力ＷＡＤは書込みアドレス値であり、前記ＳＥＬと、
比較器で構成されるアドレス一致検出手段（ＣＭＰ）と
に供給される。前記ＲＣＮＴの出力ＲＡＤは読出しアド
レス値であり、前記ＳＥＬと前記ＣＭＰとに供給され
る。前記ＣＭＰの出力ＥＱは一致信号で、ＷＡＤ＝ＲＡ
Ｄの時にＨとなる。

【０００８】Ｄフリップフロップ（ＤＦＦ）は前記ＥＱ
を分周し、その出力ＷＥＮがＷＣＮＴのイネーブル信号
となる。前記読出しアドレス値ＲＡＤのインクリメント
動作（アドレス更新動作）は連続的に行われ、前記書込
みアドレス値ＷＡＤのインクリメント動作は、アドレス
一致検出手段（ＣＭＰ）が一致信号ＥＱを出力する毎に
更新（進行）と停止を交互に繰り返すように行われる。
図１１は、図１０に示す音声信号処理装置におけるメモ
リアドレスの遷移とタイムチャートを示す図であり、２
倍速（Ｍ＝２）で再生された場合の例を示す。図１１に
示すように、前記ＷＥＮはＥＱの立ち上がりで分周さ
れ、ＷＥＮがＨの時にのみ書込みカウンタが加算動作
し、正常な動作をしている。Ａの部分は、インクリメン
トを停止している書込みアドレスＷＡＤと、インクリメ
ントを進行している読出しアドレスＲＡＤとが一致する
場合である。

【０００９】ところが、書込みアドレスカウンタ（ＷＣ
ＮＴ）と読出しアドレスカウンタ（ＲＣＮＴ）のクロッ
クのタイミングがずれた場合や、Ｍ倍速再生のＭが非整
数の場合には問題が発生する。以下Ｍ＝１．５の場合に
ついて図１２及び図１３を基に説明する。図１２は第１
の従来例におけるアドレスのタイムチャートを示し、
１．５倍速再生で正常動作の場合を示す図である。図１
２において、カウント値Ｎで停止していた書込みアドレ
ス値ＷＡＤと、インクリメントされている読出しアドレ
ス値ＲＡＤとが時間ｔ１で一致してＥＱがＨ、ＷＥＮが
Ｈとなり、書込みアドレスカウンタ（ＷＣＮＴ）が動作
を再開する。そして時間ｔ２では前記２つのアドレス値
が異なったので、ＥＱはＬとなっている。

【００１０】図１３は第１の従来例におけるアドレスの
タイムチャートを示し、１．５倍速再生で異常動作の場
合を示す図である。図１３において、カウント値Ｎで停
止していた書込みアドレス値ＷＡＤと、カウントを進行
中の読出しアドレス値ＲＡＤとがｔ１で一致し、前記Ｅ
ＱがＨ、ＷＥＮがＨとなり、書込みアドレスカウンタ
（ＷＣＮＴ）が動作を再開している。次にｔ２でＷＡＤ
は（Ｎ＋１）となるがＲＡＤはＮのままなので、ＥＱは
Ｌとなっている。ｔ３で再びＷＡＤとＲＡＤとがＮ＋１
で一致してＥＱがＨとなり、ＷＥＮがＬとなり、再開し
たＷＣＮＴはここで停止してしまう。

【００１１】ｔ４ではＲＡＤがＮ＋２となるので、ＷＡ
ＤとＲＡＤとが異なったものとなり、ＥＱはＬとなる。
即ち、ＷＡＤは、ＲＡＤと一致して間もなくインクリメ
ントを停止してしまうため、メモリへの新たな書込が行
われず、既に読出し済みのデータを再び読み出すことに
ななって非常に聞き苦しいものとなる。図１２に示す正
常動作と、図１３に示す異常動作は同程度の確率で発生
し、大きな問題となる。このような不都合な動作は、前
記Ｍが非整数の場合だけ発生するのではなく、クロック
信号線にノイズが混入した場合等には頻繁に発生する。

【００１２】次に、従来の音声信号処理装置の第２の例
について説明する。この第２の従来例は、音声信号の無
音部を除去して、無音部ではメモリに書込まず、一連の
音声の内容を聞き取り易くした装置である。即ち、無音
状態で書込みアドレスと読出しアドレスとが一致した時
に読出しアドレスの進行を停止させるものである。しか
しこれらの書込みと読出しアドレスの一致を検出する方
法は、特定の一致条件下では異常動作状態に陥り、装置
として致命的な動作不良を引き起こす問題があった。

【００１３】以下、第２の従来例について図１４を基に
説明する。図１４は第２の従来例のブロック図である。
図１４において、図１３に示す構成要素と同一機能を呈
する構成要素には同一の符号を付し、その説明を省略す
る。図１４において、アドレス一致検出手段（ＣＭＰ）
の出力ＥＱはＮＡＮＤ回路（ＮＡＮＤ）とＡＮＤ回路
（ＡＮＤ）とに供給される。前記ＮＡＮＤ回路（ＮＡＮ
Ｄ）の出力（ＲＥＮ）はＲＣＮＴのイネ−ブル信号とな
る。ＮＯＲ回路（ＮＯＲ）の出力（ＷＥＮ）はＷＣＮＴ
のイネ−ブル信号となる。

【００１４】Ａ／Ｄ変換器（ＡＤＣ）の出力から無音検
出器（ＤＥＴ）で無音状態が検出されると無音状態信号
ＳＩがＨとなって出力され、インバータ（ＩＮＶ）と前
記ＮＯＲと前記ＮＡＮＤとに供給される。前記ＩＮＶの
出力は前記ＡＮＤに与えられ、ＡＮＤの出力は前記ＤＦ
Ｆのクロック端子に与えられる。ＷＣＮＴのイネーブル
信号ＷＥＮは、ＤＦＦの出力／ＱがＬで且つＳＩ＝Ｌの
時にＨとなり、カウンタ動作をする。前記ＮＡＮＤの出
力ＲＥＮは、前記一致信号ＥＱと無音状態信号ＳＩとが
共にＨの時にＬとなり、読出しアドレスカウンタ（ＲＣ
ＮＴ）を停止させる。

【００１５】以下、図１４に示す音声信号処理装置にお
けるメモリのアドレス遷移について図１５を基に説明す
る。図１５は図１４に示すメモリのアドレス遷移とタイ
ムチャートを示す図であり、Ｍ＝２の場合で正常動作の
例を示す。図１５において、ｔ１までは無音部で、ＷＥ
Ｎ＝ＬでありＷＣＮＴは動作を停止している。ＲＥＮは
ＨでありＲＣＮＴは動作している。／ＱはＬのままであ
る。ｔ１で有音部となり、ＳＩ＝Ｌ、ＷＥＮ＝Ｈとな
る。そしてＷＣＮＴが動作を再開する。ｔ２からｔ４ま
では無音部（ＳＩ＝Ｈ）となっている。この間ＷＥＮ＝
Ｌとなるため、ＷＣＮＴの動作は停止する。

【００１６】ｔ３で読出しアドレス（ＲＡＤ）と停止中
の書込みアドレス（ＷＡＤ）とが一致してＥＱ＝Ｈとな
り、さらにＳＩ＝ＨとなるのでＲＥＮ＝Ｌとなり、ＲＣ
ＮＴも停止する。ｔ４で有音状態（ＳＩ＝Ｌ）となった
ので、ＷＣＮＴとＲＣＮＴが動作を再開している。ここ
までは正常な動作をしていることが分かる。次に、図１
４に示す装置でＭ＝１．５とした場合の動作について、
図１６及び図１７を基に説明する。図１６は正常動作を
する場合の例を示し、図１７は異常動作をする場合の例
を示す図である。

【００１７】図１４に示す装置では、ＷＣＮＴとＲＣＮ
Ｔのクロックのタイミングがずれた場合や、前記Ｍが非
整数の場合に問題が発生するが、まず正常動作をする場
合について図１６を基に説明する。一例として１．５倍
速処理（Ｍ＝１．５）をした時に、無音状態のため停止
しているＷＣＮＴとＲＣＮＴとが有音検出により動作を
再開する場合に関して説明する。図１６において、ｔ１
までは無音状態が続いているためにＷＣＮＴとＲＣＮＴ
がカウント値Ｎで停止している。ｔ１で有音状態（ＳＩ
＝Ｌ）となり、ＷＥＮとＲＥＮがＨとなり、ＷＣＮＴと
ＲＣＮＴが動作を再開している。またｔ２で各々のアド
レスカウントが異なったので、ＥＱはＬとなって正常動
作をしている。

【００１８】図１７において、ｔ１までは無音状態が続
いているためにＷＣＮＴとＲＣＮＴがカウント値Ｎで停
止している。ｔ１で有音状態（ＳＩ＝Ｌ）となり、ＷＥ
ＮとＲＥＮがＨとなり、ＷＣＮＴとＲＣＮＴが動作を再
開している。次にｔ２でＷＡＤがＮ＋１となってＲＡＤ
と異なったために、ＥＱはＬとなっている。更にｔ３で
再びＷＡＤとＲＡＤとがＮ＋１で一致し、ＥＱがＨとな
りＷＥＮがＬとなる。このため、再開した書込みアドレ
スカウンタはここで停止し不都合な動作となる。そし
て、ｔ４でＲＡＤはＮ＋２となりＷＡＤとは異なるの
で、ＥＱはＬとなる。

【００１９】即ち、ＷＡＤとＲＡＤとが一致して間もな
くＷＡＤの更新が停止してしまうため、メモリからの読
出しは、既に読出し済みのデータを再び読み出すことに
なり、非常に聞き苦しいものとなる。図１７に示す異常
動作の発生確率は１／２であり、大きな問題となる。こ
のような問題は、前記Ｍが非整数の場合だけでなく、ク
ロック信号線にノイズが混入した場合等には頻繁に発生
する。また、カウンタのクロックのタイミングによって
も問題が発生する。

【００２０】以下、図１４に示す装置について、３倍速
処理の例を図１８を基に説明する。図１８は図１４に示
す装置でＭ＝３の場合のメモリのアドレス遷移とタイム
チャートを示す図である。図１８において、ｔ１より前
では無音部のために、ＷＡＤとＲＡＤの更新が停止され
ているが、ｔ１では有音部となったために、ＳＩがＬ、
ＷＥＮとＲＥＮがＨとなって、ＷＣＮＴとＲＣＮＴの更
新動作が再開される。そしてｔ２でＷＡＤ＝Ｎ＋１、Ｅ
Ｑ＝Ｌとなり、ｔ３でＲＡＤ＝Ｎ＋１となり、ＷＡＤ＝
ＲＡＤであるからＥＱ＝Ｈとなる。

【００２１】この時、ＤＦＦはクロックが入力されるた
め、ＷＥＮ＝Ｌとなり、ＷＣＮＴの動作が停止してしま
う。従ってこの場合、有音部にもかかわらずメモリへの
新たな書込みは行われず、既に読出し済みのデータが再
び読み出されることとなり、聞き取り難い音声となる。
このような問題は、クロックのタイミングによるだけで
なく、クロック信号線にノイズが混入した場合等には頻
繁に発生する。

【００２２】

【発明が解決しようとする課題】本発明の音声信号処理
装置は上記問題点に鑑みてなされたものであり、その主
たる目的は、音声信号をピッチ変換する際に、ブロック
長を長くして聞き取りやすい音声を得ることであり、ま
た、一度読出した情報を、再度繰り返し読み出さないよ
うにすることである。さらに請求項４及び請求項５に係
わる目的は、有効な情報の欠落を少なくすることであ
る。

【００２３】

【課題を解決するための手段】本発明の請求項１に係わ
る音声信号処理装置は、一例を図２に示すように、前記
問題点に鑑みてなされたものであり、音声信号のピッチ
を変換する音声信号処理装置において、メモリと、前記
メモリに音声信号を高速に書込む手段と、前記メモリか
ら前記音声信号を低速に読出す手段と、前記メモリにお
ける未読情報量を検出する未読情報量検出手段と、前記
未読情報量が所定の下限範囲内にあることを検出する手
段と、前記未読情報量が所定の上限範囲内にあることを
検出する手段と、前記未読情報量が前記下限範囲と前記
上限範囲との間で増加しているときに前記メモリの書込
みアドレスを更新する手段、とからなる音声信号処理装
置である。

【００２４】また本発明の請求項２に係わる音声信号処
理装置は、一例を図２に示すように、前記音声信号処理
装置において、前記未読情報量の上限範囲と最大値との
間に非干渉範囲を設けた音声信号処理装置である。また
本発明の請求項３に係わる音声信号処理装置は、一例を
図４に示すように、前記音声信号処理装置において、さ
らに、前記未読情報量が所定の下限範囲内になった時
に、前記メモリの書き込みアドレスを読み出しアドレス
と前記未読情報量検出手段とをプリセットするようにし
た音声信号処理装置である。さらに本発明の請求項４に
係わる音声信号処理装置は、一例を図８に示すように、
前記音声信号の無音部を検出する手段を設けて、前記音
声信号の無音部を検出した時には前記メモリの書込みア
ドレのス更新を中止し、前記メモリへの書込みを中断す
るようにした音声信号処理装置である。

【００２５】

【発明の実施の形態】以下、本発明の音声信号処理装置
の第１実施例について図１を基に説明する。図１は本発
明の一実施例を示すブロックである。図１において、高
速再生された音声信号は入力端子（ＩＮ）より、ローパ
スフィルタ（ＬＰＦ１）を介してＡ／Ｄ変換器（ＡＤ
Ｃ）に入力される。前記ＡＤＣでは前記入力信号が所定
のタイミングで高速にＡ／Ｄ変換され、メモリに書込ま
れる。また、前記書込まれたデータは所定のタイミング
で読出され、Ｄ／Ａ変換器（ＤＡＣ）によりアナログ信
号に変換され、ローパスフィルタＬＰＦ２を介して出力
される。

【００２６】制御回路（ＣＴＬ１）は、書込みアドレス
カウンタ（ＷＣＮＴ）のクロック（ＷＣＫ）の基準とな
るクロック（ＣＫ１）と、読出しアドレスカウンタ（Ｒ
ＣＮＴ）のクロック（ＲＣＫ）と、書込み読出し選択信
号（ＲＷ）と、メモリ制御信号（ＣＳ）と、ＡＤ変換ク
ロック（ＡＤＣＫ）と、ＤＡクロック（ＤＡＣＫ）とを
発生する。ＳＥＬはアドレスを選択する選択回路であ
り、ＲＷがＨの時ＲＡＤを選択しＬの時ＷＡＤを選択す
る。プリセット入力（ＰＲ）がＨになると、前記ＷＣＮ
Ｔ、ＲＣＮＴは所定の値をロードする。前記ＷＣＮＴ
は、書込みアドレス値ＷＡＤを前記ＳＥＬに供給し、Ｒ
ＣＮＴは読出しアドレス値ＲＡＤをＳＥＬに供給する。

【００２７】既書込み量カウンタ（未読情報量カウン
タ）ＷＤＣＮＴはプリセット可能なアップダウンカウン
タで構成し、未読データのデータ量（未読データ量）Ｗ
ＴＤをＬＷＲＤＥＴとＵＰＲＤＥＴとに出力する。ここ
に未読データとは、メモリに既に書込まれているデータ
の内、未だ読み出されていないデータを指す。本実施例
では、従来例に見られるような誤動作を防ぐために、未
読データ量が常に所定の範囲内となるように制御する。
即ち、未読データ量が下限範囲に入ったかどうかをＬＷ
ＲＤＥＴで検出し、上限範囲に入ったかどうかをＵＰＲ
ＤＥＴで検出して制御する。メモリ（ＭＲＹ）は例えば
８×３２Ｋ構成であり、１５ビットのアドレスを持つ。

【００２８】ＬＷＲＤＥＴは１５ビットの内上位８ビッ
トが00000000になるとＨを出力し、ＵＰＥＤＥＴは１５
ビットの内上位８ビットが11111110となるとＨを出力す
る。ＲＳフリップフロップ（ＲＳＦＦ）はＬＷＲＤＥＴ
の出力ＬＷでセットされ、ＵＰＲＤＥＴの出力ＵＰでリ
セットされる。この出力ＱがＨであれば、新たな書込み
を開始してから未読データ量が適正であることを示す。
また、未読データ量が所定の範囲を越えて増加した場合
には、所定の範囲内に減少するまで書込みは行わない。
この動作によりブロックの長さが短くなることを防止し
ている。

【００２９】図２は、前記本発明の第１実施例における
メモリのアドレス遷移とタイムチャートを示す図であ
り、２倍速処理（Ｍ＝２）時の例を示す。同図に示すよ
うに、新規の動作に入る時にはモノマルチ（ＭＭ）にパ
ルスＰＲＳを送り、ＭＭの出力ＰＲをＷＣＮＴと，ＷＣ
ＮＴと、ＲＣＮＴとにプリセットパルスとして印加す
る。プリセットされる値として、本実施例では最小値０
を各々にロードさせているが、ＷＣＮＴ，ＲＣＮＴは任
意の同一値をロードさせても良い。プリセット時にはＷ
ＴＤは０となり、ＬＷ＝Ｈとなり、ＲＳＦＦはｔ１にセ
ットされる。Ｑ＝Ｈとなり、ＣＫ１はＡＮＤを介してＷ
ＣＫとなり、ＷＣＮＴとＷＤＣＮＴの加算入力端子に入
力される。

【００３０】書込みアドレスＷＡＤは読出しアドレスＲ
ＡＤの２倍の早さでアドレス更新が進み、ピッチ変換を
実現する。ＷＡＤの更新が進んで未読情報量（既書込み
量）が所定範囲（111111100000000 〜111111101111111
）になると、ＵＰＲＤＥＴの出力ＵＰがＨとなる。通
常の動作では上位８ビットをチェックしているので、Ｗ
ＴＤ＝111111100000000 でＵＰ＝Ｈとなる。この付近で
クロックの入力が不安定となっても、範囲でチェックさ
れているので、動作は安定する。更に最悪の状態として
所定の範囲外となるような状況になっても、ＲＳＦＦの
リセットを繰り返す動作となるため出力は影響されず問
題ない。

【００３１】ＲＳＦＦがリセットされるとＱ＝Ｌとな
り、ＡＮＤ回路（ＡＮＤ）に阻止されてＷＣＫは出力さ
れず、ＷＣＮＴの動作は停止する。しかし、ＲＣＫは連
続的にＲＣＮＴに入力しており、未読データ量ＷＴＤは
減少し始める。そしてｔ３のＷＴＤの上位８ビットが00
000000となった時にＬＷ＝Ｈとなる。ＬＷがＨとなる条
件は（000000000000000 〜000000001111111 ）である
が、通常の動作では000000001111111 で検出される。こ
の付近でクロックが不安定になっても、範囲でチェック
されているので、動作は安定する。更に最悪の状態とし
て所定範囲外となる様な状況となっても、ＲＳＦＦのセ
ットを繰り返す動作となるため問題はない。このため、
Ｍが非整数の場合でも良好な動作を実現できる。

【００３２】

【実施例】図３は本発明音声処理装置の第２実施例のブ
ロック図を示す。図３に示す実施例において図１の実施
例と異なるのはプリセット信号ＰＲの形成の仕方であ
り、ＰＲＳでＰＲをプリセットするだけでなく、ＬＷで
もプリセットする点である。図４は、図３に示す第２実
施例におけるメモリのアドレス遷移とタイムチャートを
示す図であり、Ｍ＝２の場合を示す。以下、図３及び図
４を用いて説明する。新規の動作はＰＲＳの立上がりで
開始し、プリセットパルスＰＲがＷＣＮＴとＲＣＮＴと
ＷＤＣＮＴとに印加される。プリセットされる値は、こ
の実施例では最小値０を各々にロードさせているが、Ｗ
ＣＮＴ，ＲＣＮＴは任意の同一値をロードさせても良
い。

【００３３】プリセット時にはＷＴＤ＝０、ＬＷ＝Ｈと
なり、ＲＳＦＦはｔ１でセットされる。Ｑ＝Ｈとなり、
ＣＫ１はＡＮＤを介してＷＣＫとなり、ＷＣＮＴとＷＤ
ＣＮＴの加算入力端子に入力する。ＷＡＤはＲＡＤの２
倍の早さでアドレス更新が進み、ピッチ変換を実現す
る。ＷＡＤの更新が進んで未読データ量が所定範囲（11
1111100000000 〜111111101111111 ）になるｔ２では、
ＵＰがＨとなる。通常動作では上位８ビットをチェック
していて、ＷＴＤ＝111111100000000 でＵＰ＝Ｈとな
る。この付近で不安定なクロックが入力しても、範囲で
チェックされているので、動作は安定する。更に最悪の
状態として所定範囲外となるような状況となっても、Ｒ
ＳＦＦのリセットを繰り返す動作となるため問題はな
い。

【００３４】ｔ２でＲＳＦＦがリセットされるとＱ＝Ｌ
となり、ＡＮＤに阻止されてＷＣＫは出力されず、ＷＣ
ＮＴは停止する。しかし、ＲＣＫは連続的にＲＣＮＴに
入力しておりＷＴＤは減少し始める。そしてｔ３のＷＴ
Ｄの上位８ビットが00000000となった時にＬＷ＝Ｈとな
る。ＬＷがＨとなる条件は（000000000000000 〜000000
001111111 ）であるが、通常の動作では00000000111111
1 で検出される。この付近で不安定なクロックが入力さ
れても、範囲でチェックされているので、動作は安定す
る。更に最悪の状態として未読データ量が所定の範囲外
となるような状況となっても、ＲＳＦＦのセットを繰り
返す動作となるため問題はない。

【００３５】同時にＬＷはＯＲ、ＭＭを介してＰＲとな
り、ＷＤＣＮＴ，ＷＣＮＴ，ＲＣＮＴをプリセットす
る。これにより初期状態となる。図１９は本発明に係わ
る書き込みアドレスの制御態様の一例を示す図である。
同図に示すように、本実施例におけるメモリのアドレス
制御は、未読情報量の上限範囲と最大値との間に非干渉
範囲を設けて行われる。即ちＷＤＣＮＴ＝０でクロック
のタイミング等によりＲＣＫが入力する状態となって
も、非干渉範囲が設けられているためにすぐには上限範
囲内にならず、ＵＰ＝Ｐとならないため、安定に動作す
る。これにより誤動作のない良好なピッチ変換を実現す
る。

【００３６】図３に示す第２実施例は、電源が不安定な
場合や、クロック信号線等にノイズの飛び込みがあって
も、ブロック毎にプリセットされるので、ＷＤＣＮＴの
計数誤差が積算されず、更に安定に動作できる特徴があ
る。図５は本発明の第３実施例を示すブロック図であ
り、無音除去機能を付加した実施例を示す。図５では、
図１と比較して無音検出器（ＤＥＴ）が追加され、信号
ＷＧ、ＲＧを生成するためのロジック回路が設けられて
いる。同図では、ＳＩとＱを基にＷＧを生成するロジッ
クと、ＳＩとＬＷを基にＲＧを発生するロジックとが設
けられている。図６は図５に示す無音検出器（ＤＥＴ）
の実施例を示し、図７はその各部の信号波形を示す図で
ある。

【００３７】以下、図５〜図７を基に説明する。図６に
示す入力音声信号ａは半波整流回路（ＲＣＴ）を通って
信号ｂとなる。また、信号ｂは非常に時定数の大きなＬ
ＰＦ（ＬＰＦ）を通って信号ｃとなる。信号ｃはレベル
検出の基準レベルとなり、全体的にレベルが大きい場合
にはｃの電圧も高くなり、基準レベルも上がる。逆に全
体的にレベルが低い場合にはｃの電圧も低くなり、基準
レベルは下がる。次に前記ｂとｃとを電圧比較器（ＣＭ
Ｐ）で比較して、（ｄ）が得られる。ｄをトリガとし
て、再トリガ可能なモノマルチ（ＭＭ）でパルスを発生
させてパルス信号ｅを得る。更に、ｅをインバータＩＮ
Ｖで反転させて無音状態信号ＳＩが得られる。

【００３８】図８は、図５に示す装置におけるメモリア
ドレスの遷移とタイムチャートを示す図であり、２倍速
処理時の例をを示す。以下、図５及び図８を基に説明す
る。開始パルスＰＲＳによって新規の動作が始まり、Ｐ
ＲＳはＯＲとＭＭを介してプリセットパルスＰＲとな
り、ＷＣＮＴ、ＲＣＮＴ、ＷＤＣＮＴに供給される。プ
リセットされる値は、この実施例では最小値０を各々に
ロードさせているが、ＷＣＮＴ、ＲＣＮＴは任意の同一
値をロードさせても良い。プリセット時には未読データ
量ＷＴＤは０となり、ＬＷ＝Ｈとなり、ＲＳＦＦはｔ１
でセットされ、Ｑ＝Ｈとなる。ｔ１〜ｔ３は有音部であ
り無音検出器の出力ＳＩはＬで、インバータ（ＩＮＶ
１）の出力はＨとなる。ＡＮＤ回路（ＡＮＤ１）の出力
はＨとなるため、ＣＴＬの出力ＣＫ１はＡＮＤ回路（Ａ
ＮＤ２）を介してＷＣＫとなり、ＷＣＮＴとＷＤＣＮＴ
とに入力される。ＷＣＮＴの出力ＷＡＤはＲＡＤの２倍
の早さでアドレス更新が進み、ピッチ変換を実現する。

【００３９】ＷＡＤの更新が進んで未読情報量が所定範
囲（111111100000000 〜111111101111111 ）になると、
ＵＰＲＤＥＴの出力ＵＰがＨとなる。通常の動作では上
位８ビットをチェックしているので、ＷＴＤ＝11111110
0000000 でＵＰ＝Ｈとなる。この付近でクロックが不安
定になっても、範囲でチェックされているので、動作は
安定する。更に最悪の状態として所定範囲外となる様な
状況となってもＲＳＦＦのリセットを繰り返す動作とな
るため問題はない。ＲＳＦＦがリセットされると、Ｑ＝
Ｌとなり、ＡＮＤ１に阻止されてＷＣＫは出力されず、
ここでＷＣＮＴの動作は停止する。

【００４０】しかし、ＬＷがＬであるからＡＮＤ回路
（ＡＮＤ４）の出力ＲＣＫは連続的にＲＣＮＴに入力さ
れており、ＷＴＤは減少し始める。そしてｔ３でＷＴＤ
の上位８ビットが00000000となった時にＬＷ＝Ｈとな
る。ＬＷがＨとなる条件は（000000000000000 〜000000
001111111 ）であるが、通常の動作では00000000111111
1で検出される。この付近でクロックが不安定であって
も、範囲でチェックされているので、動作は安定する。
更に最悪の状態として所定範囲外となる様な状況となっ
てもＲＳＦＦのセットを繰り返す動作となるため、問題
はない。

【００４１】ｔ４では無音状態となりＳＩ＝Ｈとなる。
ＩＮＶ１の出力がＬとなるためＡＮＤ１の出力ＷＧがＬ
となり、ＣＫ１はＡＮＤ２で阻止されてＷＣＮＴの動作
が停止する。ｔ５でＷＴＤの上位８ビットが00000000と
なった時にＬＷ＝Ｈとなる。また、依然として無音状態
のため、ＳＩはＨであり、ＬＷ＝ＨとなったためＡＮＤ
回路（ＡＮＤ３）の出力Ａ３がＨとなる。これによりＩ
ＮＶ２の出力ＲＧはＬとなり、ＣＫ２はＡＮＤ４で阻止
されてＲＣＫは出力されずＲＣＮＴの動作も停止する。
同時にＡ３はＯＲ、ＭＭを介してＰＲを発生させ３つの
カウンタをプリセットして初期状態にする。この時ＷＤ
ＣＮＴは０にプリセットされる。

【００４２】この後ＲＣＫが誤入力してＷＴＤ＝111111
111111111 となってもＵＰＲＤＥＴはこれを検出しな
い。これは、ＵＰＲＤＥＴの最大値が111111101111111
のためであり、１２８パルスまでの誤信号をキャンセル
することが出来る。即ちＷＤＣＮＴ＝０でＲＣＫが入力
する状態となっても、非干渉範囲があるためにすぐには
上限範囲内にならず、ＵＰ＝Ｐとならないため、安定に
動作する。ｔ６で有音部となるのでＳＩ＝Ｌとなり、Ｗ
Ｇ、ＲＧともＨとなってＷＣＮＴ、ＲＣＮＴが計数動作
を再開する。図９は本発明の第４実施例を示すブロック
図である。図９と図５との主たる相違点は、図９ではＬ
ＷＲＤＥＴの出力ＬＷで各カウンタをプリセットする手
段を付加した点である。

【００４３】

【発明の効果】以上詳細に説明したように、本発明の音
声信号処理装置によれば、ＶＴＲ等の高速再生時の音声
のピッチ変換において、動作が安定で聞き取り易い音声
が得られる。即ち非整数倍の速再生時や、クロックのタ
イミングずれがある場合等においても誤動作がなく安定
に動作し、同じ音声信号を数秒間にわたって出力するよ
うな大きな問題は発生しない。また、連続して再生でき
る時間が長くなり、聞き取り易い音声信号を出力でき
る。

【図面の簡単な説明】

【図１】本発明の音声信号処理装置の第１実施例を示す
ブロック図である。

【図２】本発明第１実施例におけるメモリのアドレス遷
移とタイムチャートを示す図であり、２倍速処理時の例
を示す。

【図３】本発明音声処理装置の第２実施例のブロック図
を示す。

【図４】図３に示す第２実施例におけるメモリのアドレ
ス遷移とタイムチャートを示す図であり、Ｍ＝２の場合
を示す。

【図５】本発明の第３実施例を示すブロック図であり、
無音除去機能を付加した実施例を示す。

【図６】図５に示す無音検出器（ＤＥＴ）の実施例を示
す図であり、無音部検出回路のブロック図である。

【図７】図５に示す無音検出器（ＤＥＴ）の各部の信号
波形を示す図である。

【図８】図５に示す装置におけるメモリアドレスの遷移
とタイムチャートを示す図であり、２倍速処理時の例を
示す図である。

【図９】本発明の第４実施例を示すブロック図である。

【図１０】第１の従来例を示す図である。

【図１１】図１０に示す音声信号処理装置におけるメモ
リアドレスの遷移とタイムチャートを示す図であり、２
倍速で再生された場合の例を示す。

【図１２】第１の従来例におけるアドレスのタイムチャ
ートを示し、１．５倍速再生で正常動作の場合を示す図
である。

【図１３】第１の従来例におけるアドレスのタイムチャ
ートを示し、１．５倍速再生で異常動作の場合を示す図
である。

【図１４】第２の従来例のブロック図である。

【図１５】図１４に示すメモリのアドレス遷移とタイム
チャートを示す図であり、正常動作の例を示す。

【図１６】図１４に示す装置でＭ＝１．５とした場合の
正常動作の説明図である。

【図１７】図１４に示す装置でＭ＝１．５とした場合の
異常動作の説明図である。

【図１８】図１４に示す装置でＭ＝３の場合のメモリの
アドレス遷移とタイムチャートを示す図である。

【図１９】本発明に係わる書き込みアドレスの制御態様
の一例を示す図である。

【符号の説明】

ＣＴＬ１制御回路ＷＣＮＴ書込みアドレスカウンタＲＣＮＴ読出しアドレスカウンタＳＥＬ選択回路ＭＲＹメモリＡＤＣＡ／Ｄ変換器ＤＡＣＤ／Ａ変換器ＬＰＦ１、ＬＰＦ２ローパスフィルタＤＥＴ無音検出器ＡＮＤ、ＡＮＤ１、ＡＮＤ２、ＡＮＤ３、ＡＮＤ４
ＡＮＤ回路ＩＮＶ１、ＩＮＶ２インバ−タ− ＬＷＲＤＥＴ上限検出器ＵＰＲＤＥＴ下限検出器ＭＭモノマルチＷＤＣＮＴ未読情報量検出手段（書込みカウンタ）

Claims

【特許請求の範囲】

【請求項１】音声信号のピッチを変換する音声信号処理
装置において、メモリと、前記メモリに音声信号を高速
に書込む手段と、前記メモリから前記音声信号を低速に
読出す手段と、前記メモリにおける未読情報量を検出す
る未読情報量検出手段と、前記未読情報量が所定の下限
範囲内にあることを検出する手段と、前記未読情報量が
所定の上限範囲内にあることを検出する手段と、前記未
読情報量が前記下限範囲と前記上限範囲との間で増加し
ているときに前記メモリの書込みアドレスを更新する手
段、とからなることを特徴とする音声信号処理装置。
【請求項２】請求項１記載の音声信号処理装置におい
て、前記上限範囲と最大値との間に非干渉範囲を設けた
ことを特徴とする音声信号処理装置。
【請求項３】請求項１または請求項２記載の音声信号処
理装置において、前記未読情報量が前記下限範囲内にな
った時に、前記メモリの書込みアドレスと読出しアドレ
スと前記未読情報量検出手段とをプリセットするように
したことを特徴とする音声信号処理装置。
【請求項４】請求項１または請求項２または請求項３記
載の音声信号処理装置において、前記音声信号の無音部
を検出する手段を有し、前記無音部では前記メモリの書
込みアドレスの更新を中断することをとする音声信号処
理装置。