JPH09266444A - 組合せロジックを利用した電圧制御発振器を有するフェーズロックループ - Google Patents
組合せロジックを利用した電圧制御発振器を有するフェーズロックループInfo
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- JPH09266444A JPH09266444A JP8282535A JP28253596A JPH09266444A JP H09266444 A JPH09266444 A JP H09266444A JP 8282535 A JP8282535 A JP 8282535A JP 28253596 A JP28253596 A JP 28253596A JP H09266444 A JPH09266444 A JP H09266444A
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】
【課題】 入力クロックと同一程度の周波数で動作し
て、周波数が逓倍された出力クロックを生成する。 【解決手段】 本発明に係るフェーズロックループ４６
は、比較器５０と、ＶＣＯ制御器（ループフィルタ）５
２と、多段発振器部および組合せロジック部を有する電
圧制御発振器（ＶＣＯ）５４とを備える。比較器５０
は、入力クロック５８およびＶＣＯクロック６２を入力
し、２つのクロック周波数を比較し、比較器出力信号６
０を生成する。ＶＣＯ制御器５２は、比較器出力信号６
０を入力し、ＶＣＯ５４の多段発振器部の発振の周波数
を制御するＶＣＯ制御信号６４を生成する。
て、周波数が逓倍された出力クロックを生成する。 【解決手段】 本発明に係るフェーズロックループ４６
は、比較器５０と、ＶＣＯ制御器（ループフィルタ）５
２と、多段発振器部および組合せロジック部を有する電
圧制御発振器（ＶＣＯ）５４とを備える。比較器５０
は、入力クロック５８およびＶＣＯクロック６２を入力
し、２つのクロック周波数を比較し、比較器出力信号６
０を生成する。ＶＣＯ制御器５２は、比較器出力信号６
０を入力し、ＶＣＯ５４の多段発振器部の発振の周波数
を制御するＶＣＯ制御信号６４を生成する。
Description
【０００１】
【発明の属する技術分野】本発明は、フェーズロックル
ープ（phase locked loop）に係り、特に、フェーズロ
ックループ用の電圧制御発振器（voltage controlled o
scillator）に関するものである。
ープ（phase locked loop）に係り、特に、フェーズロ
ックループ用の電圧制御発振器（voltage controlled o
scillator）に関するものである。
【０００２】
【従来の技術】フェーズロックループが、様々な目的で
電子回路中で使用される。例えば、フェーズロックルー
プは、周波数逓倍、スキュー除去、位相合せ、およびそ
の他の多くの応用に使用されることは、当業者にはよく
知られている。
電子回路中で使用される。例えば、フェーズロックルー
プは、周波数逓倍、スキュー除去、位相合せ、およびそ
の他の多くの応用に使用されることは、当業者にはよく
知られている。
【０００３】従来のフェーズロックループ（ＰＬＬ）１
０を図１に示す。フェーズロックループに関するより詳
細な説明は、例えば、文献「“Phase Locked Loops: Ap
plications, Performance, Measure, And Summaries Of
Analytical Results”, Chak M. Chie and William C.
Lindsey, Phase-Locked Loops, IEEE Press, 1985」に
記載されている。
０を図１に示す。フェーズロックループに関するより詳
細な説明は、例えば、文献「“Phase Locked Loops: Ap
plications, Performance, Measure, And Summaries Of
Analytical Results”, Chak M. Chie and William C.
Lindsey, Phase-Locked Loops, IEEE Press, 1985」に
記載されている。
【０００４】図１に示すように、ＰＬＬ１０では、周波
数がｆ0の入力信号１２が分周器１４で周波数が１／Ｍ
に分周され、周波数がｆ0／Ｍの入力クロック１６とな
る。入力クロック１６は、比較器１８への一つの入力信
号である。比較器１８の出力２０は、制御信号２４を生
成するループフィルタ２２を制御する。電圧制御発振器
（ＶＣＯ）２６は制御信号２４によって制御され、周波
数ｆ1（＝Ｎｆ0／Ｍ）を有する出力クロックｆ1を生成
する。すなわち、出力クロック周波数ｆ1は、入力クロ
ック周波数ｆ0／ＭのＮ倍である。出力クロックは分周
器２８で周波数が１／Ｎに分周され、周波数0／Ｍを有
する比較クロック３０となる。比較クロック３０は入力
クロック１６と比較され、比較結果が比較器出力２０と
なる。
数がｆ0の入力信号１２が分周器１４で周波数が１／Ｍ
に分周され、周波数がｆ0／Ｍの入力クロック１６とな
る。入力クロック１６は、比較器１８への一つの入力信
号である。比較器１８の出力２０は、制御信号２４を生
成するループフィルタ２２を制御する。電圧制御発振器
（ＶＣＯ）２６は制御信号２４によって制御され、周波
数ｆ1（＝Ｎｆ0／Ｍ）を有する出力クロックｆ1を生成
する。すなわち、出力クロック周波数ｆ1は、入力クロ
ック周波数ｆ0／ＭのＮ倍である。出力クロックは分周
器２８で周波数が１／Ｎに分周され、周波数0／Ｍを有
する比較クロック３０となる。比較クロック３０は入力
クロック１６と比較され、比較結果が比較器出力２０と
なる。
【０００５】図１から、除数「Ｎ」の大きさによって、
分周器２８がＶＣＯの動作周波数を決定していることが
わかる。したがって、例えば、入力クロック周波数が１
０メガヘルツであり、Ｎ＝４である場合には、出力クロ
ック周波数およびＶＣＯ２６の動作周波数は、入力クロ
ック周波数の４倍、すなわち、４０メガヘルツとなる。
分周器２８がＶＣＯの動作周波数を決定していることが
わかる。したがって、例えば、入力クロック周波数が１
０メガヘルツであり、Ｎ＝４である場合には、出力クロ
ック周波数およびＶＣＯ２６の動作周波数は、入力クロ
ック周波数の４倍、すなわち、４０メガヘルツとなる。
【０００６】図２に示すように、従来のＶＣＯ２６は、
夫々ステージ（段）１、２、３、および４と標記され
た、４個のラッチ３２、３４、３６、および３８を備え
る。ラッチ３２〜３８は、（ステージ１を除いて）夫々
の入力が前段のステージの出力と接続され、チェイン接
続されている。最終段のステージ４の出力は、ステージ
１の入力に帰還接続されている。すなわち、ステージの
「チェイン接続（chain）」は、発振に必要なフィード
バック（「フィードバックループ（feedback loo
p）」）を提供するために「ループ（loop）」を形成し
ている。発振のためには反転が必要なので、ステージ４
の出力が、ステージ１の入力と接続される前に交差され
る。夫々のラッチ（ステージ）は固有の遅延を有してお
り、遅延の長さはライン２４上のＶＣＯ制御信号ＶＣＯ
＿ＣＴＬによって制御される。
夫々ステージ（段）１、２、３、および４と標記され
た、４個のラッチ３２、３４、３６、および３８を備え
る。ラッチ３２〜３８は、（ステージ１を除いて）夫々
の入力が前段のステージの出力と接続され、チェイン接
続されている。最終段のステージ４の出力は、ステージ
１の入力に帰還接続されている。すなわち、ステージの
「チェイン接続（chain）」は、発振に必要なフィード
バック（「フィードバックループ（feedback loo
p）」）を提供するために「ループ（loop）」を形成し
ている。発振のためには反転が必要なので、ステージ４
の出力が、ステージ１の入力と接続される前に交差され
る。夫々のラッチ（ステージ）は固有の遅延を有してお
り、遅延の長さはライン２４上のＶＣＯ制御信号ＶＣＯ
＿ＣＴＬによって制御される。
【０００７】
【発明が解決しようとする課題】従来のＰＬＬ１０で遭
遇する問題は、ＶＣＯ２６が入力クロックのＮ倍の高周
波数レベルｆ1で発振することである。上記の例では、
入力クロック周波数が１０メガヘルツである場合には、
出力クロック周波数は４０メガヘルツである。電子回路
の電力消費は動作周波数に直接的に関係するので、こう
した高周波数動作は、回路が大量のエネルギを消費する
原因となるという著しい欠点となり得る。こうしたこと
は、ポータブルコンピュータのようなバッテリが電力を
供給する回路（battery-powerd circuit）では、特に問
題となる。
遇する問題は、ＶＣＯ２６が入力クロックのＮ倍の高周
波数レベルｆ1で発振することである。上記の例では、
入力クロック周波数が１０メガヘルツである場合には、
出力クロック周波数は４０メガヘルツである。電子回路
の電力消費は動作周波数に直接的に関係するので、こう
した高周波数動作は、回路が大量のエネルギを消費する
原因となるという著しい欠点となり得る。こうしたこと
は、ポータブルコンピュータのようなバッテリが電力を
供給する回路（battery-powerd circuit）では、特に問
題となる。
【０００８】更に、例えば、１００ＭＨｚ、２００ＭＨ
ｚ、それ以上の周波数範囲というように、動作周波数が
上昇していくと、ＰＬＬの動作周波数はより一般的な問
題となる。これは、高周波数での電力消費の増大に加え
て、高周波数ＰＬＬ動作は、更に、熱発生、電磁干渉
（electromagnetic（ＥＭＩ））による不要電波の放
出、および、こうした高周波数で動作するＰＬＬの設計
や製造の困難性といった他の問題を発生するからであ
る。
ｚ、それ以上の周波数範囲というように、動作周波数が
上昇していくと、ＰＬＬの動作周波数はより一般的な問
題となる。これは、高周波数での電力消費の増大に加え
て、高周波数ＰＬＬ動作は、更に、熱発生、電磁干渉
（electromagnetic（ＥＭＩ））による不要電波の放
出、および、こうした高周波数で動作するＰＬＬの設計
や製造の困難性といった他の問題を発生するからであ
る。
【０００９】従来のＰＬＬ設計に伴う上記の問題は、Ｐ
ＬＬで位相シフトクロックが必要な場合には更に悪化す
る。例えば、５０メガヘルツの第１の出力クロックと、
第１の出力クロックから位相が１／４周期だけシフトし
た、５０メガヘルツの第２の出力クロックとを生成する
ためには、従来のＰＬＬは、ＶＣＯを２００メガヘルツ
で動作させなければならない。２００メガヘルツでＶＣ
Ｏを動作させると、ＰＬＬは、高消費電力、熱発生、お
よびＥＭＩを含む上記の欠点を呈することになる。更
に、そうした高周波数でＰＬＬを動作させる必要のた
め、特殊なデバイスや製造技術が要求されることによ
り、ＰＬＬが高価なものとなってしまう。
ＬＬで位相シフトクロックが必要な場合には更に悪化す
る。例えば、５０メガヘルツの第１の出力クロックと、
第１の出力クロックから位相が１／４周期だけシフトし
た、５０メガヘルツの第２の出力クロックとを生成する
ためには、従来のＰＬＬは、ＶＣＯを２００メガヘルツ
で動作させなければならない。２００メガヘルツでＶＣ
Ｏを動作させると、ＰＬＬは、高消費電力、熱発生、お
よびＥＭＩを含む上記の欠点を呈することになる。更
に、そうした高周波数でＰＬＬを動作させる必要のた
め、特殊なデバイスや製造技術が要求されることによ
り、ＰＬＬが高価なものとなってしまう。
【００１０】
【課題を解決するための手段】本発明は、入力クロック
と同一の周波数（または、入力クッロク周波数の比較的
低倍の周波数で動作しつつ、逓倍された周波数の出力ク
ロックを提供するＶＣＯを備える、改良されたＰＬＬを
提供する。したがって、本発明のＰＬＬおよびＶＣＯ
は、従来のものと比べて、消費電力が小さく、熱発生が
小さく、ＥＭＩによる不要電波の放出量が少ないととも
に、簡易かつ廉価に製造することができる。
と同一の周波数（または、入力クッロク周波数の比較的
低倍の周波数で動作しつつ、逓倍された周波数の出力ク
ロックを提供するＶＣＯを備える、改良されたＰＬＬを
提供する。したがって、本発明のＰＬＬおよびＶＣＯ
は、従来のものと比べて、消費電力が小さく、熱発生が
小さく、ＥＭＩによる不要電波の放出量が少ないととも
に、簡易かつ廉価に製造することができる。
【００１１】本発明に係るフェーズロックループ（「Ｐ
ＬＬ」）は、比較器と、ＶＣＯ制御器と、多段発振器
（multi-stage oscillator）部および組合せロジック
（combinational logic）部を有する電圧制御発振器
（「ＶＣＯ」）とを備える。比較器は、入力クロックお
よびＶＣＯクロックを入力し、２つのクロック周波数を
比較し、比較器出力信号として出力する。ＶＣＯ制御器
（ループフィルタを好適できる）は、比較器出力信号を
入力し、ＶＣＯの多段発振器部の発振の周波数を制御す
るＶＣＯ制御信号を出力する。本発明の一実施例では、
多段発振器部は、ＰＬＬの定常状態条件（steady-state
condition）においては、ＶＣＯクロック周波数で発振
し、ＶＣＯクロック周波数を有する複数の位相のクロッ
クを発生する。組合せロジックは、発振器部によって生
成された複数の位相のクロックを入力し、位相の異なる
クロックを組合せて、入力クロック周波数を所望の倍率
に逓倍した出力クロック周波数を有する出力クロックを
発生する。
ＬＬ」）は、比較器と、ＶＣＯ制御器と、多段発振器
（multi-stage oscillator）部および組合せロジック
（combinational logic）部を有する電圧制御発振器
（「ＶＣＯ」）とを備える。比較器は、入力クロックお
よびＶＣＯクロックを入力し、２つのクロック周波数を
比較し、比較器出力信号として出力する。ＶＣＯ制御器
（ループフィルタを好適できる）は、比較器出力信号を
入力し、ＶＣＯの多段発振器部の発振の周波数を制御す
るＶＣＯ制御信号を出力する。本発明の一実施例では、
多段発振器部は、ＰＬＬの定常状態条件（steady-state
condition）においては、ＶＣＯクロック周波数で発振
し、ＶＣＯクロック周波数を有する複数の位相のクロッ
クを発生する。組合せロジックは、発振器部によって生
成された複数の位相のクロックを入力し、位相の異なる
クロックを組合せて、入力クロック周波数を所望の倍率
に逓倍した出力クロック周波数を有する出力クロックを
発生する。
【００１２】本発明に係る電圧制御発振器は、定常状態
条件の下でＶＣＯクロック周波数で発振するべく構成さ
れた多段発振器部と、複数の位相のクロックを入力し、
位相の異なるクロックを組合せて、入力クロック周波数
を逓倍した出力クロック周波数を有する出力クロックを
発生する。発振器部は、初段のラッチ以外の夫々のラッ
チの入力が前段のラッチの出力と接続された複数のラッ
チ、すなわち、「チェイン接続（chain）」された複数
のラッチを備えることが好適である。初段ラッチの入力
は最終段ラッチの出力と接続され、発振のために必要な
フィードバックループを提供している。夫々のラッチ
は、ＶＣＯ制御信号によって制御された期間の遅延を提
供する。複数の位相のクロックは、複数のラッチの出力
から得られる。
条件の下でＶＣＯクロック周波数で発振するべく構成さ
れた多段発振器部と、複数の位相のクロックを入力し、
位相の異なるクロックを組合せて、入力クロック周波数
を逓倍した出力クロック周波数を有する出力クロックを
発生する。発振器部は、初段のラッチ以外の夫々のラッ
チの入力が前段のラッチの出力と接続された複数のラッ
チ、すなわち、「チェイン接続（chain）」された複数
のラッチを備えることが好適である。初段ラッチの入力
は最終段ラッチの出力と接続され、発振のために必要な
フィードバックループを提供している。夫々のラッチ
は、ＶＣＯ制御信号によって制御された期間の遅延を提
供する。複数の位相のクロックは、複数のラッチの出力
から得られる。
【００１３】本発明に係る入力クロック周波数を逓倍す
る方法は、入力クロック周波数を有する入力クロックを
遅延チェイン（delay chain）に与えるステップと、遅
延チャインをタッピングすることにより、複数の位相シ
フトされたクロックを発生するステップと、組合せロジ
ック中で複数の位相シフトされたクロックを組合せて、
入力クロック周波数を逓倍した出力クロック周波数を有
する出力クロックを発生するステップとを備える。遅延
チェインは、夫々が１単位の遅延を提供する、複数のラ
ッチのループ状のチェイン接続によって好適に提供され
る。しかし、（インバータの直列接続のような）他のタ
イプの遅延チェインを使用することも可能である。
る方法は、入力クロック周波数を有する入力クロックを
遅延チェイン（delay chain）に与えるステップと、遅
延チャインをタッピングすることにより、複数の位相シ
フトされたクロックを発生するステップと、組合せロジ
ック中で複数の位相シフトされたクロックを組合せて、
入力クロック周波数を逓倍した出力クロック周波数を有
する出力クロックを発生するステップとを備える。遅延
チェインは、夫々が１単位の遅延を提供する、複数のラ
ッチのループ状のチェイン接続によって好適に提供され
る。しかし、（インバータの直列接続のような）他のタ
イプの遅延チェインを使用することも可能である。
【００１４】電圧制御発振器の製造方法は、電子回路の
一部として、夫々のラッチの出力が入力に対して位相シ
フトされる複数のラッチの発振チェインを作成するステ
ップと、電子回路の一部として組合せロジックを作成す
るステップと、複数の位相シフトされたクロックを組合
せロジックに接続し、組合せロジックの出力をラッチの
チェインの発振の周波数を逓倍した周波数とするステッ
プとを備える。
一部として、夫々のラッチの出力が入力に対して位相シ
フトされる複数のラッチの発振チェインを作成するステ
ップと、電子回路の一部として組合せロジックを作成す
るステップと、複数の位相シフトされたクロックを組合
せロジックに接続し、組合せロジックの出力をラッチの
チェインの発振の周波数を逓倍した周波数とするステッ
プとを備える。
【００１５】本発明の利点は、フェーズロックループの
電圧制御発振器を出力周波数で動作させることなく、周
波数逓倍を達成することである。更に、所望の出力周波
数の複数の位相の出力を、本発明のＶＣＯによって生成
される複数の位相のクロックから得ることができる。
電圧制御発振器を出力周波数で動作させることなく、周
波数逓倍を達成することである。更に、所望の出力周波
数の複数の位相の出力を、本発明のＶＣＯによって生成
される複数の位相のクロックから得ることができる。
【００１６】
【発明の実施の形態】図３に示すように、本発明のフェ
ーズロックループ（「ＰＬＬ」）４６は、周波数分周器
４８、比較器５０、ループフィルタ５２、および電圧制
御発振器（「ＶＣＯ」）５４を備える。周波数ｆ0の入
力信号がライン５６を通って分周器４８に入力し、分周
器４８が、ライン５８上に、周波数ｆ0／Ｍの入力クロ
ックを出力する。周波数ｆ0の入力信号は、通常、水晶
発振器によって提供され、「１／Ｍ」の周波数に分周さ
れ、ＶＣＯ５４中で「Ｎ」倍に逓倍されるのに好適な入
力クロック周波数とされる。多くの場合にはＮ＝１であ
り、フィードバック分周器は不要である。しかし、１／
Ｍに分周され、Ｎ倍に逓倍されることによって、与えら
れた一つの水晶発振器から非常に多くの出力クロック周
波数を生成することが可能である。水晶発振器の設計お
よび使用法と、分周器４８のような分周器の設計および
使用法とは当業者には周知である。
ーズロックループ（「ＰＬＬ」）４６は、周波数分周器
４８、比較器５０、ループフィルタ５２、および電圧制
御発振器（「ＶＣＯ」）５４を備える。周波数ｆ0の入
力信号がライン５６を通って分周器４８に入力し、分周
器４８が、ライン５８上に、周波数ｆ0／Ｍの入力クロ
ックを出力する。周波数ｆ0の入力信号は、通常、水晶
発振器によって提供され、「１／Ｍ」の周波数に分周さ
れ、ＶＣＯ５４中で「Ｎ」倍に逓倍されるのに好適な入
力クロック周波数とされる。多くの場合にはＮ＝１であ
り、フィードバック分周器は不要である。しかし、１／
Ｍに分周され、Ｎ倍に逓倍されることによって、与えら
れた一つの水晶発振器から非常に多くの出力クロック周
波数を生成することが可能である。水晶発振器の設計お
よび使用法と、分周器４８のような分周器の設計および
使用法とは当業者には周知である。
【００１７】比較器５０は、第１の入力として、ライン
５８上の入力クロックを入力し、出力として、ライン６
０へ比較器出力信号を出力する。後に詳しく説明するよ
うに、比較器５０は、ＶＣＯ５４によってライン６２上
に発生されたＶＣＯ比較クロックを第２の入力として入
力する。
５８上の入力クロックを入力し、出力として、ライン６
０へ比較器出力信号を出力する。後に詳しく説明するよ
うに、比較器５０は、ＶＣＯ５４によってライン６２上
に発生されたＶＣＯ比較クロックを第２の入力として入
力する。
【００１８】比較器５０のような比較器の設計および使
用法は当業者には周知である。簡単に説明すると、比較
器５０は、ライン５８上の入力クロックの周波数と、ラ
イン６２上のＶＣＯ比較クロックの周波数を比較する。
例えば、入力クロック周波数がＶＣＯ比較クロック周波
数よりも大きいときは、第１のタイプの信号をライン６
０上に出力する。入力クロック周波数がＶＣＯ比較クロ
ック周波数よりも小さいときは、第２のタイプの信号を
ライン６０上に出力する。すなわち、比較器出力信号
は、入力クロックの周波数とＶＣＯ比較クロックとの大
小関係を反映している。
用法は当業者には周知である。簡単に説明すると、比較
器５０は、ライン５８上の入力クロックの周波数と、ラ
イン６２上のＶＣＯ比較クロックの周波数を比較する。
例えば、入力クロック周波数がＶＣＯ比較クロック周波
数よりも大きいときは、第１のタイプの信号をライン６
０上に出力する。入力クロック周波数がＶＣＯ比較クロ
ック周波数よりも小さいときは、第２のタイプの信号を
ライン６０上に出力する。すなわち、比較器出力信号
は、入力クロックの周波数とＶＣＯ比較クロックとの大
小関係を反映している。
【００１９】後述するように、比較器出力がＶＣＯ５４
の発振の周波数を調整を最終的に行う。そして、ＰＬＬ
４６の定常状態での動作の間、Ｎ＝１の場合には、ＶＣ
Ｏ５４の発振の周波数が入力クロック５８の周波数と基
本的に同一の周波数となる。「基本的に（essentiall
y）」または「約、ほぼ（about）」は、実用的な許容範
囲内において、周波数が特定されることを意味してい
る。しかしながら、現実には、スキュー、熱的ゆらぎ、
および電気的ゆらぎ等のような考慮すべき要因が存在す
るので、時間的に任意の特定の瞬間で周波数を正確に特
定することはできないであろう。しかし、周波数値は特
定された値に非常に近い値となるであろう。Ｎ＝１の場
合には、ＶＣＯ５４は、入力クロックとほぼ同一の周波
数で発振するので、ＶＣＯ５４は、上述した低周波数動
作の多くの利点を発揮することは明らかであろう。
の発振の周波数を調整を最終的に行う。そして、ＰＬＬ
４６の定常状態での動作の間、Ｎ＝１の場合には、ＶＣ
Ｏ５４の発振の周波数が入力クロック５８の周波数と基
本的に同一の周波数となる。「基本的に（essentiall
y）」または「約、ほぼ（about）」は、実用的な許容範
囲内において、周波数が特定されることを意味してい
る。しかしながら、現実には、スキュー、熱的ゆらぎ、
および電気的ゆらぎ等のような考慮すべき要因が存在す
るので、時間的に任意の特定の瞬間で周波数を正確に特
定することはできないであろう。しかし、周波数値は特
定された値に非常に近い値となるであろう。Ｎ＝１の場
合には、ＶＣＯ５４は、入力クロックとほぼ同一の周波
数で発振するので、ＶＣＯ５４は、上述した低周波数動
作の多くの利点を発揮することは明らかであろう。
【００２０】ループフィルタ５２のようなループフィル
タの設計および使用法は当業者には周知である。比較器
出力信号はループフィルタ５２に入力され、以下に説明
するように、ループフィルタ５２（「ＶＣＯ制御器」）
が、ＶＣＯ回路の発振の周波数に影響するＶＣＯ制御信
号をライン６４上に発生する。
タの設計および使用法は当業者には周知である。比較器
出力信号はループフィルタ５２に入力され、以下に説明
するように、ループフィルタ５２（「ＶＣＯ制御器」）
が、ＶＣＯ回路の発振の周波数に影響するＶＣＯ制御信
号をライン６４上に発生する。
【００２１】比較器５０およびループフィルタ５２の動
作は当業者には周知であるので、ここでは簡単に説明す
る。比較器５０は、ループフィルタの「充電（charg
e）」または「放電（dischage）」のいずれか一方が行
われるべきであることを指示する「デジタル（digita
l）」信号を発生するものと考えられる。この「デジタ
ル」信号は、前述した第１および第２のタイプの信号に
対応していると考えられる。例えば、ＶＣＯ５４の発振
が遅過ぎると、比較器は第１のタイプの信号（「充
電」）を生成し、ループフィルタの電流源に「充電（ch
arge up）」させて、ライン６４上のＶＣＯ制御信号の
電圧を適当に調節する。ＶＣＯ５４の発振が速過ぎる
と、比較器は第２のタイプの信号（「放電」）を生成
し、ループフィルタを放電させて、ライン６４上のＶＣ
Ｏ制御信号の電圧を適当に再調節する。したがって、Ｐ
ＬＬは、ＶＣＯ５４を定常状態で適切な周波数で発振さ
せるフィードバックループを備えている。
作は当業者には周知であるので、ここでは簡単に説明す
る。比較器５０は、ループフィルタの「充電（charg
e）」または「放電（dischage）」のいずれか一方が行
われるべきであることを指示する「デジタル（digita
l）」信号を発生するものと考えられる。この「デジタ
ル」信号は、前述した第１および第２のタイプの信号に
対応していると考えられる。例えば、ＶＣＯ５４の発振
が遅過ぎると、比較器は第１のタイプの信号（「充
電」）を生成し、ループフィルタの電流源に「充電（ch
arge up）」させて、ライン６４上のＶＣＯ制御信号の
電圧を適当に調節する。ＶＣＯ５４の発振が速過ぎる
と、比較器は第２のタイプの信号（「放電」）を生成
し、ループフィルタを放電させて、ライン６４上のＶＣ
Ｏ制御信号の電圧を適当に再調節する。したがって、Ｐ
ＬＬは、ＶＣＯ５４を定常状態で適切な周波数で発振さ
せるフィードバックループを備えている。
【００２２】ＶＣＯ５４は、ライン６２上にＶＣＯ比較
クロックを発生するとともに、ライン６６上に出力クロ
ックｆ1を出力する。以後、出力クロックｆ1をφOUTと
も呼ぶ。また、ライン６２上のＶＣＯクロックをφ1と
も呼び、ＶＣＯクロックは、入力クロック周波数と同一
の周波数、すなわち周波数ｆ0／Ｍを有する。ＶＣＯは
入力クロック周波数で動作するので、従来技術で必要で
あった（図１の分周器２８のような）分周器を必要とし
ないことに注目されたい。
クロックを発生するとともに、ライン６６上に出力クロ
ックｆ1を出力する。以後、出力クロックｆ1をφOUTと
も呼ぶ。また、ライン６２上のＶＣＯクロックをφ1と
も呼び、ＶＣＯクロックは、入力クロック周波数と同一
の周波数、すなわち周波数ｆ0／Ｍを有する。ＶＣＯは
入力クロック周波数で動作するので、従来技術で必要で
あった（図１の分周器２８のような）分周器を必要とし
ないことに注目されたい。
【００２３】なお、本発明では、オプションの分周器
（フィードバック分周器）６３を備えることが可能であ
ることに留意されたい。この場合、ＶＣＯの出力が分周
器６３の入力に接続され、分周器６３の出力がライン６
２、すなわち、比較器５０の入力に接続される。ＶＣＯ
５４は入力クロック５８よりも高い周波数で動作する必
要は無いが、そうすることが所望のＶＣＯ出力クロック
周波数を得るためには好適であるかもしれない。例え
ば、水晶発振器や他のタイプの入力周波数の発振器から
の入力周波数に対して、（分周器４８の）Ｍおよび（分
周器６３の）Ｎを適切な値に選択することにより、ＶＣ
Ｏ出力クロックとして、入力周波数の１．７５倍、２．
２５倍、１．６７倍の周波数を得ることができる。
（フィードバック分周器）６３を備えることが可能であ
ることに留意されたい。この場合、ＶＣＯの出力が分周
器６３の入力に接続され、分周器６３の出力がライン６
２、すなわち、比較器５０の入力に接続される。ＶＣＯ
５４は入力クロック５８よりも高い周波数で動作する必
要は無いが、そうすることが所望のＶＣＯ出力クロック
周波数を得るためには好適であるかもしれない。例え
ば、水晶発振器や他のタイプの入力周波数の発振器から
の入力周波数に対して、（分周器４８の）Ｍおよび（分
周器６３の）Ｎを適切な値に選択することにより、ＶＣ
Ｏ出力クロックとして、入力周波数の１．７５倍、２．
２５倍、１．６７倍の周波数を得ることができる。
【００２４】図４に、本発明のＶＣＯ５４の詳細な構成
を示す。すなわち、ＶＣＯ５４は、多段発振器部６８
と、組合せロジック部７０とを備える。多段発振器部６
８は、従来のラッチタイプＶＣＯ２６と同一の要素を多
数備える。しかし、単一の出力をＶＣＯから得る従来技
術とは異なり、本発明の発振器部６８は、出力バス７２
上に多数の位相のクロックφ１，φ２，φ３…φｎを出
力するとともに、バス７４上にこれらの反転を出力す
る。本明細書では反転信号を「*」で表現し、図面では
反転信号を「反転バー（inversion bar）」（反転を示
すために、特定の信号の上に描かれた水平線）で示す。
例えば、詳細な説明および特許請求の範囲では、クロッ
クφ１の反転信号はφ１*で表現され、図面では周知の
反転バーで示される。
を示す。すなわち、ＶＣＯ５４は、多段発振器部６８
と、組合せロジック部７０とを備える。多段発振器部６
８は、従来のラッチタイプＶＣＯ２６と同一の要素を多
数備える。しかし、単一の出力をＶＣＯから得る従来技
術とは異なり、本発明の発振器部６８は、出力バス７２
上に多数の位相のクロックφ１，φ２，φ３…φｎを出
力するとともに、バス７４上にこれらの反転を出力す
る。本明細書では反転信号を「*」で表現し、図面では
反転信号を「反転バー（inversion bar）」（反転を示
すために、特定の信号の上に描かれた水平線）で示す。
例えば、詳細な説明および特許請求の範囲では、クロッ
クφ１の反転信号はφ１*で表現され、図面では周知の
反転バーで示される。
【００２５】ライン６２上のＶＣＯクロックは、多段発
振器部６８から出力されたφ１そのものである。しか
し、（φOUTとしても知られる）出力クロックｆ1は、バ
ス７２、７４上の１つ以上の位相のクロックから組合せ
ロジック部７０によって生成される。以下、多段発振器
部６８および組合せロジック部７０の双方を、添付図面
を参照して詳細に説明する。
振器部６８から出力されたφ１そのものである。しか
し、（φOUTとしても知られる）出力クロックｆ1は、バ
ス７２、７４上の１つ以上の位相のクロックから組合せ
ロジック部７０によって生成される。以下、多段発振器
部６８および組合せロジック部７０の双方を、添付図面
を参照して詳細に説明する。
【００２６】図５に示すように、本発明の多段発振器部
６８は、夫々ステージ１、２、３、４としても参照され
る、４つのラッチ７８、８０、８２、８４を備える。各
ステージは、ＩＮ１およびＩＮ２の一対の入力と、ＯＵ
Ｔ１およびＯＵＴ２の一対の出力とを有する。各ステー
ジでは、ＯＵＴ１はＩＮ１の反転であり、ＯＵＴ２はＩ
Ｎ２の反転であり、ＯＵＴ２出力端子の白丸（open “b
ubble”）で表されるように、ＯＵＴ２はＯＵＴ１の反
転である。これは、標準的なラッチタイプＶＣＯ設計の
通りである。各ラッチ７８〜８４は、ライン６４上のＶ
ＣＯ制御信号ＶＣＯ＿ＣＴＬを入力する制御入力を有し
ている。当業者には周知のように、各ラッチ７８〜８４
の遅延は、ライン６４上の電圧レベルが増大すると減少
し、ライン６４上の電圧レベルが減少すると増大する。
６８は、夫々ステージ１、２、３、４としても参照され
る、４つのラッチ７８、８０、８２、８４を備える。各
ステージは、ＩＮ１およびＩＮ２の一対の入力と、ＯＵ
Ｔ１およびＯＵＴ２の一対の出力とを有する。各ステー
ジでは、ＯＵＴ１はＩＮ１の反転であり、ＯＵＴ２はＩ
Ｎ２の反転であり、ＯＵＴ２出力端子の白丸（open “b
ubble”）で表されるように、ＯＵＴ２はＯＵＴ１の反
転である。これは、標準的なラッチタイプＶＣＯ設計の
通りである。各ラッチ７８〜８４は、ライン６４上のＶ
ＣＯ制御信号ＶＣＯ＿ＣＴＬを入力する制御入力を有し
ている。当業者には周知のように、各ラッチ７８〜８４
の遅延は、ライン６４上の電圧レベルが増大すると減少
し、ライン６４上の電圧レベルが減少すると増大する。
【００２７】ステージ１を除いて、各ステージの入力
は、前段のステージの出力に接続される。すなわち、各
ステージの入力ＩＮ１は前段のステージの出力ＯＵＴ１
に接続され、入力ＩＮ２は前段のステージの出力ＯＵＴ
２に接続される。上述のように、各ステージで反転が実
行される。
は、前段のステージの出力に接続される。すなわち、各
ステージの入力ＩＮ１は前段のステージの出力ＯＵＴ１
に接続され、入力ＩＮ２は前段のステージの出力ＯＵＴ
２に接続される。上述のように、各ステージで反転が実
行される。
【００２８】発振器部６８は、夫々の出力がステージ１
入力ＩＮ１およびステージ１のＩＮ２に接続された、第
１のマルチプレクサ８６と第２のマルチプレクサ８８と
を更に備える。双方のマルチプクサは、３段発振器また
は４段発振器のいずれかで発振器部６８を動作させる、
ライン９０上の共通制御信号ＳＥＬによって制御され
る。ライン９０上の信号ＳＥＬがハイ（「１」）の場合
には、ステージ４の出力ＯＵＴ２がステージ１の入力Ｉ
Ｎ１に接続され、ステージ４の出力ＯＵＴ１がステージ
１の入力ＩＮ２に接続される。ライン９０上の信号ＳＥ
Ｌがロー（「０」）の場合には、ステージ３の出力ＯＵ
Ｔ１がステージ１の入力ＩＮ１に接続され、ステージ３
の出力ＯＵＴ２がステージ１の入力ＩＮ２に接続され
る。
入力ＩＮ１およびステージ１のＩＮ２に接続された、第
１のマルチプレクサ８６と第２のマルチプレクサ８８と
を更に備える。双方のマルチプクサは、３段発振器また
は４段発振器のいずれかで発振器部６８を動作させる、
ライン９０上の共通制御信号ＳＥＬによって制御され
る。ライン９０上の信号ＳＥＬがハイ（「１」）の場合
には、ステージ４の出力ＯＵＴ２がステージ１の入力Ｉ
Ｎ１に接続され、ステージ４の出力ＯＵＴ１がステージ
１の入力ＩＮ２に接続される。ライン９０上の信号ＳＥ
Ｌがロー（「０」）の場合には、ステージ３の出力ＯＵ
Ｔ１がステージ１の入力ＩＮ１に接続され、ステージ３
の出力ＯＵＴ２がステージ１の入力ＩＮ２に接続され
る。
【００２９】発振器部６８が３段発振器として動作する
場合には、ステージ３の出力が、直接的に、対応するス
テージ１の入力に導かれることに注目されたい。しか
し、４段発振器として動作する場合には、ステージ４の
出力は、ステージ１の入力と接続される前に交差させら
れる。これは、適切な発振のためには、最終段ステージ
の信号の反転が初段ステージの入力に与えられなければ
ならないためである。各ステージが自身で反転をしてい
るので、ステージの数が奇数の場合には、自動的に発生
した反転を利用している。一方、ステージの数が偶数の
場合には、ステージ１の入力への帰還入力の前に、最終
段の出力が（反転器（inverter）または上記のような交
差によって）反転される必要がある。
場合には、ステージ３の出力が、直接的に、対応するス
テージ１の入力に導かれることに注目されたい。しか
し、４段発振器として動作する場合には、ステージ４の
出力は、ステージ１の入力と接続される前に交差させら
れる。これは、適切な発振のためには、最終段ステージ
の信号の反転が初段ステージの入力に与えられなければ
ならないためである。各ステージが自身で反転をしてい
るので、ステージの数が奇数の場合には、自動的に発生
した反転を利用している。一方、ステージの数が偶数の
場合には、ステージ１の入力への帰還入力の前に、最終
段の出力が（反転器（inverter）または上記のような交
差によって）反転される必要がある。
【００３０】各ステージの各出力は、複数の位相のクロ
ックを出力する「タップ（tap）」を有する。すなわ
ち、発振器部６８は、複数の位相のクロックを提供す
る、複数のタップを有する多段遅延チェインの一例、す
なわち、遅延要素のチェインへのタッピングによって、
複数の位相シフトしたクロックを発生する回路の一例で
ある。ステージ１の出力ＯＵＴ１はφ１と標記され、ス
テージ２の出力ＯＵＴ１はφ２と標記され、ステージ３
の出力ＯＵＴ１はφ３と標記され、ステージ４の出力Ｏ
ＵＴ１はφ４と標記される。クロックφ1〜φ4の反転ク
ロックφ1 *〜φ4 *は、図に示すように、対応するステー
ジの出力ＯＵＴ２から得られる。
ックを出力する「タップ（tap）」を有する。すなわ
ち、発振器部６８は、複数の位相のクロックを提供す
る、複数のタップを有する多段遅延チェインの一例、す
なわち、遅延要素のチェインへのタッピングによって、
複数の位相シフトしたクロックを発生する回路の一例で
ある。ステージ１の出力ＯＵＴ１はφ１と標記され、ス
テージ２の出力ＯＵＴ１はφ２と標記され、ステージ３
の出力ＯＵＴ１はφ３と標記され、ステージ４の出力Ｏ
ＵＴ１はφ４と標記される。クロックφ1〜φ4の反転ク
ロックφ1 *〜φ4 *は、図に示すように、対応するステー
ジの出力ＯＵＴ２から得られる。
【００３１】図６（ａ）および図６（ｂ）は、バス７２
および／またはバス７４上の複数の位相のクロックを利
用して、入力周波数を逓倍した出力周波数ｆ1を発生す
る組合せロジックの二つの例の構成を示す。当業者には
周知のように、「組合せ（combinationalまたはcombina
toroal）」ロジックは、ＡＮＤ（論理積）、ＯＲ（論理
和）、ＮＡＮＤ、ＮＯＲ、ＸＯＲ（排他論理和）、また
はこれらと論理的に等価なもののようなクロック同期し
ない論理ゲートの組合せを意味する。したがって、組合
せロジックを介して伝搬する信号は、厳密には入力クロ
ックの位相に同期していない。しかし、組合せロジック
が高速であり、複雑すぎない場合には、組合せロジック
の遅延または「スキュー」は、多くの場合で、無視する
ことができ、考慮しなくとも充分である。
および／またはバス７４上の複数の位相のクロックを利
用して、入力周波数を逓倍した出力周波数ｆ1を発生す
る組合せロジックの二つの例の構成を示す。当業者には
周知のように、「組合せ（combinationalまたはcombina
toroal）」ロジックは、ＡＮＤ（論理積）、ＯＲ（論理
和）、ＮＡＮＤ、ＮＯＲ、ＸＯＲ（排他論理和）、また
はこれらと論理的に等価なもののようなクロック同期し
ない論理ゲートの組合せを意味する。したがって、組合
せロジックを介して伝搬する信号は、厳密には入力クロ
ックの位相に同期していない。しかし、組合せロジック
が高速であり、複雑すぎない場合には、組合せロジック
の遅延または「スキュー」は、多くの場合で、無視する
ことができ、考慮しなくとも充分である。
【００３２】図６（ａ）では、２個のＡＮＤゲート９
０、９２と、１個のＯＲゲート９４とを備える組合せロ
ジックを示している。ＡＮＤゲート９０はクロックφ１
とクロックφ３*とを入力し、ＡＮＤゲート９２はクロ
ックφ１*とクロックφ３とを入力する。ＡＮＤゲート
９０の出力とＡＮＤゲート９２の出力とはＯＲゲート９
４に入力し、ＯＲゲート９４は出力クロックｆ1を出力
する。図６（ａ）の組合せロジックの動作の結果、ライ
ン９０上の信号ＳＥＬがハイの場合、すなわち、発振器
部６８が４段モードの場合には、ＰＬＬへの入力クロッ
クの入力周波数のに倍の周波数の出力周波数ｆ１が生成
される。
０、９２と、１個のＯＲゲート９４とを備える組合せロ
ジックを示している。ＡＮＤゲート９０はクロックφ１
とクロックφ３*とを入力し、ＡＮＤゲート９２はクロ
ックφ１*とクロックφ３とを入力する。ＡＮＤゲート
９０の出力とＡＮＤゲート９２の出力とはＯＲゲート９
４に入力し、ＯＲゲート９４は出力クロックｆ1を出力
する。図６（ａ）の組合せロジックの動作の結果、ライ
ン９０上の信号ＳＥＬがハイの場合、すなわち、発振器
部６８が４段モードの場合には、ＰＬＬへの入力クロッ
クの入力周波数のに倍の周波数の出力周波数ｆ１が生成
される。
【００３３】図６（ｂ）では、ライン９０上の信号ＳＥ
Ｌがローの場合、すなわち、発振器部６８が３段モード
の場合に採用可能な組合せロジックを示している。図６
（ｂ）の組合せロジックは、３個のＡＮＤゲート９６、
９８、１００と、３個のＯＲゲート１０２、１０４、１
０６とを備える。ＯＲゲート１０２およびＯＲゲート１
０４は、夫々、信号ＥＮおよび信号ＥＮ*によって動作
可能となる。ＡＮＤゲート９６にはφ１およびφ３*が
入力する。ＡＮＤゲート９８にはφ１*およびφ２が入
力し、ＡＮＤゲート１００にはφ２*およびφ３が入力
し、ＯＲゲート１０２にはＡＮＤゲート９６の出力とＡ
ＮＤゲート９８の出力とが入力し、ＯＲゲート１０４に
はＡＮＤゲート１００の出力が入力し、ＯＲゲート１０
６にはＯＲゲート１０２の出力とＯＲゲート１０４の出
力とが入力する。ＯＲゲート１０６の出力が出力クロッ
クｆ1である。
Ｌがローの場合、すなわち、発振器部６８が３段モード
の場合に採用可能な組合せロジックを示している。図６
（ｂ）の組合せロジックは、３個のＡＮＤゲート９６、
９８、１００と、３個のＯＲゲート１０２、１０４、１
０６とを備える。ＯＲゲート１０２およびＯＲゲート１
０４は、夫々、信号ＥＮおよび信号ＥＮ*によって動作
可能となる。ＡＮＤゲート９６にはφ１およびφ３*が
入力する。ＡＮＤゲート９８にはφ１*およびφ２が入
力し、ＡＮＤゲート１００にはφ２*およびφ３が入力
し、ＯＲゲート１０２にはＡＮＤゲート９６の出力とＡ
ＮＤゲート９８の出力とが入力し、ＯＲゲート１０４に
はＡＮＤゲート１００の出力が入力し、ＯＲゲート１０
６にはＯＲゲート１０２の出力とＯＲゲート１０４の出
力とが入力する。ＯＲゲート１０６の出力が出力クロッ
クｆ1である。
【００３４】図６（ｂ）の動作の結果、入力クロックの
周波数の１．５倍の周波数の出力周波数が生成される。
これは、他の位相に接続されたトグルデバイスから供給
されたＥＮ信号およびＥＮ*信号によって、半サイクル
を交互に「マスクする（masking）」することによって
達成される。この例では、ＥＮは、φ１を入力する「ト
グル」フリップフロップによって生成され、ＥＮ*は、
φ３*を入力する「トグル」フリップフロップによって
生成される。
周波数の１．５倍の周波数の出力周波数が生成される。
これは、他の位相に接続されたトグルデバイスから供給
されたＥＮ信号およびＥＮ*信号によって、半サイクル
を交互に「マスクする（masking）」することによって
達成される。この例では、ＥＮは、φ１を入力する「ト
グル」フリップフロップによって生成され、ＥＮ*は、
φ３*を入力する「トグル」フリップフロップによって
生成される。
【００３５】他の様々な出力周波数を発生する、非常に
多くの組合せロジックが存在することが、以下に説明す
る例で明らかになるであろう。出力クロック周波数を、
入力周波数の整数倍とすることも可能であるし、非整数
倍とすることも可能である。組合せロジックを組合せた
り、拡張することによって、様々な出力周波数および／
または出力位相を得ることができる。
多くの組合せロジックが存在することが、以下に説明す
る例で明らかになるであろう。出力クロック周波数を、
入力周波数の整数倍とすることも可能であるし、非整数
倍とすることも可能である。組合せロジックを組合せた
り、拡張することによって、様々な出力周波数および／
または出力位相を得ることができる。
【００３６】特定の出力クロックの生成に使用される組
合せロジックの部品や相互接続は、いくつかのパターン
となる傾向がある。例えば、ｎ段発振器部６８の場合に
は、以下の式（１Ａ）を演算する組合せロジックを作る
ことにより、ｎが偶数であるかぎり、Ｎ倍の逓倍（すな
わち、出力クロック周波数ｆ1が入力クロック周波数ｆ0
／ＭのＮ倍となる）が可能である。
合せロジックの部品や相互接続は、いくつかのパターン
となる傾向がある。例えば、ｎ段発振器部６８の場合に
は、以下の式（１Ａ）を演算する組合せロジックを作る
ことにより、ｎが偶数であるかぎり、Ｎ倍の逓倍（すな
わち、出力クロック周波数ｆ1が入力クロック周波数ｆ0
／ＭのＮ倍となる）が可能である。
【００３７】
【数１】 ここでは、もちろん、「×」はＡＮＤ演算であり、
「＋」はＯＲ演算である。組合せロジックを構築するに
は、ＡＮＤ演算をＡＮＤゲートで実行し、ＯＲ演算をＯ
Ｒゲートで実行するか、これらの論理的な等価物で実行
することとすることが可能である。
「＋」はＯＲ演算である。組合せロジックを構築するに
は、ＡＮＤ演算をＡＮＤゲートで実行し、ＯＲ演算をＯ
Ｒゲートで実行するか、これらの論理的な等価物で実行
することとすることが可能である。
【００３８】また、例えば、ｎ段発振器部６８の場合に
は、以下の式（１Ｂ）を演算する組合せロジックを作る
ことにより、ｎが奇数であるかぎり、Ｎ倍の逓倍（すな
わち、出力クロック周波数ｆ1が入力クロック周波数ｆ0
／ＭのＮ倍となる）が可能である。
は、以下の式（１Ｂ）を演算する組合せロジックを作る
ことにより、ｎが奇数であるかぎり、Ｎ倍の逓倍（すな
わち、出力クロック周波数ｆ1が入力クロック周波数ｆ0
／ＭのＮ倍となる）が可能である。
【００３９】
【数２】
【００４０】ここで、多段発振器部６８と組合せロジッ
ク部７０との間では、共働的な組合せが存在することに
注目されたい。出力クロックについて５０％のデューテ
ィサイクルを生成するためには、発振器部６８に要求が
なされる。そして、発振器部６８によって生成された様
々な位相を適切に組合せることにより、入力クロック周
波数を所望の通りに逓倍し、および／または所望の位相
の有する、５０％のデューティサイクル（すなわち、各
サイクルにおいて「ハイ」と「ロー」との時間が同一で
ある）を有する出力クロックが生成される。
ク部７０との間では、共働的な組合せが存在することに
注目されたい。出力クロックについて５０％のデューテ
ィサイクルを生成するためには、発振器部６８に要求が
なされる。そして、発振器部６８によって生成された様
々な位相を適切に組合せることにより、入力クロック周
波数を所望の通りに逓倍し、および／または所望の位相
の有する、５０％のデューティサイクル（すなわち、各
サイクルにおいて「ハイ」と「ロー」との時間が同一で
ある）を有する出力クロックが生成される。
【００４１】図７は、入力クロックの周波数の３倍の周
波数を有する出力ｆ1を提供する３段発振器部６８のタ
イミング図である。この発振器部は奇数段であるので、
式（１Ｂ）が使用されることに留意されたい。この例で
は、式（１Ｂ）にｎ＝３を代入して得られる、 φOUT＝（φ１×φ３）＋（φ１×φ２）＋（φ２×φ３） …（２） を実行する組合せロジックとなる。
波数を有する出力ｆ1を提供する３段発振器部６８のタ
イミング図である。この発振器部は奇数段であるので、
式（１Ｂ）が使用されることに留意されたい。この例で
は、式（１Ｂ）にｎ＝３を代入して得られる、 φOUT＝（φ１×φ３）＋（φ１×φ２）＋（φ２×φ３） …（２） を実行する組合せロジックとなる。
【００４２】図７のタイミング図では、ＡＮＤ演算によ
って「１」となる（being “ANDED” together）信号の
部分を太線で強調している。φ１はφ２とＡＮＤ演算さ
れ、φ１はφ３とＡＮＤ演算され、φ２はφ３とＡＮＤ
演算される。これらのＡＮＤ演算の結果がＯＲ演算（OR
ING）された結果が出力クロックｆ1となる。
って「１」となる（being “ANDED” together）信号の
部分を太線で強調している。φ１はφ２とＡＮＤ演算さ
れ、φ１はφ３とＡＮＤ演算され、φ２はφ３とＡＮＤ
演算される。これらのＡＮＤ演算の結果がＯＲ演算（OR
ING）された結果が出力クロックｆ1となる。
【００４３】図８は、４段発振器部６８に関する、いく
つかのタイプの組合せ回路のタイミング図である。すな
わち、図８のＡ部は４倍の逓倍の場合を示し、一方Ｂ部
は２倍の逓倍の場合を示す。１倍の逓倍は、出力クロッ
クｆ1として、φ１を直接取り出すことによって得られ
ることに留意されたい。すなわち、φ１が出力クロック
ｆ1として使用される場合には、周波数ｆ1＝φ１の出力
クロックを生成するためには、組合せロジックを無くし
たり、「入力そのままを出力する（null）」組合せロジ
ックを使用したりすることができる。
つかのタイプの組合せ回路のタイミング図である。すな
わち、図８のＡ部は４倍の逓倍の場合を示し、一方Ｂ部
は２倍の逓倍の場合を示す。１倍の逓倍は、出力クロッ
クｆ1として、φ１を直接取り出すことによって得られ
ることに留意されたい。すなわち、φ１が出力クロック
ｆ1として使用される場合には、周波数ｆ1＝φ１の出力
クロックを生成するためには、組合せロジックを無くし
たり、「入力そのままを出力する（null）」組合せロジ
ックを使用したりすることができる。
【００４４】（図８のＢ部で）２倍に逓倍された周波数
を得るために、組合せロジックは、 φOUT＝（φ１×φ３*）＋（φ１*×φ３） …（３） を演算する。様々な波形の太線部分は、周波数ｆ1の出
力波形を生成する、ＡＮＤ演算によって「１」となる部
分を示す。
を得るために、組合せロジックは、 φOUT＝（φ１×φ３*）＋（φ１*×φ３） …（３） を演算する。様々な波形の太線部分は、周波数ｆ1の出
力波形を生成する、ＡＮＤ演算によって「１」となる部
分を示す。
【００４５】（図８のＡ部で）４倍に逓倍された周波数
を得るために、組合せロジックは、 φOUT＝（φ１×φ２）＋（φ３×φ４） ＋（φ１*×φ２*）＋（φ３*×φ４*） …（４） を演算する。この組合せロジックは、ｎが偶数であり、
Ｎ倍の逓倍が要求されるｎ段発振器部に関する一般的式
である式（１Ａ）の一具体例であるこＴに留意された
い。理解の容易のために、ここでも、ＡＮＤ演算によっ
て「１」となる部分を太線で示している。
を得るために、組合せロジックは、 φOUT＝（φ１×φ２）＋（φ３×φ４） ＋（φ１*×φ２*）＋（φ３*×φ４*） …（４） を演算する。この組合せロジックは、ｎが偶数であり、
Ｎ倍の逓倍が要求されるｎ段発振器部に関する一般的式
である式（１Ａ）の一具体例であるこＴに留意された
い。理解の容易のために、ここでも、ＡＮＤ演算によっ
て「１」となる部分を太線で示している。
【００４６】様々な位相のＶＣＯ出力クロックが生成さ
れることに注目されたい。例えば、４段ＶＣＯを実装し
た図８のタイミング図を参照すると、φOUT1＝φREF×
２およびφOUT2＝（φREF×２）＋９０°の双方が、 φOUT1＝（φ１×φ３*）＋（φ１*×φ３） …（５） φOUT2＝φOUT1＋９０° ＝（φ２×φ４*）＋（φ２*×φ４） …（６） を演算する組合せロジックによって、直接的に得られ
る。すなわち、上記の例は、周波数が逓倍された複数の
クロックおよび複数の位相を有する複数のクロックの双
方が、適切な組合せロジックを用意することで本発明に
よって得ることができる。
れることに注目されたい。例えば、４段ＶＣＯを実装し
た図８のタイミング図を参照すると、φOUT1＝φREF×
２およびφOUT2＝（φREF×２）＋９０°の双方が、 φOUT1＝（φ１×φ３*）＋（φ１*×φ３） …（５） φOUT2＝φOUT1＋９０° ＝（φ２×φ４*）＋（φ２*×φ４） …（６） を演算する組合せロジックによって、直接的に得られ
る。すなわち、上記の例は、周波数が逓倍された複数の
クロックおよび複数の位相を有する複数のクロックの双
方が、適切な組合せロジックを用意することで本発明に
よって得ることができる。
【００４７】当業者には周知である、図３の分周器４
８、比較器４０、およびループフィルタ５２の機能の実
現には多数の方式があることに留意されたい。こうした
様々な設計は、本発明においては等価である。更に、多
段発振器部６８と同様に動作するＶＣＯ発振器には、い
くつかの周知の設計が存在する。本発明の組合せロジッ
ク部７０に対して適当な位相のクロックを生成すること
ができれば、これらは本発明の範囲内で等価である。当
業者は、所望の応用のために、適当な出力クロック周波
数と適当な位相を生成する組合せロジックを設計するこ
とが可能であろう。（ＡＮＤゲート、ＯＲゲート等のよ
うな）ディスクリートな論理ゲートの組合せの機能を、
こうしたディスクリートな論理ゲートを使用せずに集積
回路中に機能的に等価なロジックを実装することができ
ることを当業者はしっていることにも留意すべきであ
る。
８、比較器４０、およびループフィルタ５２の機能の実
現には多数の方式があることに留意されたい。こうした
様々な設計は、本発明においては等価である。更に、多
段発振器部６８と同様に動作するＶＣＯ発振器には、い
くつかの周知の設計が存在する。本発明の組合せロジッ
ク部７０に対して適当な位相のクロックを生成すること
ができれば、これらは本発明の範囲内で等価である。当
業者は、所望の応用のために、適当な出力クロック周波
数と適当な位相を生成する組合せロジックを設計するこ
とが可能であろう。（ＡＮＤゲート、ＯＲゲート等のよ
うな）ディスクリートな論理ゲートの組合せの機能を、
こうしたディスクリートな論理ゲートを使用せずに集積
回路中に機能的に等価なロジックを実装することができ
ることを当業者はしっていることにも留意すべきであ
る。
【００４８】以上、本発明をいくつかの好適な実施例に
ついて説明したが、上記のように本発明の範囲内で様々
な変更、置換などが可能である。したがって、本発明は
上記の実施例に限定されるものではない。
ついて説明したが、上記のように本発明の範囲内で様々
な変更、置換などが可能である。したがって、本発明は
上記の実施例に限定されるものではない。
【図１】従来のフェーズロックループ（「ＰＬＬ」）の
ブロック図である。
ブロック図である。
【図２】従来の電圧制御発振器（「ＶＣＯ」）の構成図
である。
である。
【図３】本発明のＰＬＬのブロック図である。
【図４】本発明のＶＣＯのブロック図である。
【図５】本発明のＶＣＯの多段発振器の構成図である。
【図６】本発明のＶＣＯの組合せロジック部の例の説明
図である。
図である。
【図７】本発明のフェーズロックループの動作を説明す
るタイミング図（その１）である。
るタイミング図（その１）である。
【図８】本発明のフェーズロックループの動作を説明す
るタイミング図（その２）である。
るタイミング図（その２）である。
１０…ＰＬＬ、１４…（１／Ｍ）分周器、１８…比較
器、２２…ループフィルタ、２６…ＶＣＯ、２８…（１
／Ｎ）分周器、３２，３４，３６，３８…ラッチ、４６
…ＰＬＬ、４８…（１／Ｍ）分周器、５０…比較器、５
２…ループフィルタ、５４…ＶＣＯ、６６…組合せロジ
ック部、６８…多段発振器部、７８，８０，８２，８４
…ラッチ、８６，８８…マルチプレクサ、９０，９４，
９６，９８，１００…ＡＮＤゲート、９４，１０２，１
０４，１０６…ＯＲゲート。
器、２２…ループフィルタ、２６…ＶＣＯ、２８…（１
／Ｎ）分周器、３２，３４，３６，３８…ラッチ、４６
…ＰＬＬ、４８…（１／Ｍ）分周器、５０…比較器、５
２…ループフィルタ、５４…ＶＣＯ、６６…組合せロジ
ック部、６８…多段発振器部、７８，８０，８２，８４
…ラッチ、８６，８８…マルチプレクサ、９０，９４，
９６，９８，１００…ＡＮＤゲート、９４，１０２，１
０４，１０６…ＯＲゲート。
Claims (34)
- 【請求項１】 入力クロック周波数を有する入力クロッ
クと、ＶＣＯクロック周波数を有するＶＣＯクロックと
を入力し、前記入力クロック周波数から抽出された信号
と前記ＶＣＯクロック周波数から抽出された信号とを比
較し、比較器出力信号を出力する比較器と、 前記比較器出力信号を入力し、ＶＣＯ制御信号を生成す
るＶＣＯ制御器と、 電圧制御発振器であって、 （ａ）前記ＶＣＯ制御信号の制御の下で、定常状態条件
で前記ＶＣＯクロック周波数で発振し、前記ＶＣＯクロ
ック周波数を有する、複数の位相のクロックを生成する
多段発振器部と、 （ｂ）前記複数の位相のクロックの複数を入力し、入力
した前記複数の位相のクロックを組合せて、前記ＶＣＯ
クロック周波数を逓倍した出力クロック周波数を有する
出力クロックを出力する組合せロジック部とを備える電
圧制御発振器とを備えるフェーズロックループ。 - 【請求項２】 前記入力クロック周波数が前記ＶＣＯク
ロック周波数よりも大きい場合には、前記比較器出力信
号は第１のタイプであり、前記入力クロック周波数が前
記ＶＣＯクロック周波数よりも小さい場合には、前記比
較器出力信号は第２のタイプである、請求項１記載のフ
ェーズロックループ。 - 【請求項３】 前記ＶＣＯ制御器は、前記比較器出力信
号によって制御されるループフィルタを備える、請求項
２記載のフェーズロックループ。 - 【請求項４】 前記多段発振器部は複数のラッチを備
え、初段のラッチを除く夫々のラッチの入力は前段のラ
ッチの出力と接続され、初段のラッチの入力は最終段の
ラッチの出力と接続され、夫々のラッチは前記ＶＣＯ制
御信号によって制御された期間の遅延を発生し、前記複
数の位相のクロックを前記複数のラッチの出力から出力
する、請求項１記載のフェーズロックループ。 - 【請求項５】 前記複数のラッチの夫々は一対の入力と
一対の出力を有し、第１の出力は第１の入力が位相遅延
されたものであり、第２の出力は第２の入力が位相遅延
されたものであるとともに前記第１の出力の反転であ
り、前記初段のラッチを除いた夫々のラッチの第１の入
力は前段のラッチの第１の出力に接続されるとともに、
夫々のラッチの第２の入力は前段のラッチの第２の出力
に接続される、請求項４記載のフェーズロックループ。 - 【請求項６】 前記複数のラッチの数は偶数であり、前
記最終段のラッチの第１の出力は前記初段のラッチの第
２の入力に接続され、前記最終段のラッチの第２の出力
は前記初段のラッチの第１の入力に接続される、請求項
５記載のフェーズロックループ。 - 【請求項７】 前記複数のラッチの数は奇数であり、前
記最終段のラッチの第１の出力は前記初段のラッチの第
１の入力に接続され、前記最終段のラッチの第２の出力
は前記初段のラッチの第２の入力に接続される、請求項
５記載のフェーズロックループ。 - 【請求項８】 前記複数の位相のクロックは、前記複数
のラッチの第１の出力から取り出された複数の位相のク
ロックおよび前記複数のラッチの第２の出力から取り出
された複数の位相の反転クロックである、請求項５記載
のフェーズロックループ。 - 【請求項９】 前記組合せロジックは複数の出力クロッ
クを生成する、請求項１記載のフェーズロックループ。 - 【請求項１０】 前記複数の出力クロックは、逓倍され
た周波数を有する、請求項９記載のフェーズロックルー
プ。 - 【請求項１１】 前記複数の出力クロックは、互いに異
なるクロック位相を有する、請求項１０記載のフェーズ
ロックループ。 - 【請求項１２】 前記比較器への前記ＶＣＯクロックと
接続されたフィードバック分周器を更に備え、前記ＶＣ
Ｏクロック周波数が、前記フィードバック分周器の分周
比によって決定される値で前記入力クロック周波数を逓
倍した周波数である、請求項１記載のフェーズロックル
ープ。 - 【請求項１３】 ＶＣＯ制御信号の制御の下で、定常状
態条件でＶＣＯクロック周波数で発振し、前記ＶＣＯク
ロック周波数を有する、複数の位相のクロックを生成す
る多段発振器部と、 前記複数の位相のクロックの複数を入力し、入力した前
記複数の位相のクロックを組合せて、前記ＶＣＯクロッ
ク周波数を逓倍した出力クロック周波数を有する出力ク
ロックを出力する組合せロジック部とを備える電圧制御
発振器。 - 【請求項１４】 前記多段発振器部は複数のラッチを備
え、初段のラッチを除く夫々のラッチの入力は前段のラ
ッチの出力と接続され、初段のラッチの入力は最終段の
ラッチの出力と接続され、夫々のラッチは前記ＶＣＯ制
御信号によって制御された期間の遅延を発生し、前記複
数の位相のクロックを前記複数のラッチの出力から出力
する、請求項１３記載の電圧制御発振器。 - 【請求項１５】 前記複数のラッチの夫々は一対の入力
と一対の出力を有し、第１の出力は第１の入力が位相遅
延されたものであり、第２の出力は第２の入力が位相遅
延されたものであるとともに、前記第１の出力の反転で
あり、前記初段のラッチを除いた夫々のラッチの第１の
入力は前段のラッチの第１の出力に接続されるととも
に、夫々のラッチの第２の入力は前段のラッチの第２の
出力に接続される、請求項１４記載の電圧制御発振器。 - 【請求項１６】 前記複数のラッチの数は偶数であり、
前記最終段のラッチの第１の出力は前記初段のラッチの
第２の入力に接続され、前記最終段のラッチの第２の出
力は前記初段のラッチの第１の入力に接続される、請求
項１５記載の電圧制御発振器。 - 【請求項１７】 前記複数のラッチの数は奇数であり、
前記最終段のラッチの第１の出力は前記初段のラッチの
第１の入力に接続され、前記最終段のラッチの第２の出
力は前記初段のラッチの第２の入力に接続される、請求
項１５記載の電圧制御発振器。 - 【請求項１８】 前記複数の位相のクロックは、前記複
数のラッチの第１の出力から取り出された複数の位相の
クロックおよび前記複数のラッチの第２の出力から取り
出された複数の位相の反転クロックである、請求項１５
記載の電圧制御発振器。 - 【請求項１９】 前記初段のラッチの第１の入力と接続
される出力を有する第１のマルチプレクサと、前記初段
のラッチの第２の入力と接続される出力を有する第２の
マルチプレクサとを更に備え、前記第１のマルチプレク
サおよび前記第２のマルチプレクサの双方は、前記複数
のラッチの複数の出力と接続される複数の入力を有し、
選択信号に応答して、前記発振器部に対して複数のステ
ージの一つを選択する、請求項１５記載の電圧制御発振
器。 - 【請求項２０】 前記組合せロジック部は、論理積ゲー
トおよび論理和ゲートを備える、請求項１３記載の電圧
制御発振器。 - 【請求項２１】 前記組合せロジック部は、ｎが偶数で
あるｎ段発振器に関して、前記ＶＣＯクロック周波数を
Ｎ倍に逓倍するにあたって、 【数１】 なる演算を実行する、請求項２０記載の電圧制御発振
器。 - 【請求項２２】 前記組合せロジック部は、ｎが奇数で
あるｎ段発振器に関して、前記ＶＣＯクロック周波数を
Ｎ倍に逓倍するにあたって、 【数２】 なる演算を実行する、請求項２０記載の電圧制御発振
器。 - 【請求項２３】 前記組合せロジック部は、複数の出力
クロックを生成する、請求項１３記載の電圧制御発振
器。 - 【請求項２４】 前記複数の出力クロックは、逓倍され
た周波数を有する、請求項２３記載の電圧制御発振器。 - 【請求項２５】 前記複数の出力クロックは、互いに異
なるクロック位相を有する、請求項２３記載の電圧制御
発振器。 - 【請求項２６】 入力クロック周波数を有する入力クロ
ックを遅延チェインに与えるステップと、 ラッチの前記チャインをタッピングすることにより、複
数の位相シフトされたクロックを発生するステップと、 組合せロジック中で複数の位相シフトされたクロックを
組合せて、前記入力クロック周波数を逓倍した出力クロ
ック周波数を有する出力クロックを発生するステップと
を備える入力クロック周波数の逓倍方法。 - 【請求項２７】 前記組合せロジック中で複数の位相シ
フトされたクロックを組合せる前記ステップは、複数の
出力クロックを生成する、請求項２６記載の方法。 - 【請求項２８】 前記複数の出力クロックは、逓倍され
た周波数を有する、請求項２７記載の方法。 - 【請求項２９】 前記複数の出力クロックは、互いに異
なるクロック位相を有する、請求項２７記載の方法。 - 【請求項３０】 発振のために、電子回路の一部とし
て、ある遅延要素の出力が前段の遅延要素の出力から位
相シフトされる、遅延要素のループ状のチェインを作成
するステップと、 電子回路の一部として組合せロジックを作成するステッ
プと、 前記遅延要素の複数の前記出力と前記組合せロジックと
を接続し、前記組合せロジックの出力信号の出力周波数
を前記遅延要素のループ状のチェインの発振周波数を逓
倍した周波数とするステップとを備える電圧制御発振器
の製造方法。 - 【請求項３１】 前記遅延要素はラッチを備える、請求
項３０記載の方法。 - 【請求項３２】 前記組合せロジックは、複数の出力ク
ロックを生成する、請求項３１記載の方法。 - 【請求項３３】 前記複数の出力クロックは、逓倍され
た周波数を有する、請求項３２記載の方法。 - 【請求項３４】 前記複数の出力クロックは、互いに異
なるクロック位相を有する、請求項３２記載の方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/547,418 US5614868A (en) | 1995-10-24 | 1995-10-24 | Phase locked loop having voltage controlled oscillator utilizing combinational logic |
| US08/547418 | 1995-10-24 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09266444A true JPH09266444A (ja) | 1997-10-07 |
Family
ID=24184575
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8282535A Pending JPH09266444A (ja) | 1995-10-24 | 1996-10-24 | 組合せロジックを利用した電圧制御発振器を有するフェーズロックループ |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5614868A (ja) |
| EP (1) | EP0771075A3 (ja) |
| JP (1) | JPH09266444A (ja) |
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|---|---|---|---|---|
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| US7035351B1 (en) | 1998-07-24 | 2006-04-25 | Gct Semiconductor, Inc. | Automatic gain control loop apparatus |
| US6424192B1 (en) | 1998-07-24 | 2002-07-23 | Gct Semiconductor, Inc. | Phase lock loop (PLL) apparatus and method |
| US6313688B1 (en) | 1998-07-24 | 2001-11-06 | Gct Semiconductor, Inc. | Mixer structure and method of using same |
| US6194947B1 (en) | 1998-07-24 | 2001-02-27 | Global Communication Technology Inc. | VCO-mixer structure |
| US6483355B1 (en) | 1998-07-24 | 2002-11-19 | Gct Semiconductor, Inc. | Single chip CMOS transmitter/receiver and method of using same |
| US6754478B1 (en) | 1998-07-24 | 2004-06-22 | Gct Semiconductor, Inc. | CMOS low noise amplifier |
| TW587874U (en) * | 1999-04-27 | 2004-05-11 | Seiko Epson Corp | Clock generating circuit, serial/parallel converting device, parallel/serial converting device and semiconductor device |
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| US8116321B2 (en) * | 2004-06-16 | 2012-02-14 | Thomson Licensing | System and method for routing asynchronous signals |
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| CN101562440B (zh) | 2009-05-12 | 2010-11-10 | 华为技术有限公司 | 延迟模块和方法、时钟检测装置及数字锁相环 |
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| US8378723B1 (en) | 2010-10-22 | 2013-02-19 | Altera Corporation | Voltage-controlled-oscillator circuitry with power supply noise rejection |
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| CN109495104A (zh) * | 2018-11-14 | 2019-03-19 | 四川长虹电器股份有限公司 | 锁相环内部延时电路和锁相环 |
| US10958277B1 (en) | 2019-09-05 | 2021-03-23 | Cobham Colorado Springs Inc. | PLL with multiple and adjustable phase outputs |
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| FR2709624B1 (fr) * | 1993-08-31 | 1995-11-17 | Sgs Thomson Microelectronics | Synthétiseur de fréquence. |
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| JPH07231223A (ja) * | 1994-02-18 | 1995-08-29 | Sony Corp | 周波数逓倍回路 |
| US5422603A (en) * | 1994-06-02 | 1995-06-06 | International Business Machines Corporation | CMOS frequency synthesizer |
-
1995
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1996
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- 1996-10-24 JP JP8282535A patent/JPH09266444A/ja active Pending
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| Publication number | Publication date |
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| EP0771075A3 (en) | 1997-12-03 |
| EP0771075A2 (en) | 1997-05-02 |
| US5614868A (en) | 1997-03-25 |
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