JPH11110067A - 半導体集積回路 - Google Patents

Abstract

(57)【要約】 【課題】 ＥＭＩ強度を各周波数成分に分散させ、ＥＭ
Ｉ強度の低減を的確に行える半導体集積回路を得る。 【解決手段】 内部論理回路を複数のブロック３７，３
８，３９，４０に分割し、異なるデューティ比を持つ複
数のクロック信号を、複数の前記内部論理回路ブロック
３７，３８，３９，４０にそれぞれ印加する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、内部クロックに
よるＥＭＩの奇数倍に集中し発生する動作周波数をデュ
ーティ（duty）比を変化させることができるデューティ
比コントロール回路を用い平均化させ、全体の電磁波妨
害：ＥＭＩ（=Electro-Magnetic Interference）強度を
下げることができる半導体集積回路に関するものであ
る。

【０００２】

【従来の技術】近年、パソコン等の情報通信機器分野の
高速化が進んでいる。しかし、高速化によりノイズが大
きな問題となっており、ＡＳＩＣ内から発生するＥＭＩ
等により、引き起こされる周辺機器の影響が問題になっ
ている。

【０００３】従来の半導体集積回路には、水晶発振子も
しくはマイコン等からの外部クロックにより供給され、
動作を行っている。通常外部からのクロックは、デュー
ティ５０％の波形を用いているため、内部クロックによ
るＥＭＩは動作周波数の奇数倍に集中して発生をする。

【０００４】図２５は、従来の半導体集積回路を示すも
のであり、図２５（ａ）は、その構成図、図２５（ｂ）
は、その周波数成分および強度を示すものである。図２
５（ａ）において、２はＡＳＩＣ、３はＡＳＩＣ２内の
内部ロジックからなる内部論理回路である。この半導体
集積回路では、図２５（ｂ）に示すように、そのＥＭＩ
強度は特定の周波数成分に集中し、大きな値を示してい
る。このため、各周波数成分のＥＭＩ強度を分散させ、
平均化させる回路が必要である。

【０００５】このようなＥＭＩ強度抑制のための先行技
術としては、特開平４−３１０６９９号公報がある。こ
れは、２つ以上のデューティ比をもつクロック信号をカ
ウンタにより生成し、ＥＭＩ強度を低減するものであ
る。

【０００６】

【発明が解決しようとする課題】この発明は、このよう
なＥＭＩ強度の低減を的確に行うことができる半導体集
積回路を得ようとするものである。

【０００７】

【課題を解決するための手段】第１の発明の半導体集積
回路においては、電圧調整信号に応じて動作し、異なる
遅延値を持つ複数の出力を導出できる発振器と、印加さ
れたクロック入力信号と前記発振器の任意の出力との位
相を比較し、位相を一致させるように発振器の周波数を
調整できる位相比較回路と、前記発振器の各出力から異
なるデューティ比を持つ複数のクロック信号を出力でき
るクロック生成回路と、複数ブロックに分割された複数
の内部論理回路ブロックとを備え、前記クロック生成回
路からの複数のクロックを複数の前記内部論理回路ブロ
ックにそれぞれ印加するものである。

【０００８】第２の発明の半導体集積回路においては、
電圧調整信号により、遅延値を可変にできるインバータ
を奇数段リング状に接続した発振器と、印加されたクロ
ック入力信号と前記発振器を構成する任意のインバータ
の出力の位相を比較し、位相を一致させるように発振器
の周波数を調整できる位相比較回路と、前記発振器の各
インバータの出力から異なるデューティ比を持つ複数の
クロック信号を出力できるクロック生成回路と、複数ブ
ロックに分割された複数の内部論理回路ブロックとを備
え、前記クロック生成回路からの複数のクロックを複数
の前記内部論理回路ブロックにそれぞれ印加するもので
ある。

【０００９】第３の発明の半導体集積回路においては、
前記発振器の各出力から異なるデューティ比を持つ複数
のクロックを各周期ごとに切り替えてクロック信号を複
数出力できるクロック生成回路を備え、クロック生成回
路からの複数のクロックを各周期ごとに切り替えて複数
の内部論理回路ブロックにそれぞれに印加するものであ
る。

【００１０】

【発明の実施の形態】

実施の形態１．図１から図１３までは、この発明の前提
となる基本回路を示すものである。図１は、この発明の
前提となるデューティ比コントロール回路の基本回路の
一例を示す全体構成図である。図１において、３はＡＳ
ＩＣ内の内部ロジック回路、４はデューティ比コントロ
ール回路１であり、デューティ比コントロール回路１：
４から出力されるクロック５により動作を行う。

【００１１】図２は、図１に示される基本回路に使用さ
れるデューティ比コントロール回路１：４の回路構成図
である。６はＰＬＬ（=Phase Lock Loop）であり、８は
デューティ比選択回路１である。ＰＬＬ６からの出力７
をデューティ比選択回路１：８が受ける。

【００１２】図３は、図２の回路構成に用いられている
ＰＬＬの回路図であり、９の囲いの部分は、ＶＣＯ（=V
oltage Controlled Osillator ）であり、１５はＶＣＯ
９の初段出力、１６は二段目出力、１７は三段目出力、
１８は四段目出力、１９は最終段出力である。

【００１３】外部からのクロック１をＰＬＬ６で受け、
ＰＬＬ６を構成するＶＣＯ９の各段からの出力を取り出
す。ＰＬＬ６のＶＣＯ９内の各ブロック１０，１１，１
２，１３，１４は、同一の回路により構成されている。
すなわち、各ブロックの持つ遅延時間は、同一である。

【００１４】この説明では、ＶＣＯ９は５段で動作を行
う。また、ＶＣＯ９内の各ブロック１０，１１，１２，
１３，１４は、それぞれπ／５［ｒａｄ］の遅延時間を
持つものとする。これらＶＣＯ９内の各ブロック１０，
１１，１２，１３，１４は、それぞれインバータで構成
され、全体として遅延値を可変にできるインバータを奇
数段リング状に接続した発振器の形態となっている。

【００１５】ＶＣＯ９から取り出された各段の出力１５
（clk1），１６（clk2），１７（clk3），１８（clk
4），１９（clk5）は、デューティ比選択回路１：８へ
入力される。

【００１６】図４にデューティ比選択回路を示す。２０
はセレクタであり、その動作タイミングは、図６のタイ
ミングチャートに示す通りである。デューティ比選択回
路８では、１６（clk2），１７（clk3），１８（clk
4），１９（clk5）は、１５（clk1）との遅延時間分の
パルスを生成する。

【００１７】ＶＣＯ９から取り出した各段の出力１６
（clk2），１７（clk3），１８（clk4），１９（clk5）
の反転を２０のセレクタに入力する。セレクタ２０で
は、外部から（マイコン等）の２ビットの制御データ２
１（Ｄ０），２２（Ｄ１）により、出力１６，１７，１
８，１９のうちいずれかのパルスを選択して、１５（cl
k1）に同期したクロック５を出力し、内部ロジック３へ
クロックを供給する。図５は、セレクタ２０の入出力に
係わる真理値表を示すものである。

【００１８】図６に、デューティ比コントロール回路１
のタイミングを示す。また、デューティ比５０％からθ
［ｒａｄ］だけデューティをずらした波形の周波数成分
は、表１に示す式から求められる。

【００１９】

【表１】

【００２０】そのＥＭＩ強度分布は、表２に示す通りで
ある。

【００２１】

【表２】

【００２２】これにより、基準周波数の奇数倍と偶数倍
がそれぞれ等しくなるようなクロックを生成できるた
め、全体のＥＭＩ強度を下げることができる。

【００２３】図７は、基準周波数の奇数倍と偶数倍が等
しくなり、ＥＭＩ強度の低下を示すものである。デュー
ティ５０％からθ［ｒａｄ］だけデューティ比がずれた
波形をデューティ比コントロール回路１で生成した（こ
こでは、（Ｄ１，Ｄ０）＝（１，０）が選択された）場
合を示す。

【００２４】図８は、この発明の前提となる基本回路の
他の例を示すデューティ比コントロール回路２の全体構
成図である。２はＡＳＩＣ、３はＡＳＩＣ２内の内部ロ
ジック回路、２３はデューティ比コントロール回路２で
あり、デューティ比コントロール回路２：２３から出力
されるクロック２４により内部ロジック回路３は動作を
行う。

【００２５】図９は、図８に示す回路に使用されるデュ
ーティ比コントロール回路２の回路構成図である。６は
ＰＬＬであり、２５はデューティ比選択回路２である。
ＰＬＬ６からの出力７をデューティ比選択回路２５が受
ける。

【００２６】また、３１は外部から（マイコン等によ
る）信号デューティ比選択回路の動作モードおよび停止
モードを制御する信号である。上記と同様に、外部から
のクロック１をＰＬＬ６で受け、ＰＬＬ６を構成するＶ
ＣＯ９の各段からの出力を取り出す。また、この説明で
は、上記と同様に、ＶＣＯは５段構成で、ＶＣＯ内の各
ブロック１０，１１，１２，１３，１４は、それぞれπ
／５［ｒａｄ］の遅延時間を持つものとする。ＶＣＯ９
から取り出された各段の出力１５（clk1），１６（clk
2），１７（clk3），１８（clk4），１９（clk5）は、
デューティ比選択回路２：２５へ入力される。

【００２７】図１０にデューティ比選択回路２を示す。
２６はセレクタであり、動作は図６の通りである。ま
た、２７および２８はフリップフロップであり、動作は
図１１の通りである。デューティ比選択回路２では、１
６（clk2），１７（clk3），１８（clk4），１９（clk
5）は、１５（clk1）との遅延時間分のパルスを生成す
る。

【００２８】ＶＣＯ９から取り出した各段の出力１６
（clk2），１７（clk3），１８（clk4），１９（clk5）
の反転と１５（clk1）との差をセレクタ２６に入力す
る。セレクタ２６は、セレクト信号２４，２５の２ｂｉ
ｔのアップカウンタにより、（２５(S1)，２４(S0)）＝
（０，０）→（０，１）→（１，０）→（１，１）→
（０，０）→・・・と１５（clk1）に同期して、カウン
トを繰り返す（２５が上位ビット、２４が下位ビットで
ある）。セレクタ２６の（Ｒｅｓ）信号が“Ｌ”時に
は、内部ロジックへ供給するクロック２４を遮断し、
“Ｌ”を出力する。“Ｈ”時にクロックの供給を行う。

【００２９】内部ロジック３に供給するクロック２４
は、図１２に示すように、１５（clk1）と１６（clk2）
の遅延時間分のパルス（clk1−clk2）：以下このように
表す）→１５（clk1）と１７（clk3）の遅延時間分のパ
ルス（clk1−clk3）：以下このように表す）→１５（cl
k1）と１８（clk4）の遅延時間分のパルス（clk1−clk
4）：以下このように表す）→１５（clk1）と１９（clk
5）の遅延時間分のパルス（clk1−clk5）：以下このよ
うに表す）→（clk1−clk2）と１５（clk1）に同期し
て、一周期ごとに順次パルスを生成し、内部ロジック３
へクロックを供給する。

【００３０】これにより内部回路に伝搬するときに、ク
ロックのデューティ比が変化し、所望の効果が得られな
くとも、常にデューティ比を変化させるようなデューテ
ィ比コントロール回路を用いると、全体のＥＭＩ強度
は、それぞれの周波数に均等化されるため、全体にＥＭ
Ｉ強度を下げることが可能である。

【００３１】図１３では、デューティ比コントロール回
路２においてデューティ５０％から１／５π［ｒａ
ｄ］，２／５π［ｒａｄ］，３／５π［ｒａｄ］，４／
５π［ｒａｄ］だけデューティ比がずれた波形の周波数
成分と強度を示す。

【００３２】図１４は、この発明によるデューティ比コ
ントロール回路３の実施の形態１の全体構成図である。
２はＡＳＩＣ、３はＡＳＩＣ２内の内部ロジックからな
る内部論理回路、３７，３８，３９，４０は内部ロジッ
クブロックからなる内部論理回路ブロックで、内部ロジ
ック３を４ブロックに分割したものである。３２はデュ
ーティ比コントロール回路３であり、デューティ比コン
トロール回路３：３２から出力されるクロック３３，３
４，３５，３６により４分割された内部ロジックブロッ
ク：１３７，内部ロジックブロック２：３８，内部ロジ
ックブロック３：３９，内部ロジックブロック４：４０
が動作する。

【００３３】図１５は、図１４に示すデューティ比コン
トロール回路３の回路構成図である。６はＰＬＬであ
り、４１はデューティ比選択回路３である。ＰＬＬ６か
らの出力７をデューティ比選択回路３：４１が受ける。

【００３４】上記図１から図７までに示されたものと同
様に、外部からのクロック１をＰＬＬ６で受け、ＰＬＬ
６を構成するＶＣＯ９の各段からの出力を取り出す。ま
た、この説明では、上記図１から図７までに示されたも
のと同様に、ＶＣＯは５段構成で、ＶＣＯ内の各ブロッ
ク１０，１１，１２，１３，１４は、π／５［ｒａｄ］
の遅延時間を持つものとする。ＶＣＯ９から取り出され
た各段の出力１５（clk1），１６（clk2），１７（clk
3），１８（clk4），１９（clk5）は、デューティ比選
択回路３：４１へ入力される。

【００３５】図１６にデューティ比選択回路３を示す。
生成された各遅延時間分のパルス３３，３４，３５，３
６は、１５（clk1）に同期して分割された各々の内部ロ
ジック３７，３８，３９，４０にクロックとして供給さ
れる（この説明では、ＶＣＯを５段として説明している
ため、４分割での内部ロジックで説明する）。４分割さ
れた内部ロジックに供給されるクロック３３，３４，３
５，３６のタイミングは図１７に示すようになる。

【００３６】このように内部ロジックを分割し、各々の
内部ロジックにデューティ比が違うクロックを供給する
ことにより、全体のＥＭＩ強度は、それぞれの周波数成
分が均等化されるため、全体のＥＭＩ強度を下げること
が可能である。

【００３７】実施の形態２．図１８は、この発明による
デューティ比コントロール回路の実施の形態２の全体構
成図である。３はＡＳＩＣ内の内部ロジック回路４７，
４８，４９，５０は内部ロジック３を４ブロックに分割
したものである。４２はデューティ比コントロール回路
４であり、デューティ比コントロール回路４：４２から
出力されるクロック４３，４４，４５，４６により４分
割された内部ロジックの４７，４８，４９，５０が動作
する。

【００３８】図１９は、図１８に示す実施の形態２に使
用されるデューティ比コントロール回路４の回路構成図
である。また、５２は、外部から（マイコン等）の信号
デューティ比選択回路４を動作モードおよび停止モード
を制御する信号である。

【００３９】上記図１から図７までに示されたものと同
様に、外部からのクロック１をＰＬＬ６で受け、ＰＬＬ
６を構成するＶＣＯ９の各段からの出力を取り出す。ま
た、この説明では、上記図１から図７までに示されたも
のと同様に、ＶＣＯは５段構成で、ＶＣＯ内の各ブロッ
ク１０，１１，１２，１３，１４は、それぞれπ／５
［ｒａｄ］の遅延時間を持つものとする。

【００４０】ＶＣＯ９から取り出された各段の出力１５
（clk1），１６（clk2），１７（clk3），１８（clk
4），１９（clk5）は、デューティ比選択回路２：５１
へ入力される。

【００４１】図２０から図２３までに、デューティ比選
択回路４を示す。５３，５４，５５，５６はセレクタで
あり、動作は図５の通りである。また、５７，５８，５
９，６０，６１，６２，６３，６４はフリップフロップ
であり、動作は図１１の通りである。

【００４２】デューティ比選択回路２：５１では、１６
（clk2），１７（clk3），１８（clk4），１９（clk5）
は、１５（clk1）との遅延時間分のパルスを生成する。
ＶＣＯ９から取り出した各段の出力１６（clk2），１７
（clk3），１８（clk4），１９（clk5）の反転と１５
（clk1）との差をセレクタ５３，５４，５５，５６に入
力する。

【００４３】セレクタ５３，５４，５５，５６は、２ｂ
ｉｔのアップカウンタにより、（０，０）→（０，１）
→（１，０）→（１，１）→（０，０）→・・・と１５
（clk1）に同期して、カウントを繰り返す（２５が上位
ビット、２４が下位ビットである）。ｒｅｓ信号５２が
“Ｌ”時には、内部ロジックへ供給するクロック４３，
４４，４５，４６を遮断し、“Ｌ”を出力する。“Ｈ”
時にクロック４３，４４，４５，４６の供給を４７，４
８，４９，５０の内部ロジックへ行う。

【００４４】内部ロジック４７に供給するクロック４３
は、図２０に示すように、図２４のタイミングチャート
に示されたタイミングで、１５（clk1）と１６（clk2）
の遅延時間分のパルス（clk1−clk2）：以下このように
表す）→１５（clk1）と１７（clk3）の遅延時間分のパ
ルス（clk1−clk3）：以下このように表す）→１５（cl
k1）と１８（clk4）の遅延時間分のパルス（clk1−clk
4）：以下このように表す）→１５（clk1）と１９（clk
5）の遅延時間分のパルス（clk1−clk5）：以下このよ
うに表す）→（clk1−clk2）と１５（clk1）に同期し、
一周期ごとに順次パルスを生成し、内部ロジック４７へ
クロックを供給する。

【００４５】内部ロジック４８に供給するクロック４４
は、図２１に示すように、（clk1−clk3）→（clk1−cl
k4）→（clk1−clk5）→（clk1−clk2）→（clk1−clk
3）と１５（clk1）に同期し、一周期ごとに順次パルス
を生成し、内部ロジック４８へクロックを供給する。

【００４６】内部ロジック４９に供給するクロック４５
は、図２２に示すように、（clk1−clk4）→（clk1−cl
k5）→（clk1−clk2）→（clk1−clk3）→（clk1−clk
4）と１５（clk1）に同期し、一周期ごとに順次パルス
を生成し、内部ロジック４９へクロックを供給する。

【００４７】内部ロジック５０に供給するクロック４６
は、図２３に示すように、（clk1−clk5）→（clk1−cl
k2）→（clk1−clk3）→（clk1−clk4）→（clk1−clk
5）と１５（clk1）に同期し、一周期ごとに順次パルス
を生成し、内部ロジック５０へクロックを供給する。

【００４８】このように、内部論理回路を複数ブロック
に分割し、かつ、各々の内部論理回路ブロックに供給す
るクロックのデューティ比を変え、更に各々のクロック
のデューティ比を順次変更して行くことにより、全体の
ＥＭＩ強度は異なる周波数成分に分散され、それぞれの
周波数成分が均等化されるため、全体のＥＭＩ強度を下
げることが可能である。

【００４９】以上のように、この発明の実施の形態によ
れば，ＡＳＩＣの内部ロジックのデューティ比を幾つに
も分割するように構成したため、全体のＥＭＩ強度を抑
制する効果がある。

【００５０】

【発明の効果】第１の発明によれば、内部論理回路を複
数ブロックに分割し、かつ、各々の内部論理回路ブロッ
クに供給するクロックのデューティ比を変えることによ
り、全体のＥＭＩ強度は異なる周波数成分に分散され、
それぞれの周波数成分が均等化されるため、全体のＥＭ
Ｉ強度を的確に抑制することが可能な半導体集積回路を
得ることができる。

【００５１】第２の発明によれば、電圧調整信号によ
り、遅延値を可変にできるインバータを奇数段リング状
に接続した発振器を用いるとともに、内部論理回路を複
数ブロックに分割し、かつ、各々の内部論理回路ブロッ
クに供給するクロックのデューティ比を変えることによ
り、全体のＥＭＩ強度は異なる周波数成分に分散され、
それぞれの周波数成分が均等化されるため、全体のＥＭ
Ｉ強度をより的確に抑制することが可能な半導体集積回
路を得ることができる。

【００５２】第３の発明によれば、内部論理回路を複数
ブロックに分割し、かつ、各々の内部論理回路ブロック
に供給するクロックのデューティ比を変えるとともに、
デューティ比の異なる複数のクロックを周期毎に切り替
えることにより、全体のＥＭＩ強度は異なる周波数成分
に分散され、それぞれの周波数成分が均等化されるた
め、全体のＥＭＩ強度を一層的確に抑制することが可能
な半導体集積回路を得ることができる。

【図面の簡単な説明】

【図１】 この発明の半導体集積回路の構成図である。

【図２】 この発明のデューティ比コントロール回路１
の構成図である。

【図３】 この発明のデューティ比コントロール回路１
に用いるＰＬＬの回路図である。

【図４】 この発明のデューティ比コントロール回路１
の中のデューティ比選択回路１の回路図である。

【図５】 この発明のデューティ比コントロール回路
１，２，３，４に用いられるセレクタの真理値表を示す
図である。

【図６】 この発明のデューティ比コントロール回路１
のタイミングチャート図である。

【図７】 この発明のデューティ５０％から２／５πず
らしたときの効果を示した図である。

【図８】 この発明の半導体集積回路の構成図である。

【図９】 この発明のデューティ比コントロール回路２
の構成図である。

【図１０】 この発明のデューティ比コントロール回路
２の中のデューティ比選択回路２の回路図である。

【図１１】 この発明のデューティ比コントロール回路
２，４に用いられるフリップフロップの真理値表であ
る。

【図１２】 この発明のデューティ比コントロール回路
２のタイミングチャート図である。

【図１３】 この発明のデューティ５０％から１／５
π，２／５π，３／５π，４／５πずらしたときの効果
を示した図である。

【図１４】 この発明の半導体集積回路の構成図であ
る。

【図１５】 この発明のデューティ比コントロール回路
３の構成図である。

【図１６】 この発明のデューティ比コントロール回路
３の中のデューティ比選択回路３の回路図である。

【図１７】 この発明のデューティ比コントロール回路
３のタイミングチャート図である。

【図１８】 この発明の半導体集積回路の構成図であ
る。

【図１９】 この発明のデューティ比コントロール回路
４の構成図である。

【図２０】 この発明のデューティ比コントロール回路
４の中のデューティ比選択回路４で内部ロジック４７に
クロックを供給する場合の回路図である。

【図２１】 この発明のデューティ比コントロール回路
４の中のデューティ比選択回路４で内部ロジック４８に
クロックを供給する場合の回路図である。

【図２２】 この発明のデューティ比コントロール回路
４の中のデューティ比選択回路４で内部ロジック４９に
クロックを供給する場合の回路図である。

【図２３】 この発明のデューティ比コントロール回路
４の中のデューティ比選択回路４で内部ロジック５０に
クロックを供給する場合の回路図である。

【図２４】 この発明のデューティ比コントロール回路
４のタイミングチャート図である。

【図２５】 従来の半導体集積回路の構成図である。

【符号の説明】

３ 内部ロジック、４ デューティ比コントロール回
路、６ ＰＬＬ、８ デューティ比選択回路、９ ＶＣ
Ｏ、３２ デューティ比コントロール回路、３７内部ロ
ジック１からなる内部論理回路ブロック、３８ 内部ロ
ジック２からなる内部論理回路ブロック、３９ 内部ロ
ジック３からなる内部論理回路ブロック、４０ 内部ロ
ジック４からなる内部論理回路ブロック。

Claims (3)

【特許請求の範囲】
1. 【請求項１】 電圧調整信号に応じて動作し、異なる遅
   延値を持つ複数の出力を導出できる発振器と、印加され
   たクロック入力信号と前記発振器の任意の出力との位相
   を比較し、位相を一致させるように発振器の周波数を調
   整できる位相比較回路と、前記発振器の各出力から異な
   るデューティ比を持つ複数のクロック信号を出力できる
   クロック生成回路と、複数ブロックに分割された複数の
   内部論理回路ブロックとを備え、前記クロック生成回路
   からの複数のクロックを複数の前記内部論理回路ブロッ
   クにそれぞれ印加することを特徴とする半導体集積回
   路。
2. 【請求項２】 電圧調整信号により、遅延値を可変にで
   きるインバータを奇数段リング状に接続した発振器と、
   印加されたクロック入力信号と前記発振器を構成する任
   意のインバータの出力の位相を比較し、位相を一致させ
   るように発振器の周波数を調整できる位相比較回路と、
   前記発振器の各インバータの出力から異なるデューティ
   比を持つ複数のクロック信号を出力できるクロック生成
   回路と、複数ブロックに分割された複数の内部論理回路
   ブロックとを備え、前記クロック生成回路からの複数の
   クロックを複数の前記内部論理回路ブロックにそれぞれ
   印加することを特徴とする半導体集積回路。
3. 【請求項３】 前記発振器の各出力から異なるデューテ
   ィ比を持つ複数のクロックを各周期ごとに切り替えてク
   ロック信号を複数出力できるクロック生成回路を備え、
   クロック生成回路からの複数のクロックを各周期ごとに
   切り替えて複数の内部論理回路ブロックにそれぞれに印
   加することを特徴とする請求項１または請求項２に記載
   の半導体集積回路。