JPH0926883A - 集積回路の使用状態投入のための装置 - Google Patents
集積回路の使用状態投入のための装置Info
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- JPH0926883A JPH0926883A JP8132664A JP13266496A JPH0926883A JP H0926883 A JPH0926883 A JP H0926883A JP 8132664 A JP8132664 A JP 8132664A JP 13266496 A JP13266496 A JP 13266496A JP H0926883 A JPH0926883 A JP H0926883A
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- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/44—Arrangements for executing specific programs
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- G06F9/4403—Processor initialisation
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/76—Architectures of general purpose stored program computers
- G06F15/78—Architectures of general purpose stored program computers comprising a single central processing unit
- G06F15/7807—System on chip, i.e. computer system on a single chip; System in package, i.e. computer system on one or more chips in a single package
- G06F15/7814—Specially adapted for real time processing, e.g. comprising hardware timers
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06N—COMPUTING ARRANGEMENTS BASED ON SPECIFIC COMPUTATIONAL MODELS
- G06N7/00—Computing arrangements based on specific mathematical models
- G06N7/02—Computing arrangements based on specific mathematical models using fuzzy logic
- G06N7/04—Physical realisation
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- Memory System (AREA)
Abstract
(57)【要約】
【課題】 論理プロセッサ及びファジー論理コプロセッ
サを備えた集積回路を使用状態に投入するための装置 【解決手段】 この発明は、論理プロセッサ及びファジ
ー論理コプロセッサを備えた１個の同一モノリシック集
積回路を使用状態に投入することができるようにするた
めの装置であり、両プロセッサは、単一プログラムメモ
リを共通に有している。この集積回路の初期化のとき
に、コプロセッサの揮発性ランダムアクセスメモリがこ
の単一プログラムメモリに格納された命令がローディン
グされ、これによって操作が実効化される。
サを備えた集積回路を使用状態に投入するための装置 【解決手段】 この発明は、論理プロセッサ及びファジ
ー論理コプロセッサを備えた１個の同一モノリシック集
積回路を使用状態に投入することができるようにするた
めの装置であり、両プロセッサは、単一プログラムメモ
リを共通に有している。この集積回路の初期化のとき
に、コプロセッサの揮発性ランダムアクセスメモリがこ
の単一プログラムメモリに格納された命令がローディン
グされ、これによって操作が実効化される。
Description
【０００１】
【発明の属する技術分野】本発明は、集積回路、特に、
論理プロセッサ及びファジー論理コプロセッサを備えた
集積回路の使用状態投入のための使用装置装置に関す
る。本発明は、実際上、１個の同一回路上に、論理プロ
セッサ及びファジー論理コプロセッサの両者を有する単
一チップが構成される種類の集積回路を作成することが
できるようにしようとするものである。
論理プロセッサ及びファジー論理コプロセッサを備えた
集積回路の使用状態投入のための使用装置装置に関す
る。本発明は、実際上、１個の同一回路上に、論理プロ
セッサ及びファジー論理コプロセッサの両者を有する単
一チップが構成される種類の集積回路を作成することが
できるようにしようとするものである。
【０００２】
【従来の技術】プロセッサを備えた集積回路は公知であ
る。このような回路は、通常、集積回路の入出力手段、
プロセッサ（それ自体が、例えば、１組の論理ゲートで
構成される）、プログラムメモリ、作業レジスタ、そし
て、可能ならば、不揮発性タイプのメモリ、即ち、EPRO
M やEEPROM又はFLASH EPROM などのメモリの組合せから
成っている。ファジー論理プロセッサは、これと同一タ
イプの定義に相当し、同一要素から成っている。
る。このような回路は、通常、集積回路の入出力手段、
プロセッサ（それ自体が、例えば、１組の論理ゲートで
構成される）、プログラムメモリ、作業レジスタ、そし
て、可能ならば、不揮発性タイプのメモリ、即ち、EPRO
M やEEPROM又はFLASH EPROM などのメモリの組合せから
成っている。ファジー論理プロセッサは、これと同一タ
イプの定義に相当し、同一要素から成っている。
【０００３】ファジー論理プロセッサの価値は、このよ
うな技術の特定された特性にある。通常、プログラムに
は現象を管理することができることが必要であり、この
ようなプログラムは、主展開と共にサブプログラムを有
しており、システム状態上に受ける情報量を考慮して実
行されるべき全ステップを予知し体系づけるようにして
いる。この種のプログラムは、一般に、メモリパイトの
点から、集積回路のプログラムメモリに格納されること
が必要である。例えば、３つの入力と１つの出力を備え
た吸入フードシステムを管理するには、標準的な論理プ
ロセッサに対して、対応するプログラムを格納するのに
プログラムメモリ内に使用可能な12キロバイトを用意す
ることが必要である。ファジー論理において、十分に精
密なアプローチをもって、このような管理タスクを行う
には、ファジー論理プロセッサのプログラムメモリ内に
500バイト以下を要するたった32ルールの記録が必要と
されるだけである。従って、１個の同一回路上に論理プ
ロセッサ及びファジー論理プロセッサを組合せて載置す
ることは、大規模な追加メモリを用いることなく、特定
の効果的機能（即ち、ファジー論理機能）を集積化する
ことができるので、非常に価値のあることである。
うな技術の特定された特性にある。通常、プログラムに
は現象を管理することができることが必要であり、この
ようなプログラムは、主展開と共にサブプログラムを有
しており、システム状態上に受ける情報量を考慮して実
行されるべき全ステップを予知し体系づけるようにして
いる。この種のプログラムは、一般に、メモリパイトの
点から、集積回路のプログラムメモリに格納されること
が必要である。例えば、３つの入力と１つの出力を備え
た吸入フードシステムを管理するには、標準的な論理プ
ロセッサに対して、対応するプログラムを格納するのに
プログラムメモリ内に使用可能な12キロバイトを用意す
ることが必要である。ファジー論理において、十分に精
密なアプローチをもって、このような管理タスクを行う
には、ファジー論理プロセッサのプログラムメモリ内に
500バイト以下を要するたった32ルールの記録が必要と
されるだけである。従って、１個の同一回路上に論理プ
ロセッサ及びファジー論理プロセッサを組合せて載置す
ることは、大規模な追加メモリを用いることなく、特定
の効果的機能（即ち、ファジー論理機能）を集積化する
ことができるので、非常に価値のあることである。
【０００４】しかしながら、このような連係は、現実に
は、実現が不可能であることが分かる。というのは、論
理プロセッサのプログラムメモリとファジー論理プロセ
ッサのプログラムメモリとの間の両立性の問題が存在す
るからである。実際、専門家に販売されているタイプの
回路においては、ユーザが取扱うものについての先験的
知識がないとすれば、複雑な現象を管理するためには、
ファジー論理プロセッサのプログラムメモリを、多数の
ルールを内蔵することかできるように計画することが必
要である。従って、このケースには、ファジー論理プロ
セッサが大容量メモリを有するようにしておくことが必
要である。これと同じ事態は、標準的なプロセッサのメ
モリに関しても当てはまり、あまりにも大容量にならざ
るを得ない。
は、実現が不可能であることが分かる。というのは、論
理プロセッサのプログラムメモリとファジー論理プロセ
ッサのプログラムメモリとの間の両立性の問題が存在す
るからである。実際、専門家に販売されているタイプの
回路においては、ユーザが取扱うものについての先験的
知識がないとすれば、複雑な現象を管理するためには、
ファジー論理プロセッサのプログラムメモリを、多数の
ルールを内蔵することかできるように計画することが必
要である。従って、このケースには、ファジー論理プロ
セッサが大容量メモリを有するようにしておくことが必
要である。これと同じ事態は、標準的なプロセッサのメ
モリに関しても当てはまり、あまりにも大容量にならざ
るを得ない。
【０００５】これは、この場合、２つの大容量メモリを
備えた集積回路を作成する必要があることを意味する。
そしてまた、論理プロセッサ及びファジー論理プロセッ
サという２つのプロセッサのアドレスバス、データバス
及び制御バスは同一の方法で構成されていないので、単
一メモリを両プロセッサ間に作成し分配するというアプ
ローチを採用することはできない。実際、プロセッサを
備えた集積回路は、その製造のために、数々の図面及び
マスクによって表現され、その定義は更にこの論理プロ
セッサの操作プロトコルにリンクされる。これはファジ
ー論理プロセッサを備える場合も同様である。これらの
図面及びマスクは、異なる設計をもとにしており、正確
には互いに組合わせることができない。しかし、これ
は、ファジー論理コプロセッサを具備するプロセッサを
完全に設計しなおす必要を回避するためになすべきと考
えられることである。
備えた集積回路を作成する必要があることを意味する。
そしてまた、論理プロセッサ及びファジー論理プロセッ
サという２つのプロセッサのアドレスバス、データバス
及び制御バスは同一の方法で構成されていないので、単
一メモリを両プロセッサ間に作成し分配するというアプ
ローチを採用することはできない。実際、プロセッサを
備えた集積回路は、その製造のために、数々の図面及び
マスクによって表現され、その定義は更にこの論理プロ
セッサの操作プロトコルにリンクされる。これはファジ
ー論理プロセッサを備える場合も同様である。これらの
図面及びマスクは、異なる設計をもとにしており、正確
には互いに組合わせることができない。しかし、これ
は、ファジー論理コプロセッサを具備するプロセッサを
完全に設計しなおす必要を回避するためになすべきと考
えられることである。
【０００６】
【発明が解決しようとする課題】本発明では、１個の同
一プログラムメモリ内に論理プロセッサ及びファジー論
理プロセッサの各プログラムを格納することにより、そ
して、集積回路の起動時に、ファジー論理プロセッサの
プログラムを用いてこのファジー論理プロセッサの揮発
性ランダムアクセスメモリ（RAM ）のローディングを誘
導することにより、換言すれば、本発明では、集積回路
における空間的な問題が、この集積回路の各要素を使用
状態とする作用を延ばすことによって、解決している。
一プログラムメモリ内に論理プロセッサ及びファジー論
理プロセッサの各プログラムを格納することにより、そ
して、集積回路の起動時に、ファジー論理プロセッサの
プログラムを用いてこのファジー論理プロセッサの揮発
性ランダムアクセスメモリ（RAM ）のローディングを誘
導することにより、換言すれば、本発明では、集積回路
における空間的な問題が、この集積回路の各要素を使用
状態とする作用を延ばすことによって、解決している。
【０００７】起動があまり頻繁に発生しないこと、即
ち、暖房設備では１日に１度、フードシステムでは１時
間に１度程度であることを考慮し、初期化が行われる速
度（１秒以下の時間）を仮定すれば、１個の同一モノリ
シック集積回路上で２つの異なるタイプの回路を結合す
るという所望の目標に到達するのは容易である。
ち、暖房設備では１日に１度、フードシステムでは１時
間に１度程度であることを考慮し、初期化が行われる速
度（１秒以下の時間）を仮定すれば、１個の同一モノリ
シック集積回路上で２つの異なるタイプの回路を結合す
るという所望の目標に到達するのは容易である。
【０００８】
【課題を解決するための手段】それ故、本発明の目的
は、プログラムメモリ、第１の論理プロセッサ、及び、
ファジー論理コプロセッサから成る集積回路を使用状態
にするための装置であって、このコプロセッサからの命
令を記憶するためにこのコプロセッサにリンクされた揮
発性ランダムアクセスメモリ、このランダムアクセスメ
モリのローディングのためのローディング回路であっ
て、集積回路が使用状態になるときこのローディングを
誘導する（prompt）ための手段を有するローディング回
路を具備する装置を提供することにある。
は、プログラムメモリ、第１の論理プロセッサ、及び、
ファジー論理コプロセッサから成る集積回路を使用状態
にするための装置であって、このコプロセッサからの命
令を記憶するためにこのコプロセッサにリンクされた揮
発性ランダムアクセスメモリ、このランダムアクセスメ
モリのローディングのためのローディング回路であっ
て、集積回路が使用状態になるときこのローディングを
誘導する（prompt）ための手段を有するローディング回
路を具備する装置を提供することにある。
【０００９】
【発明の実施の形態】本発明は、以下の説明から、そし
て、添付した図面から、より明瞭に理解することができ
る。これらの図面は、単に例示的に挙げたものであっ
て、本発明の範囲を限定するものではない。
て、添付した図面から、より明瞭に理解することができ
る。これらの図面は、単に例示的に挙げたものであっ
て、本発明の範囲を限定するものではない。
【００１０】図１は従来技術を示し、第１の集積回路10
0 に備えられる標準的な論理プロセッサ１は、アナログ
ディジタル変換器２及びマルチプレクサ３を介して、例
えば、温度Ｔ°或いは圧力Ｐを計測する１群のセンサ４
〜６にリンクされている。このプロセッサ１は、アドレ
スバス７及びデータバス８を有しており、これらによっ
て、デコーダ10を介し、この論理プロセッサのプログラ
ムを特に内蔵したメモリ９にアクセスする。この論理プ
ロセッサは、また、特に、ＲＳ232 として知られた直列
タイプのプロトコルに従って、外部との信号交換が可能
な入出力回路11にアクセスすることができる。これと同
じ集積回路には、制御信号Ｃを発生するデコーダ12も備
えられる。この制御信号は、この集積回路の種々の要素
に供給され、あり得るケースとして、センサ４〜６や他
の回路にも供給される。
0 に備えられる標準的な論理プロセッサ１は、アナログ
ディジタル変換器２及びマルチプレクサ３を介して、例
えば、温度Ｔ°或いは圧力Ｐを計測する１群のセンサ４
〜６にリンクされている。このプロセッサ１は、アドレ
スバス７及びデータバス８を有しており、これらによっ
て、デコーダ10を介し、この論理プロセッサのプログラ
ムを特に内蔵したメモリ９にアクセスする。この論理プ
ロセッサは、また、特に、ＲＳ232 として知られた直列
タイプのプロトコルに従って、外部との信号交換が可能
な入出力回路11にアクセスすることができる。これと同
じ集積回路には、制御信号Ｃを発生するデコーダ12も備
えられる。この制御信号は、この集積回路の種々の要素
に供給され、あり得るケースとして、センサ４〜６や他
の回路にも供給される。
【００１１】上述した集積回路100 は、周辺装置、特
に、ディスプレイ周辺回路13及びアクチュエータ周辺回
路14にリンクされている。プロセッサ１は、システムの
現在管理を任せられている。例えば、このプロセッサ
は、諸センサの標準スキャニング、及び、ディスプレイ
ユニットやアクチュエータへの情報の標準ディスパッチ
を誘導する。
に、ディスプレイ周辺回路13及びアクチュエータ周辺回
路14にリンクされている。プロセッサ１は、システムの
現在管理を任せられている。例えば、このプロセッサ
は、諸センサの標準スキャニング、及び、ディスプレイ
ユニットやアクチュエータへの情報の標準ディスパッチ
を誘導する。
【００１２】諸センサから発信された情報は、迅速に処
理されるようになっている。従来技術では、ファジー論
理プロセッサの使用に対しては、図示されるように、第
１の集積回路にリンクされる第２の集積回路に装備する
傾向が強い。この第２の集積回路15は、それ自体算術論
理ユニットとして機能するプロセッサ16及びプログラム
メモリ17から成るファジー論理プロセッサである。この
回路15は、本質的に、そのメモリ17とそのプロセッサ回
路16との間のデータバス18として動作するリンクを有し
ている。このリンク18は、当然、データバス８に接続さ
れる。
理されるようになっている。従来技術では、ファジー論
理プロセッサの使用に対しては、図示されるように、第
１の集積回路にリンクされる第２の集積回路に装備する
傾向が強い。この第２の集積回路15は、それ自体算術論
理ユニットとして機能するプロセッサ16及びプログラム
メモリ17から成るファジー論理プロセッサである。この
回路15は、本質的に、そのメモリ17とそのプロセッサ回
路16との間のデータバス18として動作するリンクを有し
ている。このリンク18は、当然、データバス８に接続さ
れる。
【００１３】このような従来システムの作業は、プロセ
ッサ１の主導により、センサ群４〜６をスキャニング
し、これら諸センサにてとり出された計測データをバス
８を介してコプロセッサ16に運び、この回路16にてこれ
らの情報を処理し、そして、所定データ形式にてバス１
８上に送り返してさらにディスプレイユニット13やアク
チュエータ１４に転送することである。プロセッサ16
は、また、制御入力を有しており、これによって、デコ
ーダ12から来る命令を用いてプロセッサ１の主導による
使用状態に投入することができるようにする。
ッサ１の主導により、センサ群４〜６をスキャニング
し、これら諸センサにてとり出された計測データをバス
８を介してコプロセッサ16に運び、この回路16にてこれ
らの情報を処理し、そして、所定データ形式にてバス１
８上に送り返してさらにディスプレイユニット13やアク
チュエータ１４に転送することである。プロセッサ16
は、また、制御入力を有しており、これによって、デコ
ーダ12から来る命令を用いてプロセッサ１の主導による
使用状態に投入することができるようにする。
【００１４】本発明によって解決される問題は、１つの
同一集積回路上に、管理形態が異なるメモリ９，17を両
立させるという問題である。実際、所望通りこれら２つ
のメモリが強力である場合ば、きわめて大容量の集積回
路が得られる。これらの内容が単一物理メモリに投入さ
れなければならない場合には、メモリ空間を管理するこ
とも、また、設計者に残される問題である。このこと
は、設計者に対してあまりにも複雑な問題になる。共通
メモリ空間に制限が設定されるならば、そのときは、得
られるシステムが、過度に厳格になり、可能性のあるど
んな利用にも不適切になる。
同一集積回路上に、管理形態が異なるメモリ９，17を両
立させるという問題である。実際、所望通りこれら２つ
のメモリが強力である場合ば、きわめて大容量の集積回
路が得られる。これらの内容が単一物理メモリに投入さ
れなければならない場合には、メモリ空間を管理するこ
とも、また、設計者に残される問題である。このこと
は、設計者に対してあまりにも複雑な問題になる。共通
メモリ空間に制限が設定されるならば、そのときは、得
られるシステムが、過度に厳格になり、可能性のあるど
んな利用にも不適切になる。
【００１５】図２は、図１のシステムと同一の要素を備
えるが、付加的に、本発明の特徴が組込まれている。関
係している集積回路200 は、論理プロセッサ１及びファ
ジー論理コプロセッサ16を有している。この回路は、ま
た、プログラムメモリ９を有している。本発明か特徴と
していることは、ファジー論理コプロセッサが、本来不
揮発性メモリであったファジーメモリ17の代わりに、今
や、揮発性ランダムアクセスメモリ19を備えており、こ
れによって、実行すべき命令を格納することができるよ
うにしていることである。このメモリ19は、１組の接続
体50によってコプロモッサ16にリンクされている。この
メモリに格納されるのは、このコプロセッサの諸ルー
ル、命令である。本発明は、また、回路200 が起動され
るときにメモリ１９のローディングを可能にするローデ
ィング回路20を具備していることを特徴としている。こ
のローディングは、後述される好ましい実施例において
は、システムが起動されるとき、メモリ9 の内容からな
される。しかしながら、入出力回路11を介し、特に、RS
232タイプのブロトコルに従って、図2 の回路に接続さ
れる外部から到来する情報で、入出力回路11からローデ
ィングされる配置をとることもできる。なお、これは、
本出願人が同日付けで出願した別の出願に係る発明の目
的である。
えるが、付加的に、本発明の特徴が組込まれている。関
係している集積回路200 は、論理プロセッサ１及びファ
ジー論理コプロセッサ16を有している。この回路は、ま
た、プログラムメモリ９を有している。本発明か特徴と
していることは、ファジー論理コプロセッサが、本来不
揮発性メモリであったファジーメモリ17の代わりに、今
や、揮発性ランダムアクセスメモリ19を備えており、こ
れによって、実行すべき命令を格納することができるよ
うにしていることである。このメモリ19は、１組の接続
体50によってコプロモッサ16にリンクされている。この
メモリに格納されるのは、このコプロセッサの諸ルー
ル、命令である。本発明は、また、回路200 が起動され
るときにメモリ１９のローディングを可能にするローデ
ィング回路20を具備していることを特徴としている。こ
のローディングは、後述される好ましい実施例において
は、システムが起動されるとき、メモリ9 の内容からな
される。しかしながら、入出力回路11を介し、特に、RS
232タイプのブロトコルに従って、図2 の回路に接続さ
れる外部から到来する情報で、入出力回路11からローデ
ィングされる配置をとることもできる。なお、これは、
本出願人が同日付けで出願した別の出願に係る発明の目
的である。
【００１６】原理は、以下のとおりである。起動時に
は、通常パワー−オン・リセット回路を含むプロセッサ
１は、その要素がすべて電気的に正常な方法で構成され
ていないかぎり、使用状態にならない。本発明では、集
積回路の初期化ステップ中に、ローディング回路20によ
って、コプロセッサ16の命令のメモリ19へのローディン
グを誘導する。
は、通常パワー−オン・リセット回路を含むプロセッサ
１は、その要素がすべて電気的に正常な方法で構成され
ていないかぎり、使用状態にならない。本発明では、集
積回路の初期化ステップ中に、ローディング回路20によ
って、コプロセッサ16の命令のメモリ19へのローディン
グを誘導する。
【００１７】図３は、このような動作を生起することが
できる方法の一例を示している。回路20は、クロック22
からクロック信号を受けるカウンタ21を有し、このクロ
ックは、プロセッサ１のクロックでもあり、外部クロッ
クにさえなることができる。カウンタ21は、起動時に、
所与の状態になっている。そのとき、カウンタ出力、例
えば23〜26には、初期カウント状態を表す電気的状態を
呈している。このカウント状態は、アドレスとして使用
される。そのために、出力23〜26は、メモリ９のデコー
ダ10に接続され、このメモリ９のメモリワードのアドレ
スを可能にする。メモリ９は、また、ワイヤ23〜26上の
利用可能な信号によって表されるアドレスに位置する内
容を読出すために、クロック22の各サイクルで、デコー
ダ12から制御信号Ｃを受ける。このようにして読出され
たメモリの内容は、データバス８上に転送される。メモ
リ９からこうして抽出されたデータをメモリ19に記録す
る方法は、後述する所から、明らかになるだろう。
できる方法の一例を示している。回路20は、クロック22
からクロック信号を受けるカウンタ21を有し、このクロ
ックは、プロセッサ１のクロックでもあり、外部クロッ
クにさえなることができる。カウンタ21は、起動時に、
所与の状態になっている。そのとき、カウンタ出力、例
えば23〜26には、初期カウント状態を表す電気的状態を
呈している。このカウント状態は、アドレスとして使用
される。そのために、出力23〜26は、メモリ９のデコー
ダ10に接続され、このメモリ９のメモリワードのアドレ
スを可能にする。メモリ９は、また、ワイヤ23〜26上の
利用可能な信号によって表されるアドレスに位置する内
容を読出すために、クロック22の各サイクルで、デコー
ダ12から制御信号Ｃを受ける。このようにして読出され
たメモリの内容は、データバス８上に転送される。メモ
リ９からこうして抽出されたデータをメモリ19に記録す
る方法は、後述する所から、明らかになるだろう。
【００１８】次のサイクルでは、カウンタは、カウント
入力にクロック信号を受けると、そのカウント状態を変
更し、別のアドレスを指示する。このような様式を継続
してアドレスされたメモリ９の各ワードがバス８上に送
られる。説明の簡単化のため、カウンタ21は、正−負両
方向カウンタ即ち可逆カウンタであると仮定される。
入力にクロック信号を受けると、そのカウント状態を変
更し、別のアドレスを指示する。このような様式を継続
してアドレスされたメモリ９の各ワードがバス８上に送
られる。説明の簡単化のため、カウンタ21は、正−負両
方向カウンタ即ち可逆カウンタであると仮定される。
【００１９】カウンタのワイヤ23〜26は、また、ＯＲ論
理ゲート27の入力に接続される。ＯＲゲート27は、ワイ
ヤ23〜26のいずれかのワイヤ上の少なくとも1 つの信号
が状態「１」であるかぎり、出力信号を生ずる。カウン
タが状態「000 ─00」に到達すると、ゲート27は状態
「０」を呈する。
理ゲート27の入力に接続される。ＯＲゲート27は、ワイ
ヤ23〜26のいずれかのワイヤ上の少なくとも1 つの信号
が状態「１」であるかぎり、出力信号を生ずる。カウン
タが状態「000 ─00」に到達すると、ゲート27は状態
「０」を呈する。
【００２０】そして、この状態「０」は、いくつかの目
的に用いられる。先ず第一に、これはカウンタ21のカウ
ント動作を停止するのに用いられる。そのために、ゲー
ト27の出力はＡＮＤゲート28の出力に接続され、このＡ
ＮＤゲートは、また、クロック22からのクロック信号を
受ける。この方法では、AND ゲート28は、出力がカウン
タ21のカウント入力に接続され、ゲート27の出力が状態
「０」にない場合にかぎってのみ、カウンタ21がクロッ
ク22のパルスをカウントすることができるようにする。
この出力が状態「０」になるや否や、カウント動作は停
止する。ゲート27の出力は、また、マルチプレクサ29の
制御入力として接続され、このマルチプレクサは、プロ
セッサ１から来るバス７のアドレスワイヤと共にワイヤ
23〜26をデコーダ10の入力にマルチプレキシングするよ
う機能する。最初に、ゲート27の出力が状態「１」にあ
るとき、出力23〜26で利用可能な電気的状態がデコーダ
10に供給される。アドレスバス７の状態は、考慮されな
い。メモリ９の最初の読出しが終了すると、カウンタ２
１の運転が停止され、マルチプレクサ29はアドレスバス
７によるメモリ９のアドレッシングを可能にする。
的に用いられる。先ず第一に、これはカウンタ21のカウ
ント動作を停止するのに用いられる。そのために、ゲー
ト27の出力はＡＮＤゲート28の出力に接続され、このＡ
ＮＤゲートは、また、クロック22からのクロック信号を
受ける。この方法では、AND ゲート28は、出力がカウン
タ21のカウント入力に接続され、ゲート27の出力が状態
「０」にない場合にかぎってのみ、カウンタ21がクロッ
ク22のパルスをカウントすることができるようにする。
この出力が状態「０」になるや否や、カウント動作は停
止する。ゲート27の出力は、また、マルチプレクサ29の
制御入力として接続され、このマルチプレクサは、プロ
セッサ１から来るバス７のアドレスワイヤと共にワイヤ
23〜26をデコーダ10の入力にマルチプレキシングするよ
う機能する。最初に、ゲート27の出力が状態「１」にあ
るとき、出力23〜26で利用可能な電気的状態がデコーダ
10に供給される。アドレスバス７の状態は、考慮されな
い。メモリ９の最初の読出しが終了すると、カウンタ２
１の運転が停止され、マルチプレクサ29はアドレスバス
７によるメモリ９のアドレッシングを可能にする。
【００２１】ＲＡＭ19のローディイグのために、プロセ
ッサ１は一連のアドレスを生じ、このアドレスは、当
然、バス７を介してメモリ19のアドレス入力に接続され
る。この一連のアドレスは、例えば、プロセッサ１に内
蔵されるカウンタ21と同一タイプの別のカウンタによっ
て発生され、バス７のワイヤに接続される。その間に、
これらに対するデータは、前述したように、バス７上で
利用可能となる。この初期の期間中、プロセッサ１は、
また、デコーダ12と共に、バス７により指示されたアド
レスでバス８上の利用可能なデータをメモリ19に書込む
ための指令を生じる。
ッサ１は一連のアドレスを生じ、このアドレスは、当
然、バス７を介してメモリ19のアドレス入力に接続され
る。この一連のアドレスは、例えば、プロセッサ１に内
蔵されるカウンタ21と同一タイプの別のカウンタによっ
て発生され、バス７のワイヤに接続される。その間に、
これらに対するデータは、前述したように、バス７上で
利用可能となる。この初期の期間中、プロセッサ１は、
また、デコーダ12と共に、バス７により指示されたアド
レスでバス８上の利用可能なデータをメモリ19に書込む
ための指令を生じる。
【００２２】初期の期間の終りに、メモリ19は、ファジ
ー論理プロセッサ16により使用することができる命令及
びルールがローディングされる。これは、正確に所望の
ものである。
ー論理プロセッサ16により使用することができる命令及
びルールがローディングされる。これは、正確に所望の
ものである。
【００２３】図３には、また、集積回路を使用状態に投
入するための従来技術のＰＯＲ形回路30が示されてい
る。本発明では、このＰＯＲ形回路の出力も、ＡＮＤゲ
ート28の付加入力に導入されて、集積回路が作業段階に
ある場合にのみ、メモリ19のローディング回路の起動が
できるようにしている。図３には、さらに、ＲＳフリッ
プフロップ回路31が示されており、この回路は、ＯＲゲ
ート27により導入される信号を受け、その出力／Ｑに信
号を生じるものであり、この信号は、図２の集積回路を
初期化するという最終的な目的のために用いることがで
きる。
入するための従来技術のＰＯＲ形回路30が示されてい
る。本発明では、このＰＯＲ形回路の出力も、ＡＮＤゲ
ート28の付加入力に導入されて、集積回路が作業段階に
ある場合にのみ、メモリ19のローディング回路の起動が
できるようにしている。図３には、さらに、ＲＳフリッ
プフロップ回路31が示されており、この回路は、ＯＲゲ
ート27により導入される信号を受け、その出力／Ｑに信
号を生じるものであり、この信号は、図２の集積回路を
初期化するという最終的な目的のために用いることがで
きる。
【００２４】好ましい例においては、カウンタ21にセッ
ト入力32，33を設けて、回路30により生じる信号が活性
化される前に、プロセッサ１により、カウンタ21を能動
化する電気的状態をこれらの入力にセットして、このカ
ウンタをカウントダウン選択状態に投入するようにす
る。というのは、ある選択状態を得るために所定カウン
タの状態を指令する標準的な方法は公知であるからであ
る。この好ましいアプローチによって、設計者自身がメ
モリ９におけるゾーン35，36間の境界34の選択を行い、
各領域には、それぞれ、( 起動時にローデイングされる
べき) ファジー論理プロセッサの命令、及び、プロセッ
サ１の命令を格納することができるという利点が得られ
る。このために、メモリ９は、プログラム可能で消去可
能なＥＥＰＲＯＭタイプのメモリであるのが好ましい。
領域部分35は、隣接するメモリゾーンにより成る部分で
あるべきであると理解されるが、ここで、「隣接するメ
モリゾーン」とは、即ち、これらのゾーンがカウンタ21
の出力23〜26にて利用可能な信号によって順次連続的に
アドレスされていくという意味である。
ト入力32，33を設けて、回路30により生じる信号が活性
化される前に、プロセッサ１により、カウンタ21を能動
化する電気的状態をこれらの入力にセットして、このカ
ウンタをカウントダウン選択状態に投入するようにす
る。というのは、ある選択状態を得るために所定カウン
タの状態を指令する標準的な方法は公知であるからであ
る。この好ましいアプローチによって、設計者自身がメ
モリ９におけるゾーン35，36間の境界34の選択を行い、
各領域には、それぞれ、( 起動時にローデイングされる
べき) ファジー論理プロセッサの命令、及び、プロセッ
サ１の命令を格納することができるという利点が得られ
る。このために、メモリ９は、プログラム可能で消去可
能なＥＥＰＲＯＭタイプのメモリであるのが好ましい。
領域部分35は、隣接するメモリゾーンにより成る部分で
あるべきであると理解されるが、ここで、「隣接するメ
モリゾーン」とは、即ち、これらのゾーンがカウンタ21
の出力23〜26にて利用可能な信号によって順次連続的に
アドレスされていくという意味である。
【００２５】ランダムアクセスメモリ19を初期の期間後
はもはやアクセスすることができないようにするため
に、マルチプレクサ29と同一タイプであって、ゲート27
から来る信号によってさらに制御されるマルチプレクサ
を設け、バス７がこのマルチプレクサを介してのみこの
メモリ19にアクセスすることを許可するようにすること
ができる。例えば、起動後は、バス７がもはやメモリ19
にリンクされないようにする。このメモリ19は、バス50
によってプロセッサ16とだけリンクされることになる。
はもはやアクセスすることができないようにするため
に、マルチプレクサ29と同一タイプであって、ゲート27
から来る信号によってさらに制御されるマルチプレクサ
を設け、バス７がこのマルチプレクサを介してのみこの
メモリ19にアクセスすることを許可するようにすること
ができる。例えば、起動後は、バス７がもはやメモリ19
にリンクされないようにする。このメモリ19は、バス50
によってプロセッサ16とだけリンクされることになる。
【００２６】さらに、メモリ９の別のアーキテクチャを
提供することができる。１つの例では、このメモリに
は、１つのデコーダ（これは通常多量の空間をとる）及
び２つのメモリページだけが設けられる。メモリ９の第
１メモリページは、ゲート27により生じる信号を活性状
態で受けるかぎり、使用状態に投入される。他のメモリ
ページは、この信号を非活性状態で受ける場合、使用状
態に投入される。このことは、図３に線図的に示されて
おり、ゲート27からの出力がデコーダ10に相補的なデコ
ード入力37として到来して、一方のメモリを他方のメモ
リから区別することができるようにする。このアプロー
チでは、2 つのメモリページに対してたった1 つのデコ
ーダ10が存在するという利益がある。第２のメモリペー
ジはメモリページ９の背後に破線で示されている。
提供することができる。１つの例では、このメモリに
は、１つのデコーダ（これは通常多量の空間をとる）及
び２つのメモリページだけが設けられる。メモリ９の第
１メモリページは、ゲート27により生じる信号を活性状
態で受けるかぎり、使用状態に投入される。他のメモリ
ページは、この信号を非活性状態で受ける場合、使用状
態に投入される。このことは、図３に線図的に示されて
おり、ゲート27からの出力がデコーダ10に相補的なデコ
ード入力37として到来して、一方のメモリを他方のメモ
リから区別することができるようにする。このアプロー
チでは、2 つのメモリページに対してたった1 つのデコ
ーダ10が存在するという利益がある。第２のメモリペー
ジはメモリページ９の背後に破線で示されている。
【図１】論理プロセッサ及びファジー論理プロセッサが
異なる集積回路上に作成された従来システムのブロック
図を示す図。
異なる集積回路上に作成された従来システムのブロック
図を示す図。
【図２】図１のシステムと同一の要素を備えるが、本発
明によって変更され単一集積回路で作成することができ
るようになったシステムを示す図。
明によって変更され単一集積回路で作成することができ
るようになったシステムを示す図。
【図３】集積回路を使用状態に投入するための本発明に
よる装置の詳細な実施の態様例を示す図。
よる装置の詳細な実施の態様例を示す図。
100 第１の集積回路、 １ 標準的な論理プロセッサ、 ２ アナログディジタル変換器、 ３ マルチプレクサ、 ４〜６ 温度Ｔ°或いは圧力Ｐ等を計測する１群のセン
サ、 ７ アドレスバス、 ８ データバス、 ９ 論理プロセッサ１のプログラムメモリ、 10 デコーダ、 11 直列タイププロトコル（RS 232）に従い外部と信号
交換する入出力回路、 12 制御信号Ｃを発生するデコーダ、 13 ディスプレイ周辺回路、 14 アクチュエータ周辺回路、 15 第２の集積回路、 16 ファジー論理プロセッサ又はコプロセッサ、 17 プログラムメモリ、 18 データバス又はリンク、 19 揮発性ランダムアクセスメモリ 200 １個の同一集積回路、 20 ローディング回路、 50 １組の接続体、 22 クロック、 21 カウンタ、 23〜26 カウンタ出力（ワイヤ）、 27 ＯＲ論理ゲート、 28 ＡＮＤゲート、 29 マルチプレクサ、 30 ＰＯＲ形回路、 32，33 カウンタセット入力、 34 境界、 35，36 ゾーン、 37 デコード入力。
サ、 ７ アドレスバス、 ８ データバス、 ９ 論理プロセッサ１のプログラムメモリ、 10 デコーダ、 11 直列タイププロトコル（RS 232）に従い外部と信号
交換する入出力回路、 12 制御信号Ｃを発生するデコーダ、 13 ディスプレイ周辺回路、 14 アクチュエータ周辺回路、 15 第２の集積回路、 16 ファジー論理プロセッサ又はコプロセッサ、 17 プログラムメモリ、 18 データバス又はリンク、 19 揮発性ランダムアクセスメモリ 200 １個の同一集積回路、 20 ローディング回路、 50 １組の接続体、 22 クロック、 21 カウンタ、 23〜26 カウンタ出力（ワイヤ）、 27 ＯＲ論理ゲート、 28 ＡＮＤゲート、 29 マルチプレクサ、 30 ＰＯＲ形回路、 32，33 カウンタセット入力、 34 境界、 35，36 ゾーン、 37 デコード入力。
Claims (5)
- 【請求項１】 プログラムメモリ、第１の論理プロセッ
サ、及び、ファジー論理コプロセッサから成る集積回路
を使用状態に投入するための装置であって、このコプロ
セッサからの命令を記憶するためにこのコプロセッサに
リンクされた揮発性ランダムアクセスメモリ、及び、こ
のランダムアクセスメモリのローディングのためのロー
ディング回路であって、集積回路が使用状態に投入され
るときこのローディングを誘導するための手段を具備す
るローディング回路を具備する装置。 - 【請求項２】 前記ローディング回路は、クロックによ
り制御されて、前記集積回路のプログラムメリに、この
プログラムメリのメモリワードであって前記コプロセッ
サのランダムアクセスメモリ中にローディングされるべ
きメモリワードのアドレスを生成するようになっている
可逆カウンタを備えることを特徴とする請求項１に記載
の装置。 - 【請求項３】 前記可逆カウンタは、そのカウントダウ
ン操作が実行される前に、前記集積回路が使用状態に投
入されるときに、ある初期値をもって構成されるように
する手段を備えることを特徴とする請求項１に記載の装
置。 - 【請求項４】 前記プログラムメモリは、少なくとも１
つの重複化された部分を備え、かつ、このプログラムメ
モリの重複化された部分にアクセスするために、そのデ
コーダに、前記カウンタによって生成された信号をデコ
ードするための付加的デコーディングアクセス手段を備
えていることを特徴とする請求項１〜３のいずれかに記
載の装置。 - 【請求項５】 さらに、前記プログラムメモリを前記論
理プロセッサに接続するためのアドレスバスを具備し、
前記ローディング回路は、このアドレスバスに接続され
るマルチプレクサの第１入力、及び、このローディング
回路において生成されるアドレス信号を受ける第２入力
を備えることを特徴とする請求項１〜４のいずれかに記
載の装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR9505177 | 1995-04-28 | ||
| FR9505177A FR2733612B1 (fr) | 1995-04-28 | 1995-04-28 | Dispositif de mise en service d'un circuit integre |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0926883A true JPH0926883A (ja) | 1997-01-28 |
Family
ID=9478581
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8132664A Withdrawn JPH0926883A (ja) | 1995-04-28 | 1996-04-30 | 集積回路の使用状態投入のための装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (2) | US6035385A (ja) |
| EP (1) | EP0742516B1 (ja) |
| JP (1) | JPH0926883A (ja) |
| DE (1) | DE69600364T2 (ja) |
| FR (1) | FR2733612B1 (ja) |
Families Citing this family (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2733612B1 (fr) * | 1995-04-28 | 1997-06-13 | Sgs Thomson Microelectronics | Dispositif de mise en service d'un circuit integre |
| DE19828924C1 (de) * | 1998-06-29 | 1999-06-02 | Siemens Ag | Schaltungsanordnung zum Steuern eines Fahrwerks- oder Antriebssystems in einem Kraftfahrzeug |
| US6467009B1 (en) | 1998-10-14 | 2002-10-15 | Triscend Corporation | Configurable processor system unit |
| US6272476B1 (en) * | 1999-04-14 | 2001-08-07 | Winbond Electronics Corp | Programmable and expandable fuzzy processor for pattern recognition |
| EP1102175A1 (en) * | 1999-11-22 | 2001-05-23 | STMicroelectronics S.r.l. | Neuro-Fuzzy network architecture with on-line learning capabilities and corresponding control method |
| US6721840B1 (en) | 2000-08-18 | 2004-04-13 | Triscend Corporation | Method and system for interfacing an integrated circuit to synchronous dynamic memory and static memory |
| US6725364B1 (en) | 2001-03-08 | 2004-04-20 | Xilinx, Inc. | Configurable processor system |
| US7552149B2 (en) * | 2003-09-06 | 2009-06-23 | Oracle International Corporation | Querying past versions of data in a distributed database |
| US7240065B2 (en) * | 2004-05-27 | 2007-07-03 | Oracle International Corporation | Providing mappings between logical time values and real time values |
| US7878009B2 (en) * | 2006-08-30 | 2011-02-01 | U-Line Corporation | Cooling unit with data logging control |
| US20080092569A1 (en) * | 2006-10-20 | 2008-04-24 | Doberstein Andrew J | Cooling unit with multi-parameter defrost control |
| US20080092567A1 (en) * | 2006-10-20 | 2008-04-24 | Doberstein Andrew J | Ice maker with ice bin level control |
| US20080092574A1 (en) * | 2006-10-20 | 2008-04-24 | Doberstein Andrew J | Cooler with multi-parameter cube ice maker control |
| US8707274B2 (en) * | 2010-04-09 | 2014-04-22 | AppFirst, Inc. | System and method for information extraction from within an active application during execution |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4720812A (en) * | 1984-05-30 | 1988-01-19 | Racal-Milgo, Inc. | High speed program store with bootstrap |
| US4837735A (en) * | 1987-06-09 | 1989-06-06 | Martin Marietta Energy Systems, Inc. | Parallel machine architecture for production rule systems |
| KR0136379B1 (ko) * | 1988-09-20 | 1998-06-15 | 미다 가쓰시게 | 데이타 처리시스템의 개발방법 및 데이타 처리용 반도체 집적회로 |
| JPH0769791B2 (ja) * | 1988-12-21 | 1995-07-31 | 三菱電機株式会社 | マイクロプロセッサ |
| JP2834837B2 (ja) * | 1990-03-30 | 1998-12-14 | 松下電工株式会社 | プログラマブルコントローラ |
| EP0516161A3 (en) * | 1991-05-31 | 1993-10-13 | Kabushiki Kaisha Toshiba | Fuzzy rule-based system formed in a chip |
| DE4225758C2 (de) * | 1992-08-04 | 1996-04-11 | Siemens Ag | Schaltungsanordnung mit einer Wirts-Recheneinheit (Host-CPU), einem Fuzzy-Logic-Coprozessor und einem Wissensbasis-Speicher |
| US5410721A (en) * | 1992-12-24 | 1995-04-25 | Motorola, Inc. | System and method for incrementing a program counter |
| US5706478A (en) * | 1994-05-23 | 1998-01-06 | Cirrus Logic, Inc. | Display list processor for operating in processor and coprocessor modes |
| FR2733612B1 (fr) * | 1995-04-28 | 1997-06-13 | Sgs Thomson Microelectronics | Dispositif de mise en service d'un circuit integre |
-
1995
- 1995-04-28 FR FR9505177A patent/FR2733612B1/fr not_active Expired - Fee Related
-
1996
- 1996-04-23 US US08/636,634 patent/US6035385A/en not_active Expired - Fee Related
- 1996-04-26 EP EP96400912A patent/EP0742516B1/fr not_active Expired - Lifetime
- 1996-04-26 DE DE69600364T patent/DE69600364T2/de not_active Expired - Fee Related
- 1996-04-30 JP JP8132664A patent/JPH0926883A/ja not_active Withdrawn
-
1999
- 1999-08-10 US US09/371,773 patent/US6321324B1/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| EP0742516B1 (fr) | 1998-06-17 |
| EP0742516A2 (fr) | 1996-11-13 |
| DE69600364T2 (de) | 1998-10-15 |
| FR2733612B1 (fr) | 1997-06-13 |
| DE69600364D1 (de) | 1998-07-23 |
| US6035385A (en) | 2000-03-07 |
| FR2733612A1 (fr) | 1996-10-31 |
| US6321324B1 (en) | 2001-11-20 |
| EP0742516A3 (ja) | 1996-11-27 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20030701 |