JPH0926912A - キャッシュメモリのストア処理方式 - Google Patents
キャッシュメモリのストア処理方式Info
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- JPH0926912A JPH0926912A JP7196032A JP19603295A JPH0926912A JP H0926912 A JPH0926912 A JP H0926912A JP 7196032 A JP7196032 A JP 7196032A JP 19603295 A JP19603295 A JP 19603295A JP H0926912 A JPH0926912 A JP H0926912A
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Abstract
(57)【要約】
【目的】 ストアイン方式のキャッシュを有する情報処
理装置で、ストア処理の高速化を図るとともにデータ転
送の負荷を軽減せしめて性能を向上させる。 【構成】 書き込み要求がオペランドキャッシュ１にミ
スヒットした場合に、該書き込み要求がブロック内の連
続ストア処理であるか否かをブロック内連続ストア処理
判定手段２０にて判定し、ブロックの先頭アドレスから
途中のアドレス迄の連続するアドレスへの書き込み要求
である場合には、該途中のアドレスを含むワードから最
終のアドレスを含むワード迄を、ブロックの途中のアド
レスから最終アドレス迄の連続するアドレスへの書き込
み要求である場合には、先頭アドレスを含むワードから
該途中のアドレスを含むワード迄を、リクエスト生成手
段７によりブロックロードリクエストに替わるリクエス
トを生成する事により読み出して処理を行う。また１ブ
ロック分全てを連続ストア処理する場合には、競み出し
処理を行わずに処理を行う。
理装置で、ストア処理の高速化を図るとともにデータ転
送の負荷を軽減せしめて性能を向上させる。 【構成】 書き込み要求がオペランドキャッシュ１にミ
スヒットした場合に、該書き込み要求がブロック内の連
続ストア処理であるか否かをブロック内連続ストア処理
判定手段２０にて判定し、ブロックの先頭アドレスから
途中のアドレス迄の連続するアドレスへの書き込み要求
である場合には、該途中のアドレスを含むワードから最
終のアドレスを含むワード迄を、ブロックの途中のアド
レスから最終アドレス迄の連続するアドレスへの書き込
み要求である場合には、先頭アドレスを含むワードから
該途中のアドレスを含むワード迄を、リクエスト生成手
段７によりブロックロードリクエストに替わるリクエス
トを生成する事により読み出して処理を行う。また１ブ
ロック分全てを連続ストア処理する場合には、競み出し
処理を行わずに処理を行う。
Description
【０００１】
【産業上の利用分野】本発明は、ストアイン方式のキャ
ッシュメモリを有する情報処理装置のキャッシュメモリ
のストア処理方式に関する。
ッシュメモリを有する情報処理装置のキャッシュメモリ
のストア処理方式に関する。
【０００２】
【従来の技術】キャッシュメモリは、中央処理装置（Ｃ
ＰＵ）と主記憶の速度ギャップを埋め、メモリアクセス
の高速化を実現するためのものであり、主記憶に用いら
れるＤＲＡＭよりもアクセスタイムが高速のＳＲＡＭを
キャッシュメモリとして用い、キャッシュメモリ上に主
記憶のデータの一部をブロック単位で一時的に保持して
ＣＰＵからのアクセスを行うようにしたものである。す
なわち、ＣＰＵからデータの読み込み要求が出た場合、
まずキャッシュメモリ上に、要求する主記憶のアドレス
のデータがあるかどうか調べ、データがある場合には
（キャッシュヒット）、キャッシュメモリからＣＰＵの
演算部にデータを転送し、データがない場合のみ（ミス
ヒット）、主記憶からデータを転送してくる。キャッシ
ュメモリ方式においては、キャッシュメモリ上にデータ
があるかどうかを調べる必要があるために、ミスヒット
が発生した場合は、直接主記憶をアクセスする場合に比
べて時間が掛かることとなるが、キャッシュメモリの容
量や制御方式によって、ヒット率は９０％以上を得るこ
とが可能である。キャッシュメモリへのデータ転送は、
ブロックという主記憶及びキャッシュメモリを一定の大
きさに区切った単位で行われる。
ＰＵ）と主記憶の速度ギャップを埋め、メモリアクセス
の高速化を実現するためのものであり、主記憶に用いら
れるＤＲＡＭよりもアクセスタイムが高速のＳＲＡＭを
キャッシュメモリとして用い、キャッシュメモリ上に主
記憶のデータの一部をブロック単位で一時的に保持して
ＣＰＵからのアクセスを行うようにしたものである。す
なわち、ＣＰＵからデータの読み込み要求が出た場合、
まずキャッシュメモリ上に、要求する主記憶のアドレス
のデータがあるかどうか調べ、データがある場合には
（キャッシュヒット）、キャッシュメモリからＣＰＵの
演算部にデータを転送し、データがない場合のみ（ミス
ヒット）、主記憶からデータを転送してくる。キャッシ
ュメモリ方式においては、キャッシュメモリ上にデータ
があるかどうかを調べる必要があるために、ミスヒット
が発生した場合は、直接主記憶をアクセスする場合に比
べて時間が掛かることとなるが、キャッシュメモリの容
量や制御方式によって、ヒット率は９０％以上を得るこ
とが可能である。キャッシュメモリへのデータ転送は、
ブロックという主記憶及びキャッシュメモリを一定の大
きさに区切った単位で行われる。
【０００３】このようなキャッシュメモリの書き込み制
御方式には、ストアスルー方式とストアイン方式があ
る。ストアスルー方式は、書き込み発生によってキャッ
シュメモリ上に対応するブロックがあれば、書き込むの
と同時に主記憶にも書き込みを行う方式である。これに
対し、ストアイン方式は、書き込み要求があっても主記
憶にはすぐには反映させないで、キャッシュメモリ上だ
けで書き込み動作を終え、ブロックを追い出すときに主
記憶への書き込みを行う方式で、速度向上を図る上では
ストアスルー方式に比べ有利である。
御方式には、ストアスルー方式とストアイン方式があ
る。ストアスルー方式は、書き込み発生によってキャッ
シュメモリ上に対応するブロックがあれば、書き込むの
と同時に主記憶にも書き込みを行う方式である。これに
対し、ストアイン方式は、書き込み要求があっても主記
憶にはすぐには反映させないで、キャッシュメモリ上だ
けで書き込み動作を終え、ブロックを追い出すときに主
記憶への書き込みを行う方式で、速度向上を図る上では
ストアスルー方式に比べ有利である。
【０００４】従来のストアスルー方式のキャッシュメモ
リでは、書き込み要求がミスヒットした場合に、ブロッ
クのロードを行って１ブロック分の全ワードをキャッシ
ュメモリ上に書き込み、その後、後続の処理を行ってい
る。
リでは、書き込み要求がミスヒットした場合に、ブロッ
クのロードを行って１ブロック分の全ワードをキャッシ
ュメモリ上に書き込み、その後、後続の処理を行ってい
る。
【０００５】
【発明が解決しようとする課題】しかしながら上述した
従来の処理方式では、可変長命令等のストア処理で、キ
ャッシュメモリのブロック内の先頭或いは最終ワードの
み部分書き込みとなり他のワードは全書き込みとなる場
合や、１ブロック全てを更新するような処理の場合に、
結果的に不要となるデータをブロックロードで読み出す
まで後続の処理を待ち合わせていたため、このようなス
トア処理の処理時間が遅くなり、また結果的に不要とな
るデータを転送する事により自プロセッサと主記憶・他
プロセッサとの間の負荷を増大させてしまうという問題
があった。
従来の処理方式では、可変長命令等のストア処理で、キ
ャッシュメモリのブロック内の先頭或いは最終ワードの
み部分書き込みとなり他のワードは全書き込みとなる場
合や、１ブロック全てを更新するような処理の場合に、
結果的に不要となるデータをブロックロードで読み出す
まで後続の処理を待ち合わせていたため、このようなス
トア処理の処理時間が遅くなり、また結果的に不要とな
るデータを転送する事により自プロセッサと主記憶・他
プロセッサとの間の負荷を増大させてしまうという問題
があった。
【０００６】本発明は、上記従来の問題点に鑑みてなさ
れたものであり、連続ストア処理の書き込み要求がミス
ヒットした場合のデータ転送効率を高め、ミスヒットの
場合のストア処理の高速化を実現するキャッシュメモリ
のストア処理方式を提供することを目的とする。
れたものであり、連続ストア処理の書き込み要求がミス
ヒットした場合のデータ転送効率を高め、ミスヒットの
場合のストア処理の高速化を実現するキャッシュメモリ
のストア処理方式を提供することを目的とする。
【０００７】
【課題を解決するための手段】上記従来の課題を目的を
達成するため本発明のキャッシュのストア処理方式は、
ストアイン方式のキャッシュを有する情報処理装置にお
いて、書き込み要求の目的のアドレスがキャッシュ上に
存在しない場合に、該書き込み要求がキャッシュのブロ
ック内の連続するアドレスへの書き込み要求であるか否
かを判定し、前記ブロックの先頭アドレスから途中のア
ドレス迄の連続するアドレスへの書き込み要求である場
合には、該途中のアドレスを含むワードから最終のアド
レスを含むワード迄を読み出し、前記ブロックの途中の
アドレスから最終アドレス迄の連続するアドレスへの書
き込み要求である場合には、先頭アドレスを含むワード
から該途中のアドレスを含むワード迄を読み出し、前記
ブロックの先頭アドレスから最終アドレス迄の連続する
アドレスへの書き込み要求である場合には、読み出しを
行わないことを特徴として構成されている。
達成するため本発明のキャッシュのストア処理方式は、
ストアイン方式のキャッシュを有する情報処理装置にお
いて、書き込み要求の目的のアドレスがキャッシュ上に
存在しない場合に、該書き込み要求がキャッシュのブロ
ック内の連続するアドレスへの書き込み要求であるか否
かを判定し、前記ブロックの先頭アドレスから途中のア
ドレス迄の連続するアドレスへの書き込み要求である場
合には、該途中のアドレスを含むワードから最終のアド
レスを含むワード迄を読み出し、前記ブロックの途中の
アドレスから最終アドレス迄の連続するアドレスへの書
き込み要求である場合には、先頭アドレスを含むワード
から該途中のアドレスを含むワード迄を読み出し、前記
ブロックの先頭アドレスから最終アドレス迄の連続する
アドレスへの書き込み要求である場合には、読み出しを
行わないことを特徴として構成されている。
【０００８】また、本発明キャッシュのストア処理装置
は、ストアイン方式のキャッシュを有する情報処理装置
において、実行される命令を解読し、該命令がキャッシ
ュのブロック内のアドレスへの書き込み要求である場合
に、書き込み要求信号を出力するデコーダと、書き込み
要求の目的のアドレスがキャッシュ上に存在しない場合
に、前記書き込み要求信号が連続するアドレスへの書き
込み要求であるか否かを判定する書き込み要求判定手段
と、前記要求判定手段に入力された書き込み要求信号
が、前記ブロックの先頭アドレスから途中のアドレス迄
の連続するアドレスへの書き込み要求である場合には、
該途中のアドレスを含むワードから最終のアドレスを含
むワード迄の読み出しを主記憶又は他のプロセッサに要
求し、前記ブロックの途中のアドレスから最終アドレス
迄の連続するアドレスへの書き込み要求である場合に
は、先頭アドレスを含むワードから該途中のアドレスを
含むワード迄の読み出しを主記憶又は他のプロセッサに
要求し、前記ブロックの先頭アドレスから最終アドレス
迄の連続するアドレスへの書き込み要求である場合に
は、主記憶又は他のプロセッサに読み出し不要の信号を
出力するリクエスト生成手段とを備えたことを特徴とし
て構成されている。
は、ストアイン方式のキャッシュを有する情報処理装置
において、実行される命令を解読し、該命令がキャッシ
ュのブロック内のアドレスへの書き込み要求である場合
に、書き込み要求信号を出力するデコーダと、書き込み
要求の目的のアドレスがキャッシュ上に存在しない場合
に、前記書き込み要求信号が連続するアドレスへの書き
込み要求であるか否かを判定する書き込み要求判定手段
と、前記要求判定手段に入力された書き込み要求信号
が、前記ブロックの先頭アドレスから途中のアドレス迄
の連続するアドレスへの書き込み要求である場合には、
該途中のアドレスを含むワードから最終のアドレスを含
むワード迄の読み出しを主記憶又は他のプロセッサに要
求し、前記ブロックの途中のアドレスから最終アドレス
迄の連続するアドレスへの書き込み要求である場合に
は、先頭アドレスを含むワードから該途中のアドレスを
含むワード迄の読み出しを主記憶又は他のプロセッサに
要求し、前記ブロックの先頭アドレスから最終アドレス
迄の連続するアドレスへの書き込み要求である場合に
は、主記憶又は他のプロセッサに読み出し不要の信号を
出力するリクエスト生成手段とを備えたことを特徴とし
て構成されている。
【０００９】さらに本発明のストアイン方式のキャッシ
ュを有する情報処理装置は、主記憶又は他のプロセッサ
上のデータ又は命令の一部をブロック単位で保持するキ
ャッシュメモリと、データ又は命令のアクセス命令を受
けて前記キャッシュメモリ上に目的のアドレスが存在す
るか否かを判定するヒット検出手段と、実行される命令
を解読し、該命令がキャッシュメモリのブロック内のア
ドレスへの書き込み要求である場合に、書き込み要求信
号を出力するデコーダと、書き込み要求の目的のアドレ
スがキャッシュメモリ上に存在しない場合に、前記書き
込み要求信号が連続するアドレスへの書き込み要求であ
るか否かを判定する書き込み要求判定手段と、前記ヒッ
ト検出手段により前記キャッシュメモリ上に目的のアド
レスが存在しないと判定された場合に、主記憶又は他の
プロセッサから必要なデータ又は命令を含むブロックの
読み込みを要求すると共に、前記要求判定手段に入力さ
れた書き込み要求信号が、前記ブロックの先頭アドレス
から途中のアドレス迄の連続するアドレスへの書き込み
要求である場合には、前記ブロックの読み込み要求に替
えて該途中のアドレスを含むワードから最終のアドレス
を含むワード迄の読み出しを要求し、前記ブロックの途
中のアドレスから最終アドレス迄の連続するアドレスへ
の書き込み要求である場合には、前記ブロックの読み込
み要求に替えて先頭アドレスを含むワードから該途中の
アドレスを含むワード迄の読み出しを要求し、前記ブロ
ックの先頭アドレスから最終アドレス迄の連続するアド
レスへの書き込み要求である場合には、前記ブロックの
読み込み要求に替えて読み出し不要の信号を出力するリ
クエスト生成手段と、前記リクエスト生成手段の要求に
基づく主記憶又は他のプロセッサからのデータ又は命令
を格納するリードバッファと、前記キャッシュメモリ上
に目的のアドレスが存在する場合には該アドレスのデー
タ又は命令を入力し、存在しない場合には前記リードバ
ッファのデータ又は命令を入力して演算を行う演算手段
と、前記演算手段の実行により更新されたデータを前記
キャッシュメモリに格納する更新手段とを備えたことを
特徴として構成されている。
ュを有する情報処理装置は、主記憶又は他のプロセッサ
上のデータ又は命令の一部をブロック単位で保持するキ
ャッシュメモリと、データ又は命令のアクセス命令を受
けて前記キャッシュメモリ上に目的のアドレスが存在す
るか否かを判定するヒット検出手段と、実行される命令
を解読し、該命令がキャッシュメモリのブロック内のア
ドレスへの書き込み要求である場合に、書き込み要求信
号を出力するデコーダと、書き込み要求の目的のアドレ
スがキャッシュメモリ上に存在しない場合に、前記書き
込み要求信号が連続するアドレスへの書き込み要求であ
るか否かを判定する書き込み要求判定手段と、前記ヒッ
ト検出手段により前記キャッシュメモリ上に目的のアド
レスが存在しないと判定された場合に、主記憶又は他の
プロセッサから必要なデータ又は命令を含むブロックの
読み込みを要求すると共に、前記要求判定手段に入力さ
れた書き込み要求信号が、前記ブロックの先頭アドレス
から途中のアドレス迄の連続するアドレスへの書き込み
要求である場合には、前記ブロックの読み込み要求に替
えて該途中のアドレスを含むワードから最終のアドレス
を含むワード迄の読み出しを要求し、前記ブロックの途
中のアドレスから最終アドレス迄の連続するアドレスへ
の書き込み要求である場合には、前記ブロックの読み込
み要求に替えて先頭アドレスを含むワードから該途中の
アドレスを含むワード迄の読み出しを要求し、前記ブロ
ックの先頭アドレスから最終アドレス迄の連続するアド
レスへの書き込み要求である場合には、前記ブロックの
読み込み要求に替えて読み出し不要の信号を出力するリ
クエスト生成手段と、前記リクエスト生成手段の要求に
基づく主記憶又は他のプロセッサからのデータ又は命令
を格納するリードバッファと、前記キャッシュメモリ上
に目的のアドレスが存在する場合には該アドレスのデー
タ又は命令を入力し、存在しない場合には前記リードバ
ッファのデータ又は命令を入力して演算を行う演算手段
と、前記演算手段の実行により更新されたデータを前記
キャッシュメモリに格納する更新手段とを備えたことを
特徴として構成されている。
【００１０】この場合に前記書き込み要求判定手段は、
書き込み要求が連続するアドレスへの書き込み要求であ
る場合に、該アドレス情報を前記リクエスト生成手段に
渡すことを特徴とする。
書き込み要求が連続するアドレスへの書き込み要求であ
る場合に、該アドレス情報を前記リクエスト生成手段に
渡すことを特徴とする。
【００１１】
【実施例】次に本発明の一実施例について図面を参照し
て説明する。第１図は本発明の一実施例を示すプロセッ
サ内部のオペランドキャッシュ制御周辺のブロック図で
ある。
て説明する。第１図は本発明の一実施例を示すプロセッ
サ内部のオペランドキャッシュ制御周辺のブロック図で
ある。
【００１２】初めに図に沿って、オペランドキャッシュ
へのリード処理についての動作を説明する。１はストア
イン方式のオペランドキャッシュであり、メモリアクセ
ス毎に生成されるオペランドアクセスのためのリクエス
トアドレス２により索引される。オペランドキャッシュ
索引の有効性はヒット検出手段３にてキャッシュヒット
の有無が調べられる事により行われ、ヒットしていれば
ヒットデータ４がオペランドとして演算手段５に供給さ
れる。
へのリード処理についての動作を説明する。１はストア
イン方式のオペランドキャッシュであり、メモリアクセ
ス毎に生成されるオペランドアクセスのためのリクエス
トアドレス２により索引される。オペランドキャッシュ
索引の有効性はヒット検出手段３にてキャッシュヒット
の有無が調べられる事により行われ、ヒットしていれば
ヒットデータ４がオペランドとして演算手段５に供給さ
れる。
【００１３】またミスヒットであった場合には、ヒット
検出手段３よりミスヒット信号６が出力され、リクエス
ト生成手段７にてブロックロードリクエスト信号８が生
成されて、主記憶・他プロセッサとのインターフェース
手段９を経由して主記憶・他プロセッサに対してブロッ
クロード要求が行われ、所望のデータが得られるまで演
算手段５の処理は待ち合わされる。
検出手段３よりミスヒット信号６が出力され、リクエス
ト生成手段７にてブロックロードリクエスト信号８が生
成されて、主記憶・他プロセッサとのインターフェース
手段９を経由して主記憶・他プロセッサに対してブロッ
クロード要求が行われ、所望のデータが得られるまで演
算手段５の処理は待ち合わされる。
【００１４】ブロックロード要求したブロックが主記憶
或いは他プロセッサから返却されると、返却されたデー
タはインターフェース手段９を経由してリードデータ１
０としてリードバッファ１１に蓄えられた後、演算手段
５に送られるとともに、インターフェース手段９よりデ
ータ到着完了信号１２が処理再開指示手段１３に送ら
れ、処理再開指示手段１３から演算手段５に対して処理
再開指示信号１４が送られる事により、演算手段５によ
る処理が再開される。またリードバッファ１１の出力は
オペランドキャッシュ１にも送られ、オペランドキャッ
シュ１に対する登録処理も行われる。
或いは他プロセッサから返却されると、返却されたデー
タはインターフェース手段９を経由してリードデータ１
０としてリードバッファ１１に蓄えられた後、演算手段
５に送られるとともに、インターフェース手段９よりデ
ータ到着完了信号１２が処理再開指示手段１３に送ら
れ、処理再開指示手段１３から演算手段５に対して処理
再開指示信号１４が送られる事により、演算手段５によ
る処理が再開される。またリードバッファ１１の出力は
オペランドキャッシュ１にも送られ、オペランドキャッ
シュ１に対する登録処理も行われる。
【００１５】次にオペランドキャッシュへのブロック内
の連続ストア処理ではない、通常のストア処理について
の動作を説明する。オペランドキャッシュ１へのアクセ
スにより、ヒット・ミスヒット何れの場合も演算手段５
に所望のデータが送られる動作については、前記リード
処理の場合と同様である。但し、ミスヒットした場合に
演算手段５にリードバッファ１１より送られるときのオ
ペランドキャッシュ１への登録動作は行われない。
の連続ストア処理ではない、通常のストア処理について
の動作を説明する。オペランドキャッシュ１へのアクセ
スにより、ヒット・ミスヒット何れの場合も演算手段５
に所望のデータが送られる動作については、前記リード
処理の場合と同様である。但し、ミスヒットした場合に
演算手段５にリードバッファ１１より送られるときのオ
ペランドキャッシュ１への登録動作は行われない。
【００１６】演算手段５に送られた上記ヒットデータ４
或いはリードバッファ１１の出力は、演算手段５にてス
トアデータが求まると、該ストアデータとオペランドキ
ャッシュ１或いはブロックロードにて得たデータ１１と
の結合が行われ、オペランドキャッシュ１を更新するた
めのデータが生成され、ストアバッファ１５を経由して
更新手段１６に送られ、オペランドキャッシュ１の更新
が行われる。これらリード処理及び通常のストア処理
は、従来のキャッシュメモリにおける動作と同様のもの
である。
或いはリードバッファ１１の出力は、演算手段５にてス
トアデータが求まると、該ストアデータとオペランドキ
ャッシュ１或いはブロックロードにて得たデータ１１と
の結合が行われ、オペランドキャッシュ１を更新するた
めのデータが生成され、ストアバッファ１５を経由して
更新手段１６に送られ、オペランドキャッシュ１の更新
が行われる。これらリード処理及び通常のストア処理
は、従来のキャッシュメモリにおける動作と同様のもの
である。
【００１７】次に本発明の特徴である可変長命令等のブ
ロック内の連続ストア処理に於いて、キャッシュがミス
ヒットした場合の動作について説明する。なおブロック
内の連続ストア処理でオペランドキャッシュにヒットし
た場合の処理は、前述した通常のリード及びストア処理
でオペランドキャッシュにヒットした場合の処理と同じ
である。
ロック内の連続ストア処理に於いて、キャッシュがミス
ヒットした場合の動作について説明する。なおブロック
内の連続ストア処理でオペランドキャッシュにヒットし
た場合の処理は、前述した通常のリード及びストア処理
でオペランドキャッシュにヒットした場合の処理と同じ
である。
【００１８】図２は、ストア処理要求が発生してから連
続ストア処理が終了するまでのフローチャートである。
以下、図１及び図２に沿って本発明の特徴を説明する。
まず、ストアリクエストの発生により、リクエストアド
レス２がオペランドキャッシュ１に存在するかが、ヒッ
ト検出手段３により判定され（ステップ２０１）、存在
する場合にはキャッシュヒットとなり、ヒットデータ４
が演算手段５に転送される（ステップ２０２）。このリ
クエストアドレス２によるオペランドキャッシュ索引時
に、命令１７を入力とするデコーダ１８に於いて、スト
アリクエストである事が解読されると、その解読信号１
９がブロック内連続ストア判定手段２０に送られる。ブ
ロック内連続ストア判定手段２０には、デコーダ１８か
らの解読信号１９に加えて、リクエストアドレス２と別
途生成されるストアアドレスからの最終書き込み位置を
示すリクエストレングス２１が入力され、キャッシュの
ブロック内の連続ストア処理であるか否かの判定が行わ
れる（ステップ２０３）。
続ストア処理が終了するまでのフローチャートである。
以下、図１及び図２に沿って本発明の特徴を説明する。
まず、ストアリクエストの発生により、リクエストアド
レス２がオペランドキャッシュ１に存在するかが、ヒッ
ト検出手段３により判定され（ステップ２０１）、存在
する場合にはキャッシュヒットとなり、ヒットデータ４
が演算手段５に転送される（ステップ２０２）。このリ
クエストアドレス２によるオペランドキャッシュ索引時
に、命令１７を入力とするデコーダ１８に於いて、スト
アリクエストである事が解読されると、その解読信号１
９がブロック内連続ストア判定手段２０に送られる。ブ
ロック内連続ストア判定手段２０には、デコーダ１８か
らの解読信号１９に加えて、リクエストアドレス２と別
途生成されるストアアドレスからの最終書き込み位置を
示すリクエストレングス２１が入力され、キャッシュの
ブロック内の連続ストア処理であるか否かの判定が行わ
れる（ステップ２０３）。
【００１９】そしてストア処理の内容が、キャッシュの
１ブロック全てを更新するストア処理である場合には、
ブロックロードで当該ブロックのデータを一切読み出す
必要が無いため、フルストア検出信号２２がリクエスト
生成手段７に送られ（ステップ２０４）、リクエスト生
成手段７にてブロックロードリクエスト信号８を生成す
る替わりにブロック所有通知信号２３が生成され、イン
ターフェース手段９を経由して主記憶及び他プロセッサ
に対して当該ブロックの最新データを所有する事の通知
が行われる（ステップ２０５）。そして当該ブロックの
１ブロック分のデータが演算手段５により求まると、更
新手段１６によりオペランドキャッシュ１に対する登録
処理が行われる。
１ブロック全てを更新するストア処理である場合には、
ブロックロードで当該ブロックのデータを一切読み出す
必要が無いため、フルストア検出信号２２がリクエスト
生成手段７に送られ（ステップ２０４）、リクエスト生
成手段７にてブロックロードリクエスト信号８を生成す
る替わりにブロック所有通知信号２３が生成され、イン
ターフェース手段９を経由して主記憶及び他プロセッサ
に対して当該ブロックの最新データを所有する事の通知
が行われる（ステップ２０５）。そして当該ブロックの
１ブロック分のデータが演算手段５により求まると、更
新手段１６によりオペランドキャッシュ１に対する登録
処理が行われる。
【００２０】またブロック内連続ストア判定手段２０に
て、ブロックの途中のアドレスから最終アドレス迄、ま
たはブロックの先頭アドレスから途中のアドレス迄の連
続ストア処理である事が判定されると、これらの判定情
報がアドレス情報信号２４としてリクエスト生成手段７
及び処理再開指示手段１３に送られる（ステップ２０
６）。アドレス情報信号２４を受けたりクエスト生成手
段７では、ブロックロードリクエスト信号の替わりにブ
ロックの内、必要なワードのみを要求するワードリクエ
スト信号２５が生成され、インターフェース手段９を経
由して主記憶・他プロセッサに対して送出される（ステ
ップ２０７）。
て、ブロックの途中のアドレスから最終アドレス迄、ま
たはブロックの先頭アドレスから途中のアドレス迄の連
続ストア処理である事が判定されると、これらの判定情
報がアドレス情報信号２４としてリクエスト生成手段７
及び処理再開指示手段１３に送られる（ステップ２０
６）。アドレス情報信号２４を受けたりクエスト生成手
段７では、ブロックロードリクエスト信号の替わりにブ
ロックの内、必要なワードのみを要求するワードリクエ
スト信号２５が生成され、インターフェース手段９を経
由して主記憶・他プロセッサに対して送出される（ステ
ップ２０７）。
【００２１】このときブロックの途中のアドレスから最
終アドレス迄の連続ストア処理の場合は、先頭アドレス
を含むワードから途中のアドレスを含むワードに対する
要求が、またブロックの先頭アドレスから途中のアドレ
ス迄の連続ストア処理であった場合には、途中のアドレ
スを含むワードから最終アドレスを含むワードに対する
要求が行われる。該当ワードが返却されると処理再開指
示手段１３に対してデータ到着完了信号１２が送られる
事により処理が再開され、演算手段５及び更新手段１６
では、該当ワードとストアデータとを結合したデータと
全書き込みとなるワードとでオペランドキャッシュ１へ
の登録処理が行われる。
終アドレス迄の連続ストア処理の場合は、先頭アドレス
を含むワードから途中のアドレスを含むワードに対する
要求が、またブロックの先頭アドレスから途中のアドレ
ス迄の連続ストア処理であった場合には、途中のアドレ
スを含むワードから最終アドレスを含むワードに対する
要求が行われる。該当ワードが返却されると処理再開指
示手段１３に対してデータ到着完了信号１２が送られる
事により処理が再開され、演算手段５及び更新手段１６
では、該当ワードとストアデータとを結合したデータと
全書き込みとなるワードとでオペランドキャッシュ１へ
の登録処理が行われる。
【００２２】ブロック内連続ストア判定手段２０にて、
ストアリクエストが連続処理要求でない通常の処理要求
である場合には、リクエスト生成手段７はブロックロー
ドリクエスト信号を送出してブロックの転送を前述した
手順により主記憶・他のプロセッサに要求する（ステッ
プ２０８）。
ストアリクエストが連続処理要求でない通常の処理要求
である場合には、リクエスト生成手段７はブロックロー
ドリクエスト信号を送出してブロックの転送を前述した
手順により主記憶・他のプロセッサに要求する（ステッ
プ２０８）。
【００２３】なお上述した全てのオペランドキャッシュ
１への登録処理を行うに当たり、置換ブロックが自プロ
セッサのみに最新データが存在するブロックであった場
合は、登録処理に先立って置換ブロックのデータの掃き
出し処理が行われるが、これはオペランドキャッシュ１
より読み出した掃き出しデータ２６をインターフェース
手段９に送出する事により、従来技術の場合と同様にし
て行われる。
１への登録処理を行うに当たり、置換ブロックが自プロ
セッサのみに最新データが存在するブロックであった場
合は、登録処理に先立って置換ブロックのデータの掃き
出し処理が行われるが、これはオペランドキャッシュ１
より読み出した掃き出しデータ２６をインターフェース
手段９に送出する事により、従来技術の場合と同様にし
て行われる。
【００２４】以上説明したように、可変長命令等でブロ
ックの先頭アドレスから途中のアドレス迄の連続ストア
処理、またブロックの途中のアドレスから最終アドレス
迄の連続ストア処理、及び１ブロック全てを更新する連
続ストア処理が行われる場合に、ミスヒットが発生して
も、主記憶・他プロセッサに対しブロック単位のデータ
転送を要求するのでなく、必要なデータの含まれたワー
ドのみの転送を行う。以上好ましい実施例をあげて本発
明を説明したが、本発明は必ずしも上記実施例に限定さ
れるものではない。
ックの先頭アドレスから途中のアドレス迄の連続ストア
処理、またブロックの途中のアドレスから最終アドレス
迄の連続ストア処理、及び１ブロック全てを更新する連
続ストア処理が行われる場合に、ミスヒットが発生して
も、主記憶・他プロセッサに対しブロック単位のデータ
転送を要求するのでなく、必要なデータの含まれたワー
ドのみの転送を行う。以上好ましい実施例をあげて本発
明を説明したが、本発明は必ずしも上記実施例に限定さ
れるものではない。
【００２５】
【発明の効果】以上説明したように本発明は、プロセッ
サにストアイン方式のキャッシュを有する情報処理装置
に於いて、可変長命令等でキャッシュのブロックの先頭
アドレスから途中のアドレス迄の連続ストア処理、ブロ
ックの途中のアドレスから最終アドレス迄の連続ストア
処理、及び１ブロック全てを更新する連続ストア処理の
場合の実行時間を大幅に短縮するとともに、不要なデー
タ転送を省く事により主記憶・他プロセッサとの間のデ
ータ転送の負荷を軽減する効果がある。
サにストアイン方式のキャッシュを有する情報処理装置
に於いて、可変長命令等でキャッシュのブロックの先頭
アドレスから途中のアドレス迄の連続ストア処理、ブロ
ックの途中のアドレスから最終アドレス迄の連続ストア
処理、及び１ブロック全てを更新する連続ストア処理の
場合の実行時間を大幅に短縮するとともに、不要なデー
タ転送を省く事により主記憶・他プロセッサとの間のデ
ータ転送の負荷を軽減する効果がある。
【図１】 本発明の一実施例を示すプロセッサ内部のキ
ャッシュ制御周辺のブロック図である。
ャッシュ制御周辺のブロック図である。
【図２】 ストア処理要求が発生してから主記憶・他の
プロセッサに出力されるまでのフローチャートである。
プロセッサに出力されるまでのフローチャートである。
１ オペランドキャッシュ ２ リクエストアドレス ３ ヒット検出手段 ４ ヒットデータ ５ 演算手段 ６ ミスヒット信号 ７ リクエスト生成手段 ８ ブロックロードリクエスト信号 ９ インターフェース手段 １０ リードデータ １１ リードバッファ １２ データ到着完了信号 １３ 処理再開指示手段 １４ 処理再開指示信号 １５ ストアバッファ １６ 更新手段 １７ 命令 １８ デコーダ １９ ストアリクエスト解読信号 ２０ ブロック内連続ストア判定手段 ２１ リクエストレングス ２２ フルストア検出信号 ２３ ブロック所有通知信号 ２４ アドレス情報信号 ２５ ワードリクエスト信号 ２６ 掃き出しデータ
Claims (4)
- 【請求項１】 ストアイン方式のキャッシュメモリを有
する情報処理装置において、 書き込み要求の目的のアドレスがキャッシュメモリ上に
存在しない場合に、該書き込み要求がキャッシュメモリ
のブロック内の連続するアドレスへの書き込み要求であ
るか否かを判定し、 前記ブロックの先頭アドレスから途中のアドレス迄の連
続するアドレスへの書き込み要求である場合には、該途
中のアドレスを含むワードから最終のアドレスを含むワ
ード迄を読み出し、 前記ブロックの途中のアドレスから最終アドレス迄の連
続するアドレスへの書き込み要求である場合には、先頭
アドレスを含むワードから該途中のアドレスを含むワー
ド迄を読み出し、 前記ブロックの先頭アドレスから最終アドレス迄の連続
するアドレスへの書き込み要求である場合には、読み出
しを行わないことを特徴とするキャッシュメモリのスト
ア処理方式。 - 【請求項２】 ストアイン方式のキャッシュメモリを有
する情報処理装置において、 実行される命令を解読し、該命令がキャッシュメモリの
ブロック内のアドレスへの書き込み要求である場合に、
書き込み要求信号を出力するデコーダと、 書き込み要求の目的のアドレスがキャッシュメモリ上に
存在しない場合に、前記書き込み要求信号が連続するア
ドレスへの書き込み要求であるか否かを判定する書き込
み要求判定手段と、 前記要求判定手段に入力された書き込み要求信号が、前
記ブロックの先頭アドレスから途中のアドレス迄の連続
するアドレスへの書き込み要求である場合には、該途中
のアドレスを含むワードから最終のアドレスを含むワー
ド迄の読み出しを主記憶又は他のプロセッサに要求し、
前記ブロックの途中のアドレスから最終アドレス迄の連
続するアドレスへの書き込み要求である場合には、先頭
アドレスを含むワードから該途中のアドレスを含むワー
ド迄の読み出しを主記憶又は他のプロセッサに要求し、
前記ブロックの先頭アドレスから最終アドレス迄の連続
するアドレスへの書き込み要求である場合には、主記憶
又は他のプロセッサに読み出し不要の信号を出力するリ
クエスト生成手段と、 を備えたことを特徴とするキャッシュメモリのストア処
理方式。 - 【請求項３】 主記憶又は他のプロセッサ上のデータ又
は命令の一部をブロック単位で保持するキャッシュメモ
リと、 データ又は命令のアクセス命令を受けて前記キャッシュ
メモリ上に目的のアドレスが存在するか否かを判定する
ヒット検出手段と、 実行される命令を解読し、該命令がキャッシュメモリの
ブロック内のアドレスへの書き込み要求である場合に、
書き込み要求信号を出力するデコーダと、 書き込み要求の目的のアドレスがキャッシュメモリ上に
存在しない場合に、前記書き込み要求信号が連続するア
ドレスへの書き込み要求であるか否かを判定する書き込
み要求判定手段と、 前記ヒット検出手段により前記キャッシュメモリ上に目
的のアドレスが存在しないと判定された場合に、主記憶
又は他のプロセッサから必要なデータ又は命令を含むブ
ロックの読み込みを要求すると共に、前記要求判定手段
に入力された書き込み要求信号が、前記ブロックの先頭
アドレスから途中のアドレス迄の連続するアドレスへの
書き込み要求である場合には、前記ブロックの読み込み
要求に替えて該途中のアドレスを含むワードから最終の
アドレスを含むワード迄の読み出しを要求し、前記ブロ
ックの途中のアドレスから最終アドレス迄の連続するア
ドレスへの書き込み要求である場合には、前記ブロック
の読み込み要求に替えて先頭アドレスを含むワードから
該途中のアドレスを含むワード迄の読み出しを要求し、
前記ブロックの先頭アドレスから最終アドレス迄の連続
するアドレスへの書き込み要求である場合には、前記ブ
ロックの読み込み要求に替えて読み出し不要の信号を出
力するリクエスト生成手段と、 前記リクエスト生成手段の要求に基づく主記憶又は他の
プロセッサからのデータ又は命令を格納するリードバッ
ファと、 前記キャッシュメモリ上に目的のアドレスが存在する場
合には該アドレスのデータ又は命令を入力し、存在しな
い場合には前記リードバッファのデータ又は命令を入力
して演算を行う演算手段と、 前記演算手段の実行により更新されたデータを前記キャ
ッシュメモリに格納する更新手段と、 を備えたことを特徴とするストアイン方式のキャッシュ
メモリを有する情報処理方式。 - 【請求項４】 前記書き込み要求判定手段は、書き込み
要求が連続するアドレスへの書き込み要求である場合
に、該アドレス情報を前記リクエスト生成手段に渡すこ
とを特徴とする請求項３記載のストアイン方式のキャッ
シュメモリを有する情報処理方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7196032A JPH0926912A (ja) | 1995-07-07 | 1995-07-07 | キャッシュメモリのストア処理方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7196032A JPH0926912A (ja) | 1995-07-07 | 1995-07-07 | キャッシュメモリのストア処理方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0926912A true JPH0926912A (ja) | 1997-01-28 |
Family
ID=16351080
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7196032A Pending JPH0926912A (ja) | 1995-07-07 | 1995-07-07 | キャッシュメモリのストア処理方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0926912A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011530103A (ja) * | 2008-07-29 | 2011-12-15 | フリースケール セミコンダクター インコーポレイテッド | 書戻し割当アルゴリズムを用いてキャッシュモジュールに対する情報をフェッチするためのシステムおよび方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57189385A (en) * | 1981-05-14 | 1982-11-20 | Nec Corp | Cashe storage system |
-
1995
- 1995-07-07 JP JP7196032A patent/JPH0926912A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57189385A (en) * | 1981-05-14 | 1982-11-20 | Nec Corp | Cashe storage system |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011530103A (ja) * | 2008-07-29 | 2011-12-15 | フリースケール セミコンダクター インコーポレイテッド | 書戻し割当アルゴリズムを用いてキャッシュモジュールに対する情報をフェッチするためのシステムおよび方法 |
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