JPH0421044A - １チップキャッシュメモリ - Google Patents
１チップキャッシュメモリInfo
- Publication number
- JPH0421044A JPH0421044A JP2124965A JP12496590A JPH0421044A JP H0421044 A JPH0421044 A JP H0421044A JP 2124965 A JP2124965 A JP 2124965A JP 12496590 A JP12496590 A JP 12496590A JP H0421044 A JPH0421044 A JP H0421044A
- Authority
- JP
- Japan
- Prior art keywords
- data
- block
- memory
- bus
- cache memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、１チップキャッシュメモリの改良に関する
ものである。
ものである。
第２図は例えばＣＱ出版社刊行の雑誌「インターフェー
スＪ １９Ｂ７年８月号のｐｐ２４１−２５７に掲載さ
れた論文「１チツプ・キャッシュ・メモリμＰＤ４３６
０８Ｒの概要と活用法」に示された、従来の１チップキ
ャッシュメモリの構成を示すブロック図である。
スＪ １９Ｂ７年８月号のｐｐ２４１−２５７に掲載さ
れた論文「１チツプ・キャッシュ・メモリμＰＤ４３６
０８Ｒの概要と活用法」に示された、従来の１チップキ
ャッシュメモリの構成を示すブロック図である。
第３図は第２図に示された１チップキャッシュメモリμ
ＰＤ４３６０８Ｒのメモリブロック構成を示す図である
。
ＰＤ４３６０８Ｒのメモリブロック構成を示す図である
。
第２図において、２はＣＰＵアドレス、３はディレクト
リ、４はブロックロードバッファ、５はデータブロック
、６はＣＰＵデータ、７はシステムバスインターフェー
ス、８はブロックアドレスジエレネータ、９は入力ラッ
チ、１０はバイパスバッファ、１１はブリフエツチャ、
１３はＣＰＵバスインターフェース、１４はＬ ＲＵ
（Ｌｅａｓｔ Ｒｅｃｅｎｔｌｙ Ｕｓｅｄ）である。
リ、４はブロックロードバッファ、５はデータブロック
、６はＣＰＵデータ、７はシステムバスインターフェー
ス、８はブロックアドレスジエレネータ、９は入力ラッ
チ、１０はバイパスバッファ、１１はブリフエツチャ、
１３はＣＰＵバスインターフェース、１４はＬ ＲＵ
（Ｌｅａｓｔ Ｒｅｃｅｎｔｌｙ Ｕｓｅｄ）である。
次に動作について説明する。１チップキャッシュメモリ
は、ＣＰＵからの要求に応じてメインメモリのデータを
記憶し、ＣＰＵからのアクセスに対しメインメモリに代
わってそのデータの読み出し／書き込みを高速に行うも
のである。ＣＰＵからのメモリアクセスには局所性があ
り、ＣＰＵからの要求でキャッシュメモリに記憶された
データは、近い将来再びアクセスされる可能性が高い。
は、ＣＰＵからの要求に応じてメインメモリのデータを
記憶し、ＣＰＵからのアクセスに対しメインメモリに代
わってそのデータの読み出し／書き込みを高速に行うも
のである。ＣＰＵからのメモリアクセスには局所性があ
り、ＣＰＵからの要求でキャッシュメモリに記憶された
データは、近い将来再びアクセスされる可能性が高い。
また、アクセスされたデータの近傍のデータが再びアク
セスされる可能性も高い、そのため、いったんアクセス
されたデータとその近傍のデータをキャッシュメモリ番
こ記憶すると、ＣＰＵとキャッシュメモリの間でデータ
がやりとりされるのでＣＰＵの高速メモリアクセスが実
現される。
セスされる可能性も高い、そのため、いったんアクセス
されたデータとその近傍のデータをキャッシュメモリ番
こ記憶すると、ＣＰＵとキャッシュメモリの間でデータ
がやりとりされるのでＣＰＵの高速メモリアクセスが実
現される。
ＣＰＵが１チップキャッシュメモリをアクセスしたとき
、データが存在すればキャツシュヒツト、存在しない場
合をキャッシュミスと言う。キャツシュヒツトの場合、
キャッシュメモリから高速にデータが読みだされる。キ
ャッシュミスの場合、ＣＰＵが要求するワードを含むデ
ータのかたまりをメインメモリからキャッシュメモリに
取り込み（フェッチ動作）、次回からのＣＰＵアクセス
に備える。このキャッシュメモリとメインメモリの情報
転送の単位であるデータのかたまりをブロックと呼び、
その大きさをブロックサイズと言う。
、データが存在すればキャツシュヒツト、存在しない場
合をキャッシュミスと言う。キャツシュヒツトの場合、
キャッシュメモリから高速にデータが読みだされる。キ
ャッシュミスの場合、ＣＰＵが要求するワードを含むデ
ータのかたまりをメインメモリからキャッシュメモリに
取り込み（フェッチ動作）、次回からのＣＰＵアクセス
に備える。このキャッシュメモリとメインメモリの情報
転送の単位であるデータのかたまりをブロックと呼び、
その大きさをブロックサイズと言う。
キャッシュメモリ中にそのブロックを記憶する空きスペ
ースがなければ、現在ある古いブロックのどれかを追い
出す（リプレース動作）。
ースがなければ、現在ある古いブロックのどれかを追い
出す（リプレース動作）。
次に従来の１チップキャッシュメモリのメモリ構成と動
作について説明する。第３図は第２図のデータブロック
５．ディレクトリ３．ＬＲＵ１４の３ブロツクよりなる
４ウエイセツトアソシアテイブのメモリ構成を示す、デ
ータブロック５はメインメモリのデータを保持するメモ
リ部である。
作について説明する。第３図は第２図のデータブロック
５．ディレクトリ３．ＬＲＵ１４の３ブロツクよりなる
４ウエイセツトアソシアテイブのメモリ構成を示す、デ
ータブロック５はメインメモリのデータを保持するメモ
リ部である。
ディレクトリ３はデータブロックの各データに対応する
アドレスの格納場所であるアドレスタグと格納データが
有効か無効かを示すバリッドピットより成る。ＬＲＵ１
４は４ウエイの各データがＣＰＵからアクセスされた古
さの情報を格納する。
アドレスの格納場所であるアドレスタグと格納データが
有効か無効かを示すバリッドピットより成る。ＬＲＵ１
４は４ウエイの各データがＣＰＵからアクセスされた古
さの情報を格納する。
ＣＰＵはメモリブロック中のデータをアドレスでアクセ
スする。第３図に示されるようにアクセスアドレスは上
述のアドレスタグ、主記憶からキャッシュにロードされ
たデータブロック内のアドレスを示すセットセレクト、
データブロックのワード選択情報であるワードセレクト
の３部分に分けられる。アクセスアドレスのセットセレ
クトによってアドレスタグとバリッドピットがディレク
トリから選択されて読みだされる。同じくデータブロッ
クからはブロックが選択されて読みだされる。アクセス
アドレスの上位部であるアドレスタグは、セットセレク
トで選択されたディレクトリ中のアドレスタグ部の内容
と比較される。
スする。第３図に示されるようにアクセスアドレスは上
述のアドレスタグ、主記憶からキャッシュにロードされ
たデータブロック内のアドレスを示すセットセレクト、
データブロックのワード選択情報であるワードセレクト
の３部分に分けられる。アクセスアドレスのセットセレ
クトによってアドレスタグとバリッドピットがディレク
トリから選択されて読みだされる。同じくデータブロッ
クからはブロックが選択されて読みだされる。アクセス
アドレスの上位部であるアドレスタグは、セットセレク
トで選択されたディレクトリ中のアドレスタグ部の内容
と比較される。
４ウ工イセツトアソシアテイブ方式では、１つのセット
セレクトに対して最大４個までのアドレスタグが同時に
記憶される。従って、ヒツト／ミス判定時にはあるセッ
トセレクトに対して同時に４個のアドレスタグを参照比
較することになる。
セレクトに対して最大４個までのアドレスタグが同時に
記憶される。従って、ヒツト／ミス判定時にはあるセッ
トセレクトに対して同時に４個のアドレスタグを参照比
較することになる。
バリッドピットは記憶している各アドレスタグの有効性
を示し、ヒツト／ミス判定時に有効がどぅかのチエツク
を行う、４つのウェイは並行して同じ動作を行い、ディ
レクトリから読みだされたアドレスタグとアクセスアド
レスのアドレスタグ部との比較を４ウ工イ同時に行いヒ
ット／ミスの判定を行う、一方、読みだされたデータブ
ロックはワードセレクトによってワードが選択され、最
後にヒツト判定からどのウェイがヒツトしたかを示すウ
ェイ選択信号をもらい、一つのワードが決定される。
を示し、ヒツト／ミス判定時に有効がどぅかのチエツク
を行う、４つのウェイは並行して同じ動作を行い、ディ
レクトリから読みだされたアドレスタグとアクセスアド
レスのアドレスタグ部との比較を４ウ工イ同時に行いヒ
ット／ミスの判定を行う、一方、読みだされたデータブ
ロックはワードセレクトによってワードが選択され、最
後にヒツト判定からどのウェイがヒツトしたかを示すウ
ェイ選択信号をもらい、一つのワードが決定される。
次にフェッチ方式について説明する。１チップキャッシ
ュメモリではオン・デマンド方式と、ブリフェッチ・オ
ン・ミス方式のフェッチアルゴリズムをそれぞれサポー
トしている。オン・デマンド方式はあるブロックが必要
となった時点（キャシュミスした時点）で１チップキャ
ッシュメモリにメインメモリ内容をブロック単位でフェ
ッチする方式である。一方、ブリフェッチ・オン・ミス
方式では、キャッシュミス発生時にアクセスされたブロ
ックをフェッチした後、アクセスされたブロックの次の
ブロックのキャシュヒツト／ミスをチエツクし、次のブ
ロックがキャシュミスであればそのブロックもフェッチ
する方式である。
ュメモリではオン・デマンド方式と、ブリフェッチ・オ
ン・ミス方式のフェッチアルゴリズムをそれぞれサポー
トしている。オン・デマンド方式はあるブロックが必要
となった時点（キャシュミスした時点）で１チップキャ
ッシュメモリにメインメモリ内容をブロック単位でフェ
ッチする方式である。一方、ブリフェッチ・オン・ミス
方式では、キャッシュミス発生時にアクセスされたブロ
ックをフェッチした後、アクセスされたブロックの次の
ブロックのキャシュヒツト／ミスをチエツクし、次のブ
ロックがキャシュミスであればそのブロックもフェッチ
する方式である。
キャシュメモリの性能を示すには、一般にヒツト率が使
われる。ヒツト率とは、ＣＰＵからのメモリアクセスに
対し、キャシュメモリ内にそのアクセスデータが存在す
る確率である。
われる。ヒツト率とは、ＣＰＵからのメモリアクセスに
対し、キャシュメモリ内にそのアクセスデータが存在す
る確率である。
従来の１チンプキヤツシユメモリは以上のように構成さ
れているので、ブリフェッチするブロック数は１つと固
定である。ところで、一般のプログラムではデータと命
令でアドレス連続性が異なる。命令はアドレスの連続性
が高くブリフェッチ数を増やすと高いヒツト率を期待で
きるが、データはアドレスが離散的でブリフェッチ数を
増やしてもヒツト率向上はあまりにも期待できない。シ
ステムパフォーマンスを最高にするためには、ブリフェ
ッチロック数をデータと命令で別々に選択する必要があ
る。
れているので、ブリフェッチするブロック数は１つと固
定である。ところで、一般のプログラムではデータと命
令でアドレス連続性が異なる。命令はアドレスの連続性
が高くブリフェッチ数を増やすと高いヒツト率を期待で
きるが、データはアドレスが離散的でブリフェッチ数を
増やしてもヒツト率向上はあまりにも期待できない。シ
ステムパフォーマンスを最高にするためには、ブリフェ
ッチロック数をデータと命令で別々に選択する必要があ
る。
この発明は、上記のような問題点を解消するためになさ
れたもので、システムパフォーマンスを最高にすること
ができる１チップキャッシュメモリを得ることを目的と
する。
れたもので、システムパフォーマンスを最高にすること
ができる１チップキャッシュメモリを得ることを目的と
する。
この発明に係る１チップキャッシュメモリは、バスアク
セスタイプを判定して、バスアクセスタイプ毎に設定さ
れた回数のプリフエ・ノチを実行するブリフェッチ手段
を備えたものである。
セスタイプを判定して、バスアクセスタイプ毎に設定さ
れた回数のプリフエ・ノチを実行するブリフェッチ手段
を備えたものである。
この発明における１チップキャッシュメモリは、命令と
データのようなバスアクセスタイプ毎に対応してブリフ
ェッチブロック数を変更するようにしたので、バスアク
セスタイプ毎に対応した最適のブリフェッチブロック数
により高ヒ・ント率を得ることができる。
データのようなバスアクセスタイプ毎に対応してブリフ
ェッチブロック数を変更するようにしたので、バスアク
セスタイプ毎に対応した最適のブリフェッチブロック数
により高ヒ・ント率を得ることができる。
以下、この発明の一実施例を図について説明する。第１
図は本発明の一実施例による１チ・ノブキャッシュメモ
リを示し、図において、ｌはｌチップキャッシュメモリ
、２はＣＰＵアドレス、３はディレクトリ、４はブロッ
クロードバッファ、５はデータブロック、６はＣＰＵデ
ータ、７はシステムバスインターフェース、８はブロッ
クアドレスジェネレータ、９は入力ラッチ、１０はバイ
パスバッファ、１１はブリフェッチ中、１２はバスアク
セスタイプ信号である。
図は本発明の一実施例による１チ・ノブキャッシュメモ
リを示し、図において、ｌはｌチップキャッシュメモリ
、２はＣＰＵアドレス、３はディレクトリ、４はブロッ
クロードバッファ、５はデータブロック、６はＣＰＵデ
ータ、７はシステムバスインターフェース、８はブロッ
クアドレスジェネレータ、９は入力ラッチ、１０はバイ
パスバッファ、１１はブリフェッチ中、１２はバスアク
セスタイプ信号である。
また、第４図に本実施例のバスアクセスタイプを示す。
次に１チップキャッシュメモリ１のリードアクセス動作
について説明する。１チップキャッシュメモリ１は、Ｃ
ＰＵアドレス２によりディレクトリ３およびブロックロ
ードバッファ４を参照し、ここでキャツシュヒツトすれ
ばデータブロック５からＣＰＵデータバス６にデータを
出力する。ブロックロードバッファ４を参照するのは、
ブロックロードバッファ４に１ブロツクのデータがそろ
った時点でデータブロック５に書き込まれるため、デー
タブロック５にデータがなくてもブロックロードバッフ
ァ４に存在する可能性があるためである。キャンシュミ
スすればシステムバスインターフェース７を通しメモリ
バスの使用を要求し、メモリバスの使用が許可されると
バスアクセスを開始してブロックアドレスジェネレータ
８が生成したアドレスによりメインメモリからデータを
フェッチする。メインメモリからのフェッチデータは入
力ラッチ９からブロックロードバッファ４とバイパスバ
ッファ１０に渡される。バイパスバッファ１０はそのデ
ータをＣＰｔＪデータバス６に出力し、ＣＰＵにデータ
出力完了を通知する。引き続きブロックロードバッファ
４はデータを受取り、１ブロツク分のデータフェッチを
完了するとブロックアドレスジェネレータ８が発生する
アドレスによりデータブロックのデータ更新を行う。ま
たこの時、メモリバスをアクセスしている間にブリフェ
ッチ中１１はディレクトリ３の次のブロックを参照する
。キャツシュヒツトであれば何もしないが、キャッシュ
ミスであればシステムバスインターフェース７にバス使
用要求を出し次のブロックのフェッチを行う。この時、
ＣＰＵアドレスとともに受は取ったバスアクセスタイプ
信号１２によりブリフェッチブロック数を変える。
について説明する。１チップキャッシュメモリ１は、Ｃ
ＰＵアドレス２によりディレクトリ３およびブロックロ
ードバッファ４を参照し、ここでキャツシュヒツトすれ
ばデータブロック５からＣＰＵデータバス６にデータを
出力する。ブロックロードバッファ４を参照するのは、
ブロックロードバッファ４に１ブロツクのデータがそろ
った時点でデータブロック５に書き込まれるため、デー
タブロック５にデータがなくてもブロックロードバッフ
ァ４に存在する可能性があるためである。キャンシュミ
スすればシステムバスインターフェース７を通しメモリ
バスの使用を要求し、メモリバスの使用が許可されると
バスアクセスを開始してブロックアドレスジェネレータ
８が生成したアドレスによりメインメモリからデータを
フェッチする。メインメモリからのフェッチデータは入
力ラッチ９からブロックロードバッファ４とバイパスバ
ッファ１０に渡される。バイパスバッファ１０はそのデ
ータをＣＰｔＪデータバス６に出力し、ＣＰＵにデータ
出力完了を通知する。引き続きブロックロードバッファ
４はデータを受取り、１ブロツク分のデータフェッチを
完了するとブロックアドレスジェネレータ８が発生する
アドレスによりデータブロックのデータ更新を行う。ま
たこの時、メモリバスをアクセスしている間にブリフェ
ッチ中１１はディレクトリ３の次のブロックを参照する
。キャツシュヒツトであれば何もしないが、キャッシュ
ミスであればシステムバスインターフェース７にバス使
用要求を出し次のブロックのフェッチを行う。この時、
ＣＰＵアドレスとともに受は取ったバスアクセスタイプ
信号１２によりブリフェッチブロック数を変える。
第４図に示されるようにバスアクセスタイプがデータで
あれば１ブロツクのブリフェッチを行い、命令であれば
２ブロツクのブリフェッチを行う。
あれば１ブロツクのブリフェッチを行い、命令であれば
２ブロツクのブリフェッチを行う。
バスアクセスタイプが命令、データ以外であればキャッ
シングしない、命令、データ以外のバスアクセスタイプ
には、割り込み応答サイクル、あるいはコプロセッササ
イクルがある。最終的に、キャッシュミスしたブロック
と引き続（設定されたプリフェッチブロック数分のブロ
ックがフェッチされデータブロック５に書き込まれる。
シングしない、命令、データ以外のバスアクセスタイプ
には、割り込み応答サイクル、あるいはコプロセッササ
イクルがある。最終的に、キャッシュミスしたブロック
と引き続（設定されたプリフェッチブロック数分のブロ
ックがフェッチされデータブロック５に書き込まれる。
プリフェッチ終了後、再び１チツプキ中ツシユメモリは
アクセスを受は入れる状態となりリードアクセス、ライ
トアクセスを受は付ける。
アクセスを受は入れる状態となりリードアクセス、ライ
トアクセスを受は付ける。
以上のように、この発明によれば、バスアクセスタイプ
に応じて１チップキャッシュメモリのブリフェッチブロ
ック数が変わるように構成したので、ヒツト率の高い１
チツプキ中ツシユメモリが得られる効果がある。
に応じて１チップキャッシュメモリのブリフェッチブロ
ック数が変わるように構成したので、ヒツト率の高い１
チツプキ中ツシユメモリが得られる効果がある。
第１図はこの発明の一実施例である１チツプメモリのブ
ロック構成図、第２図は従来の１チップキャッシュメモ
リのブロック構成図、第３図は第２図に示した１チップ
キャッシュメモリのメモリ構成図、第４図はこの発明の
一実施例である１チップキャッシュメモリのバスアクセ
スタイプを示す図である。 第１図において、１は１チップキャッシュメモリ、２は
ＣＰＵアドレス、３はディレクトリ、４はブロックロー
ドバッファ、５はデータブロック、６はＣＰＵデータ、
７はシステムバスインターフェース、８はブロックアド
レスジェネレータ、９は入力ラッチ、１０はバイパスバ
ッファ、１１はブリフェッチヤ、１２はバスアクセスタ
イプ信号、１３はＣＰＵバスインターフェース、１４は
ＬＲＵである。 なお図中同一符号は同−又は相当部分を示す。
ロック構成図、第２図は従来の１チップキャッシュメモ
リのブロック構成図、第３図は第２図に示した１チップ
キャッシュメモリのメモリ構成図、第４図はこの発明の
一実施例である１チップキャッシュメモリのバスアクセ
スタイプを示す図である。 第１図において、１は１チップキャッシュメモリ、２は
ＣＰＵアドレス、３はディレクトリ、４はブロックロー
ドバッファ、５はデータブロック、６はＣＰＵデータ、
７はシステムバスインターフェース、８はブロックアド
レスジェネレータ、９は入力ラッチ、１０はバイパスバ
ッファ、１１はブリフェッチヤ、１２はバスアクセスタ
イプ信号、１３はＣＰＵバスインターフェース、１４は
ＬＲＵである。 なお図中同一符号は同−又は相当部分を示す。
Claims (1)
- （１）１チップキャッシュメモリにおいて、ＣＰＵのア
クセスアドレスを保持する手段と、主記憶からキャッシ
ュにロードされたデータブロック内のアドレスを示す、
前記アクセスアドレス中の第１のセットセレクトを増加
して第２のセットセレクトを得る手段と、 該第２のセットセレクトによりキャッシュメモリアクセ
スを行い、ヒットあるいはミスを判定し、ミス判定時メ
インメモリよりデータをフェッチする手段と、 ＣＰＵのバスアクセスタイプを判定する手段と、前記第
２のセットセレクトを増加する回数を前記ＣＰＵアクセ
スアドレスのバスアクセスに応じて変更する手段とを備
えたことを特徴とする１チップキャッシュメモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2124965A JPH0421044A (ja) | 1990-05-14 | 1990-05-14 | １チップキャッシュメモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2124965A JPH0421044A (ja) | 1990-05-14 | 1990-05-14 | １チップキャッシュメモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0421044A true JPH0421044A (ja) | 1992-01-24 |
Family
ID=14898602
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2124965A Pending JPH0421044A (ja) | 1990-05-14 | 1990-05-14 | １チップキャッシュメモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0421044A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6085287A (en) * | 1997-12-30 | 2000-07-04 | Genesis One Technologies, Inc. | Method and apparatus for enhancing the disk cache process by dynamically sizing prefetch data associated with read requests based upon the current cache hit rate |
| US6334173B1 (en) | 1997-11-17 | 2001-12-25 | Hyundai Electronics Industries Co. Ltd. | Combined cache with main memory and a control method thereof |
| JP2006048181A (ja) * | 2004-07-30 | 2006-02-16 | Fujitsu Ltd | 記憶制御装置、ムーブインバッファ制御方法およびプログラム |
-
1990
- 1990-05-14 JP JP2124965A patent/JPH0421044A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6334173B1 (en) | 1997-11-17 | 2001-12-25 | Hyundai Electronics Industries Co. Ltd. | Combined cache with main memory and a control method thereof |
| US6085287A (en) * | 1997-12-30 | 2000-07-04 | Genesis One Technologies, Inc. | Method and apparatus for enhancing the disk cache process by dynamically sizing prefetch data associated with read requests based upon the current cache hit rate |
| JP2006048181A (ja) * | 2004-07-30 | 2006-02-16 | Fujitsu Ltd | 記憶制御装置、ムーブインバッファ制御方法およびプログラム |
| EP1622029A3 (en) * | 2004-07-30 | 2006-08-09 | Fujitsu Limited | Memory control device, move-in buffer control method |
| US7451274B2 (en) | 2004-07-30 | 2008-11-11 | Fujitsu Limited | Memory control device, move-in buffer control method |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5586295A (en) | Combination prefetch buffer and instruction cache | |
| US5603004A (en) | Method for decreasing time penalty resulting from a cache miss in a multi-level cache system | |
| EP0637800B1 (en) | Data processor having cache memory | |
| KR100278328B1 (ko) | 캐시 미스 버퍼 | |
| US5499355A (en) | Prefetching into a cache to minimize main memory access time and cache size in a computer system | |
| US5091851A (en) | Fast multiple-word accesses from a multi-way set-associative cache memory | |
| US5828860A (en) | Data processing device equipped with cache memory and a storage unit for storing data between a main storage or CPU cache memory | |
| KR100274327B1 (ko) | 캐시가 일관된 다중 처리기 컴퓨터 시스템에서 다중 미결동작을 제공하기 위한 장치 및 그 방법 | |
| US7047362B2 (en) | Cache system and method for controlling the cache system comprising direct-mapped cache and fully-associative buffer | |
| JPH0347540B2 (ja) | ||
| JPH0628180A (ja) | プリフェッチバッファ | |
| JPH0863393A (ja) | 多レベル・キャッシュ内のキャッシュ・ミス発生に伴う新しいワード・フラグメントの書き込み方法 | |
| US8621152B1 (en) | Transparent level 2 cache that uses independent tag and valid random access memory arrays for cache access | |
| EP1399823A2 (en) | Using an l2 directory to facilitate speculative loads in a multiprocessor system | |
| US5367657A (en) | Method and apparatus for efficient read prefetching of instruction code data in computer memory subsystems | |
| US5926841A (en) | Segment descriptor cache for a processor | |
| US7949833B1 (en) | Transparent level 2 cache controller | |
| WO1997034229A9 (en) | Segment descriptor cache for a processor | |
| JP2001249846A (ja) | キャッシュメモリ装置及びデータ処理システム | |
| JPH0421044A (ja) | １チップキャッシュメモリ | |
| US6081853A (en) | Method for transferring burst data in a microprocessor | |
| JPH02301843A (ja) | プリフェッチ制御方法およびプリフェッチ制御装置 | |
| JPH06243037A (ja) | データ先読み装置 | |
| JPH0421043A (ja) | １チップキャッシュメモリ | |
| KR20040047398A (ko) | 캐쉬 메모리를 이용한 데이터 억세스 방법 |