JPH0926953A - 信号処理装置 - Google Patents

Abstract

(57)【要約】 【課題】 積和演算と除算とに共用できる小規模の信号
処理装置を実現する。 【解決手段】 複数の信号処理要素１０５を縦続接続し
て、３つの信号パスを有する１つの信号処理装置を構成
する。各信号処理要素１０５において、積和演算の基本
となる変数と定数との乗算のためのシフト加算には、第
１及び第２シフタ１２，１３と、加減算器１４とを用い
る。除算の場合の部分商及び部分剰余を算出するための
減算及びシフト処理には、加減算器１４と、その結果を
シフトさせるための第３シフタ１５とを用いる。算出さ
れた部分商は、フラグ保持回路１６を介して次段の信号
処理要素１０５へ転送される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、映像信号や音声信
号などの算術演算処理のための信号処理装置に関するも
のである。

【０００２】

【従来の技術】今日、従前のＮＴＳＣ（National Telev
ision System Committee）方式に加えて、ＥＤＴＶ（Ex
tended Definition TV）方式、ＨＤＴＶ（High Definit
ion TV）方式などの新たな放送方式が実用化されてい
る。そこで、異なる放送方式の処理アルゴリズムに共用
できるフレキシブルな映像信号処理装置の実現が強く望
まれている。ところが、従来のテレビジョン受像機は、
各々１つの放送方式に対応した複数の専用ハードウェア
を内蔵し、受信信号に応じて使用ハードウェアを切り替
えるものであったので、コスト高となる欠点があった。
また、今後開始される放送方式に対応したり、処理アル
ゴリズムの変更に対応したりするためには、新たに専用
ハードウェアを開発する必要があり、開発期間の長期
化、開発コストアップという問題をも有していた。

【０００３】ある種のテレビジョン受像機では、画素信
号のフィルター処理すなわち積和演算処理に加えて、あ
るフレームに属する画素信号と他のフレームに属する画
素信号との差分すなわちフレーム間差分を求める減算処
理や、１フレーム内の２つの画素信号の差分すなわちエ
ッジ量を求める減算処理が実行される。更に、フレーム
間差分をエッジ量で割る除算処理により、動き量が求め
られる。動画処理の結果と静止画処理の結果とを動き量
に応じた割合で加算するという混合処理も実行される。

【０００４】フィルター処理を実行するための従来の積
和演算回路は、複数の乗算回路と、複数の加算器とで構
成されたものであった。個々の乗算回路は、例えば多数
の全加算器をツリー状に接続してなる複雑な構造を有す
る。この積和演算回路は、複雑な構造を有する乗算回路
を備えているため、回路規模が大きく、かつ処理速度が
遅いという問題があった。

【０００５】動き量の算出のための従来の除算回路は、
ＲＯＭ（Read Only Memory）を用いたものであった。多
数の除算結果をＲＯＭに格納しておき、被除数（フレー
ム間差分）と除数（エッジ量）との組み合わせに係る１
つのアドレスをＲＯＭに与え、該アドレスに対応した１
つの演算結果をＲＯＭから読み出すようにしたものであ
る。この除算回路は、ＲＯＭを備えているため、回路規
模が大きいという問題があった。

【０００６】混合処理のための従来の混合回路は、２個
の乗算回路と、１個の加算器と、１個の減算器とで構成
されたものであった。個々の乗算回路は、例えば多数の
全加算器をツリー状に接続してなる複雑な構造を有す
る。動画処理の結果をＡ、静止画処理の結果をＢ、動き
量をＫとすると、混合処理の結果ＭＸは、例えば、 ＭＸ＝Ｋ×Ａ＋（１６−Ｋ）×Ｂ の演算を実行することにより求められる。ここに、動き
量Ｋは０から１６までの整数のうちの任意の整数であ
る。この混合回路は、複雑な構造を有する乗算回路を備
えているため、上記積和演算回路と同様の問題があっ
た。

【０００７】

【発明が解決しようとする課題】従来のテレビジョン受
像機に内蔵された複数の専用ハードウェアの各々は、複
数の専用ユニットの組み合わせで構成されていた。これ
らの専用ユニットには、上記のような積和演算回路、除
算回路、混合回路などが含まれる。これらの専用ユニッ
トを用いる限り、上記のようなフレキシブルな映像信号
処理装置の実現は望めない。音声信号の処理についても
同様である。

【０００８】本発明の目的は、信号処理のための１つの
回路ユニットを複数の処理アルゴリズムで共用できるよ
うにすることにある。

【０００９】本発明の他の目的は、信号処理装置の回路
規模を削減することにある。

【００１０】

【課題を解決するための手段】上記目的を達成するた
め、本発明は、ＲＯＭや複雑な構造を有する乗算回路を
用いずに、積和演算処理と除算処理とに共用できる信号
処理装置を実現したものである。具体的には、互いに縦
続接続された複数の処理要素により第１の信号処理装置
を構成する。これら複数の処理要素により、第１の信号
処理装置の入力データ信号を転送するための第１パス
と、各々入力データ信号の対応する処理結果を示すデー
タ信号を転送するための第２及び第３パスとが構成され
る。複数の処理要素の各々は、第１パス上に配置された
第１入力と、第２パス上に配置された第２入力と、第３
パス上に配置された第３入力と、第１入力を介して供給
されたデータ信号を保持するためのデータ保持回路と、
該データ保持回路から供給されたデータ信号と第２入力
を介して供給された他のデータ信号との加減算の演算結
果を求めかつ該演算結果を示すデータ信号を第２パスへ
供給するための演算回路と、データ保持回路から供給さ
れたデータ信号と前記演算結果を示すデータ信号とのい
ずれかを第１パスへ供給するための出力選択回路と、第
３入力を介して供給されたフラグ信号に前記演算結果の
符号を示すフラグ信号を連結して保持しかつ該連結され
たフラグ信号を第３パスへ供給するためのフラグ保持回
路と、前記データ保持回路、演算回路、出力選択回路及
びフラグ保持回路の各々の動作を制御するための処理制
御回路とを備える。しかも、演算回路は、データ保持回
路から供給されたデータ信号に一定量のシフト処理を施
すための入力シフタと、該入力シフタによるシフト処理
の結果を示すデータ信号と他のデータ信号との加減算を
実行するための加減算器と、該加減算器の演算結果を示
すデータ信号に一定量のシフト処理を施すための結果シ
フタと、該結果シフタによるシフト処理の結果を示すデ
ータ信号を保持するための結果レジスタと、第２入力を
介して供給されたデータ信号と結果レジスタから供給さ
れたデータ信号とのいずれかを加減算器へ供給するため
の入力選択回路とを備えることとしたものである。

【００１１】上記第１の信号処理装置によれば、入力シ
フタと加減算器とを利用することにより積和演算処理が
実行される。第１パスを介して入力データ信号を転送
し、かつ第２パスを介して積和演算処理の中間結果を示
すデータ信号を転送するようにすれば、複数の処理要素
で積和演算処理の最終結果を求めることができる。第２
パスから第１パスへのバイパスを出力選択回路により構
成して積和演算処理の最終結果を示すデータ信号を第１
パスへ転送するようにすれば、残りの処理要素で他の処
理を実行できる。また、上記第１の信号処理装置によれ
ば、加減算器とフラグ保持回路と結果シフタと利用する
ことにより除算処理が実行される。この際、除数信号は
第１パスへ、被除数信号は第２パスへそれぞれ与えら
れ、除数信号が第１パスを介して、部分剰余信号が第２
パスを介して、部分商信号が第３パスを介してそれぞれ
転送される。そして、最終段の処理要素のフラグ保持回
路から、除算処理の最終結果すなわち商を表わす信号が
得られる。

【００１２】また、本発明は、複雑な構造を有する乗算
回路を用いずに、混合処理を実行するための信号処理装
置を実現したものである。具体的には、互いに縦続接続
された複数の処理要素により第２の信号処理装置を構成
する。これら複数の処理要素により、各々第２の信号処
理装置の対応する入力データ信号を転送するための第１
及び第２パスと、入力データ信号の処理結果を示すデー
タ信号を転送するための第３パスとが構成される。複数
の処理要素の各々は、第１パス上に配置された第１入力
と、第２パス上に配置された第２入力と、第３パス上に
配置された第３入力と、第１入力を介して供給されたデ
ータ信号を保持しかつ該保持したデータ信号を第１パス
へ供給するための第１ラッチと、第２入力を介して供給
されたデータ信号を保持しかつ該保持したデータ信号を
第２パスへ供給するための第２ラッチと、第３入力を介
して供給されたデータ信号を保持するための第３ラッチ
と、第１ラッチから供給されたデータ信号と第２ラッチ
から供給されたデータ信号とのいずれかを与えられた選
択信号に応じて選択するための選択回路と、該選択され
たデータ信号と第３ラッチから供給されたデータ信号と
の和を求めるための加算器と、該加算器の和を示すデー
タ信号に一定量のシフト処理を施しかつ該シフト処理の
結果を示すデータ信号を第３パスへ供給するためのシフ
タとを備えることとしたものである。

【００１３】上記第２の信号処理装置によれば、混合さ
れるべき２つのデータ信号が第１及び第２パスを介して
転送され、かつ混合処理の中間結果を示すデータ信号が
第３パスを介して転送される。そして、最終段の処理要
素のシフタから、混合処理の最終結果を示す信号が得ら
れる。

【００１４】

【発明の実施の形態】以下、本発明に係る信号処理装置
の具体例について、図面を参照しながら説明する。

【００１５】図１は、本発明に係る信号処理装置の構成
例を示している。図１において、信号処理装置１００
は、互いに縦続接続された４個の信号処理要素（ＳＰ
Ｅ）１０５で構成されている。１段目から４段目までの
各信号処理要素１０５をそれぞれＳＰＥ１、ＳＰＥ２、
ＳＰＥ３及びＳＰＥ４と呼ぶことにする。各ＳＰＥは、
第１入力１０１と、第２入力１０２と、第３入力１０３
とを有する。

【００１６】図２は、図１中のＳＰＥ１の内部構成を示
している。ＳＰＥ１は、データ保持回路１と、演算回路
２と、出力選択回路７と、フラグ保持回路１６と、処理
制御回路５とを備えている。ＳＰＥ２、ＳＰＥ３及びＳ
ＰＥ４の各々の内部構成も、図２と同様である。

【００１７】データ保持回路１は、第１入力１０１を介
して供給された３つのデータ信号を保持するための第
１、第２及び第３ラッチ８，９，１０から構成されてい
る。これら第１、第２及び第３ラッチ８，９，１０は、
１つのシフトレジスタを構成するように、互いに縦続接
続されている。

【００１８】演算回路２は、第２入力１０２を介して供
給されたデータ信号を保持するための第１レジスタ（入
力レジスタ）３と、データ保持回路１に保持された３つ
のデータ信号の中から少なくとも１個のデータ信号を選
択するためのデータ選択回路２２と、各々選択されたデ
ータ信号に一定量のシフト処理を施すための第１及び第
２シフタ（入力シフタ）１２，１３と、該第１及び第２
シフタ１２，１３によるシフト処理の結果を示すデータ
信号と他のデータ信号との加減算を実行するための加減
算器１４と、該加減算器１４の演算結果Ｌを示すデータ
信号に一定量のシフト処理を施すための第３シフタ（結
果シフタ）１５と、該第３シフタ１５によるシフト処理
の結果を示すデータ信号を保持するための第２レジスタ
（結果レジスタ）４と、第１レジスタ３から供給された
データ信号と第２レジスタ４から供給されたデータ信号
とのいずれかを加減算器１４へ供給するための入力選択
回路６とを有する。加減算器１４は、第２シフタ１３に
よるシフト処理の結果を示すデータ信号をＨ、第１シフ
タ１２によるシフト処理の結果を示すデータ信号をＩ、
入力選択回路６から供給されたデータ信号をＪとすると
き、加算Ｈ＋Ｉ、加算Ｉ＋Ｊ、減算Ｉ−Ｊ、又は、減算
Ｊ−Ｉを実行するものである。減算を実行する場合に
は、加減算器１４は、減算結果Ｌを示すデータ信号とと
もに、該減算結果Ｌの符号を示すフラグ信号Ｋを供給す
る。以下の説明では、Ｌ＜０ならばＫ＝０であり、Ｌ≧
０ならばＫ＝１であるものとする。なお、加減算器１４
は、入力選択回路６から供給されたデータ信号をそのま
ま第３シフタ１５へ供給する機能をも有する。

【００１９】出力選択回路７は、データ保持回路１に保
持されている３つのデータ信号と第３シフタ１５から供
給されたデータ信号との中からいずれか１つを選択し
て、第１出力１１１を介してＳＰＥ２の第１入力１０１
へ供給するものである。第３シフタ１５の出力データ信
号は、第２出力１１２を介してＳＰＥ２の第２入力１０
２へも供給される。フラグ保持回路１６は、第３入力１
０３を介して供給されたフラグ信号に加減算器１４から
供給されたフラグ信号を連結して保持するものである。
該連結されたフラグ信号は、第３出力１１３を介してＳ
ＰＥ２の第３入力１０３へ供給される。処理制御回路５
は、データ保持回路１、演算回路２、出力選択回路７及
びフラグ保持回路１６の各々の動作を制御するものであ
る。

【００２０】図３は、処理制御回路５の内部構成を示し
ている。処理制御回路５は、各々制御情報を記憶するた
めの４つの制御レジスタ２００と、４つの制御レジスタ
２００へ制御情報を書き込むための書き込み制御回路２
０１と、４つの制御レジスタ２００から制御情報を読み
出すための読み出し制御回路２０２とを備えている。書
き込み制御回路２０１には、書き込み対象の制御レジス
タ２００を指定するためのアドレスがアドレスバス２０
４を介して、書き込むべき制御情報を示すデータがデー
タバス２０３を介して、書き込み制御信号が信号線２０
５を介してそれぞれ与えられる。各制御レジスタ２００
は、演算フィールドＯＰと、シフトフィールドＳＦＴ
と、選択フィールドＳＥＬと、ストアフィールドＳＴＲ
とからなっている。演算フィールドＯＰには、加減算器
１４の演算則を指定する情報が格納される。シフトフィ
ールドＳＦＴには、第１、第２及び第３シフタ１２，１
３，１５の各々のシフト量が格納される。選択フィール
ドＳＥＬには、入力選択回路６、出力選択回路７及びデ
ータ選択回路２２を制御するための情報が格納される。
ストアフィールドＳＴＲには、データ保持回路１、第１
レジスタ３、第２レジスタ４及びフラグ保持回路１６を
制御するための情報が格納される。読み出し制御回路２
０２には、信号線２０６を介してクロック信号ＣＬＫが
与えられる。読み出し制御回路２０２は、与えられたク
ロック信号ＣＬＫに同期して４つの制御レジスタ２００
から制御情報をサイクリックに読み出す。読み出された
制御レジスタ２００の各フィールドの内容は、それぞれ
制御信号２０７，２０８，２０９，２１０として出力さ
れる。

【００２１】以上の構成を備えた信号処理装置１００
は、積和演算処理と除算処理とを実行することができ
る。まず、積和演算処理の動作を説明する。積和演算の
基本は、データ信号Ｙ１と定係数Ａ１との乗算である。
ここでは、Ａ１＝１１／１６＝１／２＋１／８＋１／１
６の例について説明する。データ信号Ｙ１は、第１入力
１０１からＳＰＥ１の第１ラッチ８に与えられる。第１
サイクルでは、ＳＰＥ１のデータ選択回路２２は第１ラ
ッチ８に保持されているデータ信号Ｙ１を選択する。処
理制御回路５は、第１及び第２シフタ１２，１３にそれ
ぞれ１ビット及び３ビット右へシフトするように指示を
出す。加減算器１４は、第１及び第２シフタ１２，１３
の各出力を加算する。これにより、加算結果Ｌ＝Ｙ１×
（１／２＋１／８）が得られる。この加算結果を示すデ
ータ信号は、そのまま第３シフタ１５を素通りして第２
レジスタ４に格納される。次の第２サイクルでは、ＳＰ
Ｅ１の第１ラッチ８のデータ信号Ｙ１が第２ラッチ９へ
転送される。データ選択回路２２は、第２ラッチ９に保
持されているデータ信号Ｙ１を選択する。処理制御回路
５は、第１シフタ１２に４ビット右へシフトするように
指示を出す。入力選択回路６は、第２レジスタ４から供
給されたデータ信号を選択する。加減算器１４は、第１
シフタ１２から供給されたデータ信号と入力選択回路６
から供給されたデータ信号とを加算する。これにより、
乗算結果Ｙ１×Ａ１＝Ｙ１×（１／２＋１／８＋１／１
６）が得られる。

【００２２】さて、上記の例ではＳＰＥ１で２サイクル
かけて乗算Ｙ１×Ａ１を処理したが、上記第２サイクル
の処理をＳＰＥ２で行なってもよい。この場合、ＳＰＥ
１の第１ラッチ８に保持されているデータ信号Ｙ１と、
ＳＰＥ１の第３シフタ１５に保持されているデータ信号
Ｙ１×（１／２＋１／８）とは、第２サイクルにおいて
それぞれＳＰＥ２の第１ラッチ８と第１レジスタ３とに
格納される。ＳＰＥ２において、第１ラッチ８のデータ
信号Ｙ１は、データ選択回路２２及び第１シフタ１２を
介して、右４ビットシフト処理が施されたうえで加減算
器１４に与えられる。一方、第１レジスタ３のデータ信
号Ｙ１×（１／２＋１／８）は入力選択回路６を介して
加減算器１４に与えられる。加減算器１４は、加算の実
行により乗算結果Ｙ１×（１／２＋１／８＋１／１６）
を求める。このように、２つのＳＰＥでも乗算Ｙ１×Ａ
１を処理することができる。しかも、ＳＰＥ２で第２サ
イクルの処理を行なっている時に、並行してＳＰＥ１で
新たなデータ信号に対する処理を実行できる。このよう
なパイプライン処理を採用すれば、信号処理能力を向上
させることができる。

【００２３】なお、上記信号処理装置１００によれば、
他のデータ信号Ｙ２と他の定係数Ａ２との乗算も同様に
して実行され、かつ積和演算処理の結果Ｙ１×Ａ１＋Ｙ
２×Ａ２が求められる。

【００２４】次に、除算Ｘ／Ｙの実行について説明す
る。図４は、除算Ｘ／Ｙの１つのアルゴリズムを示して
いる。ここで、被除数Ｘ及び除数Ｙはいずれも８ビット
の整数であるものとする。まず、被除数Ｘと除数Ｙとか
ら、１ビットの部分商Ｑ１と、部分剰余Ｒ１＝Ｘ−Ｙ×
Ｑ１とが求められる。ここで、Ｘ≧ＹならばＱ１＝１か
つＲ１＝Ｘ−Ｙであり、Ｘ＜ＹならばＱ１＝０かつＲ１
＝Ｘである。次に、除数Ｙの右１ビットシフト結果Ｙ／
２を新たな除数として、部分剰余Ｒ１と除数Ｙ／２とか
ら、１ビットの部分商Ｑ２と、部分剰余Ｒ２＝Ｒ１−Ｙ
／２×Ｑ２とが求められる。ここで、Ｒ１≧Ｙ／２なら
ばＱ２＝１かつＲ２＝Ｒ１−Ｙ／２であり、Ｒ１＜Ｙ／
２ならばＱ２＝０かつＲ２＝Ｒ１である。次に、除数Ｙ
／２の右１ビットシフト結果Ｙ／４を新たな除数とし
て、部分剰余Ｒ２と除数Ｙ／４とから、１ビットの部分
商Ｑ３と、部分剰余Ｒ３＝Ｒ２−Ｙ／４×Ｑ３とが求め
られる。ここで、Ｒ２≧Ｙ／４ならばＱ３＝１かつＲ３
＝Ｒ２−Ｙ／４であり、Ｒ２＜Ｙ／４ならばＱ３＝０か
つＲ３＝Ｒ２である。次に、除数Ｙ／４の右１ビットシ
フト結果Ｙ／８を新たな除数として、部分剰余Ｒ３と除
数Ｙ／８とから、１ビットの部分商Ｑ４と、部分剰余Ｒ
４＝Ｒ３−Ｙ／８×Ｑ４とが求められる。ここで、Ｒ３
≧Ｙ／８ならばＱ４＝１かつＲ４＝Ｒ３−Ｙ／８であ
り、Ｒ３＜Ｙ／８ならばＱ４＝０かつＲ４＝Ｒ３であ
る。求める商Ｘ／Ｙは、各々１ビットの部分商Ｑ１，Ｑ
２，Ｑ３，Ｑ４を連結したものである。このようにして
得られた４ビットの商Ｑ１Ｑ２Ｑ３Ｑ４は、整数部分Ｑ
１と、小数部分Ｑ２Ｑ３Ｑ４とを有するものである。同
様にして、任意のビット長の商を求めることができる。

【００２５】図５は、除算Ｘ／Ｙの他のアルゴリズムを
示している。まず、被除数Ｘと除数Ｙとから、１ビット
の部分商Ｑ１と、部分剰余ｒ１＝Ｘ−Ｙ×Ｑ１とが求め
られる。ここで、Ｘ≧ＹならばＱ１＝１かつｒ１＝Ｘ−
Ｙであり、Ｘ＜ＹならばＱ１＝０かつｒ１＝Ｘである。
次に、部分剰余ｒ１の左１ビットシフト結果ｒ１×２を
新たな被除数として、被除数ｒ１×２と除数Ｙとから、
１ビットの部分商Ｑ２と、部分剰余ｒ２＝ｒ１×２−Ｙ
×Ｑ２とが求められる。ここで、ｒ１×２≧ＹならばＱ
２＝１かつｒ２＝ｒ１×２−Ｙであり、ｒ１×２＜Ｙな
らばＱ２＝０かつｒ２＝ｒ１×２である。次に、部分剰
余ｒ２の左１ビットシフト結果ｒ２×２を新たな被除数
として、被除数ｒ２×２と除数Ｙとから、１ビットの部
分商Ｑ３と、部分剰余ｒ３＝ｒ２×２−Ｙ×Ｑ３とが求
められる。ここで、ｒ２×２≧ＹならばＱ３＝１かつｒ
３＝ｒ２×２−Ｙであり、ｒ２×２＜ＹならばＱ３＝０
かつｒ３＝ｒ２×２である。次に、被除数ｒ３の左１ビ
ットシフト結果ｒ３×２を新たな被除数として、被除数
ｒ３×２と除数Ｙとから、１ビットの部分商Ｑ４と、部
分剰余ｒ４＝ｒ３×２−Ｙ×Ｑ４とが求められる。ここ
で、ｒ３×２≧ＹならばＱ４＝１かつｒ４＝ｒ３×２−
Ｙであり、ｒ３×２＜ＹならばＱ４＝０かつｒ４＝ｒ３
×２である。求める商Ｘ／Ｙは、各々１ビットの部分商
Ｑ１，Ｑ２，Ｑ３，Ｑ４を連結したものである。このよ
うにして得られた４ビットの商Ｑ１Ｑ２Ｑ３Ｑ４は、整
数部分Ｑ１と、小数部分Ｑ２Ｑ３Ｑ４とを有するもので
ある。同様にして、任意のビット長の商を求めることが
できる。

【００２６】図６は、図５のアルゴリズムに従った除算
Ｘ／Ｙの具体例を示している。この例では、被除数Ｘ＝
０１０１００１０及び除数Ｙ＝００１１００１０から、
４ビットの商Ｘ／Ｙが求められる。まず、減算Ｘ−Ｙが
実行される。この減算の結果は正であるので、部分商Ｑ
１＝１かつ部分剰余ｒ１＝Ｘ−Ｙである。次に、部分剰
余ｒ１の左１ビットシフトによりｒ１×２が求められた
後、減算ｒ１×２−Ｙが実行される。この減算の結果は
正であるので、部分商Ｑ２＝１かつ部分剰余ｒ２＝ｒ１
×２−Ｙである。次に、部分剰余ｒ２の左１ビットシフ
トによりｒ２×２が求められた後、減算ｒ２×２−Ｙが
実行される。この減算の結果は負であるので、部分商Ｑ
３＝０かつ部分剰余ｒ３＝ｒ２×２である。この際、減
算の結果そのものすなわちｒ２×２−Ｙは捨てられ、先
に求められていたｒ２×２が部分剰余ｒ３として採用さ
れる。次に、部分剰余ｒ３の左１ビットシフトによりｒ
３×２が求められた後、減算ｒ３×２−Ｙが実行され
る。この減算の結果は正であるので、部分商Ｑ４＝１か
つ部分剰余ｒ４＝ｒ３×２−Ｙである。このようにし
て、４ビットの商Ｑ１Ｑ２Ｑ３Ｑ４が求められる。つま
り、商Ｘ／Ｙは１．１０１である。

【００２７】上記信号処理装置１００は、図５に示され
た除算アルゴリズムを採用したものである。ここでは、
ＳＰＥ１の第１ラッチ８に除数信号Ｙが、ＳＰＥ１の第
１レジスタ３に被除数信号Ｘがそれぞれ保持されている
ものとする。第１サイクルでは、ＳＰＥ１のデータ選択
回路２２は第１ラッチ８に保持されている除数信号Ｙを
選択する。第１シフタ１２は、除数信号Ｙをそのまま加
減算器１４へ供給する。一方、入力選択回路６は、被除
数信号Ｘを加減算器１４へ供給する。加減算器１４は、
減算Ｘ−Ｙを実行して、減算結果Ｌ＝Ｘ−Ｙを示すデー
タ信号と該減算結果の符号を示すフラグ信号Ｋとを供給
する。フラグ信号Ｋは、除算Ｘ／Ｙの１ビット部分商Ｑ
１を示す信号であり、フラグ保持回路１６に保持され
る。減算結果Ｘ−Ｙを示すデータ信号は、そのまま第３
シフタ１５を素通りして第２レジスタ４に格納される。
次の第２サイクルでは、ＳＰＥ１の第１ラッチ８の除数
信号Ｙが第２ラッチ９へ転送される。入力選択回路６
は、第１サイクルで得られたフラグ信号Ｋが１の場合に
は第２レジスタ４から供給されたデータ信号Ｘ−Ｙを選
択し、該フラグ信号Ｋが０の場合には第１レジスタ３か
ら供給されたデータ信号Ｘを選択して、該選択したデー
タ信号を加減算器１４へ供給する。加減算器１４は、入
力選択回路６から供給されたデータ信号（Ｘ−Ｙ又は
Ｘ）をそのまま出力する。したがって、加減算器１４の
出力データ信号は除算Ｘ／Ｙの部分剰余ｒ１を示す信号
である。第３シフタ１５は、加減算器１４から供給され
たデータ信号ｒ１を左に１ビットシフトさせる。この結
果、新たな被乗数信号ｒ１×２がＳＰＥ２の第２入力１
０２に供給される。また、フラグ保持回路１６は部分商
Ｑ１を示すフラグ信号をＳＰＥ２の第３入力１０３へ、
出力選択回路７は第２ラッチ９から供給された除数信号
ＹをＳＰＥ２の第１入力１０１へそれぞれ供給する。し
たがって、ＳＰＥ２の第１ラッチ８に除数信号Ｙが、Ｓ
ＰＥ２の第１レジスタ３に新たな被除数信号ｒ１×２が
それぞれ保持される。第３及び第４サイクルでは、ＳＰ
Ｅ２において、上記ＳＰＥ１における第１及び第２サイ
クルと同様の動作で、除算Ｘ／Ｙの１ビット部分商Ｑ２
と、新たな被乗数信号ｒ２×２とが得られる。この際、
ＳＰＥ２のフラグ保持回路１６は、２ビットの連結され
た部分商Ｑ１Ｑ２をＳＰＥ３へ供給する。以下同様の動
作により、ＳＰＥ４のフラグ保持回路１６から４ビット
の商Ｘ／Ｙ＝Ｑ１Ｑ２Ｑ３Ｑ４を示す信号が出力され
る。

【００２８】以上のとおり、上記信号処理装置１００に
よれば、ＲＯＭや複雑な構造を有する乗算回路を用いず
に、積和演算処理と除算処理とを実行することができ
る。なお当然ながら、該信号処理装置１００の中の各Ｓ
ＰＥは、単一の加算処理や単一の減算処理をも実行する
ことができる。

【００２９】図７は、図２のＳＰＥの変形例を示してい
る。図７のＳＰＥ１０５ａは、除算Ｘ／Ｙの１ビット部
分商Ｑ１を示すデータ信号と、新たな被乗数信号ｒ１×
２とが１サイクルで得られるようにしたものである。図
２のＳＰＥ中の第１レジスタ３と、第２レジスタ４と、
第３シフタ１５とをなくして、結果選択回路１７と、結
果シフタ１８と、結果レジスタ１９とを追加したもの
が、図７のＳＰＥ１０５ａである。結果選択回路１７
は、加減算器１４で得られたフラグ信号Ｋが１の場合に
は加減算器１４で得られた減算結果Ｌを示すデータ信号
を選択し、該フラグ信号Ｋが０の場合には入力選択回路
６から供給されたデータ信号を選択して、該選択したデ
ータ信号を結果シフタ１８へ供給する。結果シフタ１８
は、結果選択回路１７から供給されたデータ信号に一定
量のシフト処理を施す。結果レジスタ１９は、結果シフ
タ１８によるシフト処理の結果を示すデータ信号を保持
し、かつ該保持したデータ信号を入力選択回路６、出力
選択回路７及び第２出力１１２へ供給する。入力選択回
路６は、第２入力１０２を介して供給されたデータ信号
と結果レジスタ１９から供給されたデータ信号とのいず
れかを加減算器１４及び結果選択回路１７へ供給する。

【００３０】図７のＳＰＥ１０５ａによれば、加減算器
１４が減算結果Ｌ＝Ｘ−Ｙを示すデータ信号と該減算結
果Ｌの符号を示すフラグ信号Ｋとを出力すると、該フラ
グ信号Ｋが１の場合には減算結果を示すデータ信号Ｘ−
Ｙが結果選択回路１７により選択され、該フラグ信号Ｋ
が０の場合には入力選択回路６から供給されたデータ信
号Ｘが結果選択回路１７により選択される。すなわち、
結果選択回路１７から結果シフタ１８へ供給されるデー
タ信号は、除算Ｘ／Ｙの部分剰余ｒ１を示す信号であ
る。結果シフタ１８は、結果選択回路１７から供給され
た部分剰余信号ｒ１を左に１ビットシフトさせる。この
結果、新たな被乗数信号ｒ１×２が結果レジスタ１９に
保持される。一方、フラグ信号Ｋは、除算Ｘ／Ｙの１ビ
ット部分商Ｑ１を示す信号であり、フラグ保持回路１６
に保持される。以上のとおり、図７のＳＰＥ１０５ａに
よれば、除算Ｘ／Ｙの１ビット部分商Ｑ１を示す信号
と、新たな被乗数信号ｒ１×２とが１サイクルで得られ
る。なお、結果レジスタ１９から入力選択回路６への信
号パスを利用すれば、次の１ビット部分商Ｑ２を求める
ための減算処理を、上記１ビット部分商Ｑ１を求めたの
と同じ加減算器１４で実行できる。

【００３１】図８は、図２のＳＰＥの他の変形例を示し
ている。図８のＳＰＥ１０５ｂは、絶対値化処理のため
の構成を含んだものであり、処理制御回路５ａと加減算
器１４との間に演算変更制御回路２５を介在させたもの
である。処理制御回路５ａは、加減算器１４のために２
つの制御信号２０７ａ，２０７ｂを供給する。一方の制
御信号２０７ａは、加算Ｉ＋Ｊの指令又は減算Ｉ−Ｊの
指令を含むものとする。また、他方の制御信号２０７ｂ
は絶対値化指令を意味するものである。演算変更制御回
路２５は、加算Ｉ＋Ｊの指令と絶対値化指令とが処理制
御回路５ａから供給され、かつ第３入力１０３を介して
負の符号を示すフラグ信号Ｆが供給された場合には、加
減算器１４へ減算Ｉ−Ｊの指令を供給するように制御信
号２０７ｃを加減算器１４に与える。また、演算変更制
御回路２５は、減算Ｉ−Ｊの指令と絶対値化指令とが処
理制御回路５ａから供給され、かつ第３入力１０３を介
して負の符号を示すフラグ信号Ｆが供給された場合に
は、加減算器１４へ加算Ｉ＋Ｊの指令を供給するように
制御信号２０７ｃを加減算器１４に与える。更に、第３
入力１０３を介して正の符号を示すフラグ信号Ｆが供給
された場合には、演算変更制御回路２５は、処理制御回
路５ａから供給された加算又は減算の指令をそのまま加
減算器１４へ供給する。

【００３２】第１レジスタ３は、例えば、第２入力１０
２を介して供給された差分Ａ−Ｂを示すデータ信号を保
持する。第３入力１０３を介して供給されるフラグ信号
Ｆは、該差分Ａ−Ｂの符号を示す信号である。ここで、
Ａ−Ｂ＜０ならばＦ＝０であり、Ａ−Ｂ≧０ならばＦ＝
１であるものとする。差分Ａ−Ｂを示すデータ信号は、
入力選択回路６を介して加減算器１４にＪ入力として与
えられる。また、データ信号Ｃが加減算器１４にＩ入力
として与えられるものとする。

【００３３】Ａ−Ｂ＜０すなわちＦ＝０の場合に処理制
御回路５ａが減算Ｉ−Ｊの指令と絶対値化指令とを供給
すると、加減算器１４は加算Ｉ＋Ｊを実行する。その加
算結果Ｌは、 Ｌ＝Ｉ＋Ｊ＝Ｃ＋（Ａ−Ｂ）＝Ｃ−｜Ａ−Ｂ｜ で表わされる。また、Ａ−Ｂ≧０すなわちＦ＝１の場合
に処理制御回路５ａが減算Ｉ−Ｊの指令と絶対値化指令
とを供給すると、加減算器１４は減算Ｉ−Ｊを実行す
る。その減算結果Ｌは、 Ｌ＝Ｉ−Ｊ＝Ｃ−（Ａ−Ｂ）＝Ｃ−｜Ａ−Ｂ｜ で表わされる。すなわち、フラグ信号Ｆの如何にかかわ
らず、ある値Ｃから差分Ａ−Ｂの絶対値を減じる演算が
加減算器１４によって実行される。

【００３４】Ａ−Ｂ＜０すなわちＦ＝０の場合に処理制
御回路５ａが加算Ｉ＋Ｊの指令と絶対値化指令とを供給
すると、加減算器１４は減算Ｉ−Ｊを実行する。その減
算結果Ｌは、 Ｌ＝Ｉ−Ｊ＝Ｃ−（Ａ−Ｂ）＝Ｃ＋｜Ａ−Ｂ｜ で表わされる。また、Ａ−Ｂ≧０すなわちＦ＝１の場合
に処理制御回路５ａが加算Ｉ＋Ｊの指令と絶対値化指令
とを供給すると、加減算器１４は加算Ｉ＋Ｊを実行す
る。その加算結果Ｌは、 Ｌ＝Ｉ＋Ｊ＝Ｃ＋（Ａ−Ｂ）＝Ｃ＋｜Ａ−Ｂ｜ で表わされる。すなわち、フラグ信号Ｆの如何にかかわ
らず、ある値Ｃに差分Ａ−Ｂの絶対値を加える演算が加
減算器１４によって実行される。

【００３５】以上のとおり、図８のＳＰＥ１０５ｂによ
れば、フラグ信号Ｆに応じて加減算器１４における演算
則を変更することによって、差分Ａ−Ｂの絶対値化処理
が達成される。なお、絶対値化の対象となるデータ信号
が差分Ａ−Ｂに限らないことはいうまでもない。

【００３６】図９は、図１中のＳＰＥの他の接続例を示
している。図９の信号処理装置１００ａは、中央処理装
置（ＣＰＵ）１０４と、３行４列の２次元アレイ状に配
置された１２個のＳＰＥ１０５、すなわちＳＰＥ１１、
ＳＰＥ１２、ＳＰＥ１３、ＳＰＥ１４、ＳＰＥ２１、Ｓ
ＰＥ２２、ＳＰＥ２３、ＳＰＥ２４、ＳＰＥ３１、ＳＰ
Ｅ３２、ＳＰＥ３３及びＳＰＥ３４と、１２個の接続回
路１０６、すなわちＣ１１、Ｃ１２、Ｃ１３、Ｃ１４、
Ｃ２１、Ｃ２２、Ｃ２３、Ｃ２４、Ｃ３１、Ｃ３２、Ｃ
３３及びＣ３４とを備えている。例えば、Ｃ２２はＳＰ
Ｅ２２とＳＰＥ２３との間に介在している。そして、Ｃ
２１とＣ２２との間、Ｃ２２とＣ２３との間、Ｃ１２と
Ｃ２２との間及びＣ２２とＣ３２との間には、バイパス
１０７，１０８，１０９，１１０がそれぞれ設けられて
いる。１２個の接続回路１０６の各々は、データ信号を
どこからどこへ転送すべきかを示す制御情報を記憶する
ための制御レジスタを内蔵している。ＣＰＵ１０４は、
全てのＳＰＥ１０５と全ての接続回路１０６との各々の
制御レジスタへのデータの書き込みを司るものである。
そのために、データバス２０３と、アドレスバス２０４
と、書き込み制御信号の転送のための信号線２０５とが
設けられている（図３参照）。

【００３７】上記信号処理装置１００ａによれば、各Ｓ
ＰＥ１０５が実行すべき処理を自由に設定できる。ま
た、ＳＰＥ２２の出力データ信号をＳＰＥ１３及びＳＰ
Ｅ２３へ分配したり、ＳＰＥ２２の出力データ信号を該
ＳＰＥ２２へ戻したり、ＳＰＥ２２の出力データ信号を
ＳＰＥ２４へ供給（ＳＰＥ２３をスキップする）した
り、ＳＰＥ１４の出力データ信号をＳＰＥ２４へ供給し
たりすることができる。図９に例示するように信号処理
装置１００ａを３つの部分１２１，１２２，１２３に分
け、各部分に異なる処理を行なわせることも可能であ
る。なお、信号処理装置１００ａの中に上記３種類のＳ
ＰＥ１０５，１０５ａ，１０５ｂを混在させてもよい。

【００３８】図１０は、本発明に係る信号処理装置の他
の構成例を示している。図１０において、信号処理装置
１５０は、混合回路７０と混合制御回路７１とで構成さ
れている。混合回路７０は、互いに縦続接続された５個
の信号処理要素（ＳＰＥ）７４で構成されている。混合
回路７０の中の１段目から５段目までの各信号処理要素
７４をそれぞれＳＰＥ１１、ＳＰＥ１２、ＳＰＥ１３、
ＳＰＥ１４及びＳＰＥ１５と呼ぶことにする。混合回路
７０の中の各ＳＰＥは、第１入力１５１と、第２入力１
５２と、第３入力１５３とを有する。混合制御回路７１
は、互いに縦続接続された５個の信号処理要素（ＳＰ
Ｅ）７５で構成されている。混合制御回路７１の中の１
段目から５段目までの各信号処理要素７５をそれぞれＳ
ＰＥ２１、ＳＰＥ２２、ＳＰＥ２３、ＳＰＥ２４及びＳ
ＰＥ２５と呼ぶことにする。混合制御回路７１の中の各
ＳＰＥは、第４入力１７１と、第５入力１７２とを有す
る。混合回路７０及び混合制御回路７１の中の各ＳＰＥ
には、クロック入力８０を介して共通のクロック信号Ｃ
ＬＫが供給される。ＳＰＥ２１は１ビットの混合率信号
Ｍ１をＳＰＥ１１へ、ＳＰＥ２２は１ビットの混合率信
号Ｍ２をＳＰＥ１２へ、ＳＰＥ２３は１ビットの混合率
信号Ｍ３をＳＰＥ１３へ、ＳＰＥ２４は１ビットの混合
率信号Ｍ４をＳＰＥ１４へ、ＳＰＥ２５は１ビットの混
合率信号Ｍ５をＳＰＥ１５へそれぞれ供給する。

【００３９】図１１は、図１０中のＳＰＥ１１の内部構
成を示している。ＳＰＥ１１は、第１入力１５１を介し
て供給されたデータ信号を保持するための第１ラッチ５
１と、第２入力１５２を介して供給されたデータ信号を
保持するための第２ラッチ５２と、第３入力１５３を介
して供給されたデータ信号を保持するための第３ラッチ
５６と、選択回路５３と、加算器５４と、シフタ５５と
を備えている。第１、第２及び第３ラッチ５１，５２，
５６には、共通のクロック信号ＣＬＫが与えられる。第
１ラッチ５１に保持されたデータ信号は、選択回路５３
へ供給されるとともに、第１出力１６１を介してＳＰＥ
１２の第１入力１５１へ供給される。第２ラッチ５２に
保持されたデータ信号は、選択回路５３へ供給されると
ともに、第２出力１６２を介してＳＰＥ１２の第２入力
１５２へ供給される。選択回路５３は、第１ラッチ５１
から供給されたデータ信号と第２ラッチ５２から供給さ
れたデータ信号とのいずれかを１ビットの混合率信号
（選択信号）Ｍ１に応じて選択するものである。具体的
には、ＳＰＥ１１の選択回路５３は、Ｍ１＝１ならば第
１ラッチ５１から供給されたデータ信号を、Ｍ１＝０な
らば第２ラッチ５２から供給されたデータ信号をそれぞ
れ加算器５４へ供給する。加算器５４は、選択回路５３
から供給されたデータ信号と第３ラッチ５６から供給さ
れたデータ信号との和を示すデータ信号をシフタ５５へ
供給するものである。シフタ５５は、加算器５４から供
給されたデータ信号に左１ビットシフト処理を施して得
られたデータ信号を出力するものである。シフタ５５の
出力データ信号は、第３出力１６３を介してＳＰＥ１２
の第３入力１５３へ供給される。なお、加算器５４は、
第３ラッチ５６から供給されたデータ信号をそのままシ
フタ５５へ供給する機能をも有する。また、シフタ５５
は、加算器５４から供給されたデータ信号をそのまま出
力する機能をも有するものとする。ＳＰＥ１２、ＳＰＥ
１３、ＳＰＥ１４及びＳＰＥ１５の各々の内部構成も、
図１１と同様である。

【００４０】図１２は、図１０中のＳＰＥ２１の内部構
成を示している。ＳＰＥ２１は、第４入力１７１を介し
て供給されたデータ信号を保持するための第４ラッチ６
０と、第５入力１７２を介して供給されたデータ信号を
保持するための第５ラッチ６１とに加えて、制御シフタ
６２と、減算器６６と、結果選択回路６７と、フラグ保
持回路６９とを備えている。第４及び第５ラッチ６０，
６１並びにフラグ保持回路６９には、共通のクロック信
号ＣＬＫが与えられる。第４ラッチ６０に保持されたデ
ータ信号は、制御シフタ６２へ供給されるとともに、第
４出力１８１を介してＳＰＥ２２の第４入力１７１へ供
給される。制御シフタ６２は、第４ラッチ６０から供給
されたデータ信号に一定量のシフト処理を施して得られ
たデータ信号を減算器６６へ供給するものである。第５
ラッチ６１に保持されたデータ信号は、減算器６６及び
結果選択回路６７へ供給される。減算器６６は、第５ラ
ッチ６１から供給されたデータ信号から制御シフタ６２
によるシフト処理の結果を示すデータ信号を減算して、
その減算の結果Ｔを示すデータ信号とともに、該減算結
果Ｔの符号を示すフラグ信号Ｓを供給する。Ｔ＜０なら
ばＳ＝０であり、Ｔ≧０ならばＳ＝１であるものとす
る。結果選択回路６７は、Ｓ＝１ならば減算器６６の減
算結果Ｔを示すデータ信号を、Ｓ＝０ならば第５ラッチ
６１から供給されたデータ信号をそれぞれ、第５出力１
８２を介してＳＰＥ２２の第５入力１７２へ供給する。
フラグ保持回路６９は、減算器６６から供給されたフラ
グ信号Ｓを保持し、かつ該保持したフラグ信号Ｓを１ビ
ットの混合率信号Ｍ１としてＳＰＥ１１へ供給する。Ｓ
ＰＥ２２、ＳＰＥ２３、ＳＰＥ２４及びＳＰＥ２５の各
々の内部構成も、図１２と同様である。

【００４１】上記混合回路７０の動作を説明する。ＳＰ
Ｅ１１の第１、第２及び第３入力１５１，１５２，１５
３には、それぞれデータ信号Ａ、データ信号Ｂ及びデー
タ信号Ｏが与えられる。データ信号Ａは動画処理の結果
を、データ信号Ｂは静止画処理の結果を、データ信号Ｏ
は定数０をそれぞれ示す信号である。ＳＰＥ１１、ＳＰ
Ｅ１２及びＳＰＥ１３の各々のシフタ５５は左１ビット
シフト処理を実行し、ＳＰＥ１４及びＳＰＥ１５の各々
のシフタ５５はシフト処理を実行しないものとする。Ｓ
ＰＥ１５のシフタ５５の出力ＭＸと、動き量Ｋとは、 ＭＸ＝Ｋ×Ａ＋（１６−Ｋ）×Ｂ Ｋ＝Ｍ１×８＋Ｍ２×４＋Ｍ３×２＋Ｍ４×１＋Ｍ５ で表される。すなわち、５ビットの混合率Ｍ１Ｍ２Ｍ３
Ｍ４Ｍ５に応じて、２つのデータ信号Ａ，Ｂを１７段階
で混合することができる。

【００４２】また、ＳＰＥ１１、ＳＰＥ１２、ＳＰＥ１
３、ＳＰＥ１４及びＳＰＥ１５の各々のシフタ５５がい
ずれもシフト処理を実行せず、ＳＰＥ１５の加算器５４
は第３ラッチ５６の出力をそのままシフタ５５へ供給す
るものとすると、ＳＰＥ１５のシフタ５５の出力ＭＸ
と、動き量Ｋとは、 ＭＸ＝Ｋ×Ａ＋（４−Ｋ）×Ｂ Ｋ＝Ｍ１＋Ｍ２＋Ｍ３＋Ｍ４ で表される。すなわち、４ビットの混合率Ｍ１Ｍ２Ｍ３
Ｍ４に応じて、２つのデータ信号Ａ，Ｂを５段階で混合
することができる。

【００４３】以上のとおり、上記混合回路７０によれ
ば、複雑な構造を有する乗算回路を用いずに、様々な混
合処理を実行することができる。しかも、各ＳＰＥのパ
イプライン動作が可能であり、混合処理結果を毎サイク
ル得ることができる。なお、ＳＰＥ１１の中の第３ラッ
チ５６及び加算器５４は省略可能である。

【００４４】次に、上記混合制御回路７１の動作を説明
する。ＳＰＥ２１の第４及び第５入力１７１，１７２に
は、それぞれデータ信号Ｄ及びデータ信号Ｃが与えられ
る。データ信号Ｃはフレーム間差分を、データ信号Ｄは
エッジ量をそれぞれ示す信号である。ＳＰＥ２１の制御
シフタ６２は右１ビットシフト処理を、ＳＰＥ２２の制
御シフタ６２は右２ビットシフト処理を、ＳＰＥ２３の
制御シフタ６２は右３ビットシフト処理を、ＳＰＥ２４
の制御シフタ６２は右４ビットシフト処理を、ＳＰＥ２
５の制御シフタ６２は右４ビットシフト処理をそれぞれ
実行するものとする。これにより、混合制御回路７１
は、図４のアルゴリズムに従った除算Ｃ／Ｄを実行する
こととなる。すなわち、５ビットの混合率Ｍ１Ｍ２Ｍ３
Ｍ４Ｍ５は、商Ｃ／Ｄを表わしている。ここに、Ｃ／Ｄ
≧１ならばＭ１＝Ｍ２＝Ｍ３＝Ｍ４＝Ｍ５＝１であり、
Ｃ／Ｄ＜１ならばＭ１Ｍ２Ｍ３Ｍ４＝１６×Ｃ／Ｄかつ
Ｍ５＝０である。

【００４５】なお、データ信号Ｃを予め左へ４ビットシ
フトしておけば、ＳＰＥ２１の制御シフタ６２が左３ビ
ットシフト処理を、ＳＰＥ２２の制御シフタ６２が左２
ビットシフト処理を、ＳＰＥ２３の制御シフタ６２が左
１ビットシフト処理をそれぞれ実行し、ＳＰＥ２４及び
ＳＰＥ２５の各々の制御シフタ６２がシフト処理を実行
しないものとすることによって、上記と同等の結果が得
られる。

【００４６】以上のとおり、上記混合制御回路７１によ
れば、ＲＯＭや複雑な構造を有する乗算回路を用いず
に、除算処理を実行することができる。しかも、各ＳＰ
Ｅのパイプライン動作が可能である。

【００４７】図１３は、本発明に係る信号処理装置の更
に他の構成例を示している。図１３において、信号処理
装置１５０ａは、混合回路７０ａと混合制御回路７１ａ
とで構成されている。混合回路７０ａは、互いに縦続接
続された４個の信号処理要素（ＳＰＥ）７４、すなわち
ＳＰＥ１１、ＳＰＥ１２、ＳＰＥ１３及びＳＰＥ１４で
構成されている。混合回路７０ａの中の各ＳＰＥの内部
構成は、図１１のとおりである。混合制御回路７１ａ
は、互いに縦続接続された４個の信号処理要素（ＳＰ
Ｅ）７５ａ、すなわちＳＰＥ２１、ＳＰＥ２２、ＳＰＥ
２３及びＳＰＥ２４で構成されている。混合制御回路７
１ａの中の各ＳＰＥは、第４入力１７３を有する。混合
回路７０ａ及び混合制御回路７１ａの中の各ＳＰＥに
は、クロック入力８０を介して共通のクロック信号ＣＬ
Ｋが供給される。ＳＰＥ２１は１ビットの混合率信号Ｍ
１をＳＰＥ１１へ、ＳＰＥ２２は１ビットの混合率信号
Ｍ２をＳＰＥ１２へ、ＳＰＥ２３は１ビットの混合率信
号Ｍ３をＳＰＥ１３へ、ＳＰＥ２４は１ビットの混合率
信号Ｍ４をＳＰＥ１４へそれぞれ供給する。

【００４８】図１４は、図１３中のＳＰＥ２１の内部構
成を示している。ＳＰＥ２１は、第４入力１７３を介し
て供給されたデータ信号Ｚを保持するための第４ラッチ
８１と、定数データ信号Ｚ１を保持するための定数保持
回路８２とに加えて、比較器８３と、フラグ保持回路８
４とを備えている。第４ラッチ８１及びフラグ保持回路
８４には、共通のクロック信号ＣＬＫが与えられる。第
４ラッチ８１に保持されたデータ信号Ｚは、比較器８３
へ供給されるとともに、第４出力１８３を介してＳＰＥ
２２の第４入力１７３へ供給される。定数保持回路８２
は、定数データ信号Ｚ１を比較器８３へ供給する。比較
器８３は、第４ラッチ８１のデータ信号Ｚから定数保持
回路８２のデータ信号Ｚ１を減算して、その減算結果の
符号を示すフラグ信号Ｓを供給する。減算結果が負なら
ばＳ＝０であり、減算結果が正又は０ならばＳ＝１であ
るものとする。フラグ保持回路８４は、比較器８３から
供給されたフラグ信号Ｓを保持し、かつ該保持したフラ
グ信号Ｓを１ビットの混合率信号Ｍ１としてＳＰＥ１１
へ供給する。つまり、Ｚ＜Ｚ１ならばＭ１＝０であり、
Ｚ≧Ｚ１ならばＭ１＝１である。ＳＰＥ２２、ＳＰＥ２
３及びＳＰＥ２４の各々の内部構成も、図１４と同様で
ある。ただし、ＳＰＥ２２、ＳＰＥ２３及びＳＰＥ２４
の各々の定数保持回路８２は、定数データ信号Ｚ２、Ｚ
３及びＺ４をそれぞれ保持するものとする。ここに、Ｚ
１＞Ｚ２＞Ｚ３＞Ｚ４である。

【００４９】図１５は、上記混合制御回路７１ａの動作
を示している。Ｚ１≦Ｚ≦Ｚｍａｘ（ＺｍａｘはＺの最
大値、例えば１１１１である）ならばＭ１Ｍ２Ｍ３Ｍ４
＝１１１１であり、Ｚ２≦Ｚ＜Ｚ１ならばＭ１Ｍ２Ｍ３
Ｍ４＝０１１１であり、Ｚ３≦Ｚ＜Ｚ２ならばＭ１Ｍ２
Ｍ３Ｍ４＝００１１であり、Ｚ４≦Ｚ＜Ｚ３ならばＭ１
Ｍ２Ｍ３Ｍ４＝０００１であり、０≦Ｚ＜Ｚ４ならばＭ
１Ｍ２Ｍ３Ｍ４＝００００である。したがって、上記信
号処理装置１５０ａによれば、４ビットの混合率Ｍ１Ｍ
２Ｍ３Ｍ４に応じて２つのデータ信号Ａ，Ｂを５段階で
混合することができ、かつ各ＳＰＥのパイプライン動作
が可能である。なお、上記混合回路７０ａの動作は図１
０中の混合回路７０と同様であるので、その説明は省略
する。

【００５０】

【発明の効果】以上説明してきたとおり、本発明によれ
ば、積和演算処理と除算処理とに共用できる信号処理装
置を入力シフタと、加減算器と、フラグ保持回路と、結
果シフタとで実現したので、その回路規模が削減され
る。また、混合処理を実行するための信号処理装置を選
択回路と、加算器と、シフタとで実現したので、その回
路規模が削減される。

【図面の簡単な説明】

【図１】本発明に係る信号処理装置の構成例を示すブロ
ック図である。

【図２】図１中の１個の信号処理要素の内部構成を示す
ブロック図である。

【図３】図２中の処理制御回路の内部構成を示すブロッ
ク図である。

【図４】除算の１つのアルゴリズムを示す図である。

【図５】除算の他のアルゴリズムを示す図である。

【図６】除算の具体例を示す図である。

【図７】図２の信号処理要素の変形例を示すブロック図
である。

【図８】図２の信号処理要素の他の変形例を示すブロッ
ク図である。

【図９】図１中の信号処理要素の他の接続例を示すブロ
ック図である。

【図１０】本発明に係る信号処理装置の他の構成例を示
すブロック図である。

【図１１】図１０中の上段要素列の中の１個の信号処理
要素の内部構成を示すブロック図である。

【図１２】図１０中の下段要素列の中の１個の信号処理
要素の内部構成を示すブロック図である。

【図１３】本発明に係る信号処理装置の更に他の構成例
を示すブロック図である。

【図１４】図１３中の下段要素列の中の１個の信号処理
要素の内部構成を示すブロック図である。

【図１５】図１３中の下段要素列の動作を示す図であ
る。

【符号の説明】

１ データ保持回路 ２ 演算回路 ３ 第１レジスタ（入力レジスタ） ４ 第２レジスタ（結果レジスタ） ５，５ａ 処理制御回路 ６ 入力選択回路 ７ 出力選択回路 ８，９，１０ 第１〜第３ラッチ １２，１３ 第１、第２シフタ（入力シフタ） １４ 加減算器 １５ 第３シフタ（結果シフタ） １６ フラグ保持回路 １７ 結果選択回路 １８ シフタ（結果シフタ） １９ レジスタ（結果レジスタ） ２２ データ選択回路 ２５ 演算変更制御回路 ５１，５２ 第１，第２ラッチ ５３ 選択回路 ５４ 加算器 ５５ シフタ ５６ 第３ラッチ ６０，６１ 第４，第５ラッチ ６２ 制御シフタ ６６ 減算器 ６７ 結果選択回路 ６９ フラグ保持回路 ７０，７０ａ 混合回路 ７１，７１ａ 混合制御回路 ７４ 信号処理要素 ７５，７５ａ 信号処理要素（制御処理要素） ８１ 第４ラッチ ８２ 定数保持回路 ８３ 比較器 ８４ フラグ保持回路 １００，１００ａ 信号処理装置 １０１〜１０３ 第１〜第３入力 １０４ 中央処理装置（ＣＰＵ） １０５，１０５ａ，１０５ｂ 信号処理要素 １５０，１５０ａ 信号処理装置 １５１〜１５３ 第１〜第３入力 １７１，１７２ 第４，第５入力 １７３ 第４入力 ２００ 制御レジスタ Ｍ１〜Ｍ５ 混合率信号（選択信号）

───────────────────────────────────────────────────── フロントページの続き (72)発明者 津幡 真太郎 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 (72)発明者 西山 保 大阪府門真市大字門真1006番地 松下電器 産業株式会社内

Claims (9)

【特許請求の範囲】
1. 【請求項１】 複数の処理要素を備えた信号処理装置で
   あって、 前記複数の処理要素は、前記信号処理装置の入力データ
   信号を転送するための第１パスと、各々前記入力データ
   信号の対応する処理結果を示すデータ信号を転送するた
   めの第２及び第３パスとを構成するように縦続接続され
   ており、 前記複数の処理要素の各々は、 前記第１パス上に配置された第１入力と、 前記第２パス上に配置された第２入力と、 前記第３パス上に配置された第３入力と、 前記第１入力を介して供給されたデータ信号を保持する
   ためのデータ保持回路と、 前記データ保持回路から供給されたデータ信号と前記第
   ２入力を介して供給された他のデータ信号との加減算の
   演算結果を求め、かつ該演算結果を示すデータ信号を前
   記第２パスへ供給するための演算回路と、 前記データ保持回路から供給されたデータ信号と前記演
   算結果を示すデータ信号とのいずれかを前記第１パスへ
   供給するための出力選択回路と、 前記第３入力を介して供給されたフラグ信号に前記演算
   結果の符号を示すフラグ信号を連結して保持し、かつ該
   連結されたフラグ信号を前記第３パスへ供給するための
   フラグ保持回路と、 前記データ保持回路、前記演算回路、前記出力選択回路
   及び前記フラグ保持回路の各々の動作を制御するための
   処理制御回路とを備え、 前記演算回路は、 前記データ保持回路から供給されたデータ信号に一定量
   のシフト処理を施すための入力シフタと、 前記入力シフタによるシフト処理の結果を示すデータ信
   号と他のデータ信号との加減算を実行するための加減算
   器と、 前記加減算器の演算結果を示すデータ信号に一定量のシ
   フト処理を施すための結果シフタと、 前記結果シフタによるシフト処理の結果を示すデータ信
   号を保持するための結果レジスタと、 前記第２入力を介して供給されたデータ信号と前記結果
   レジスタから供給されたデータ信号とのいずれかを前記
   加減算器へ供給するための入力選択回路とを備えたこと
   を特徴とする信号処理装置。
2. 【請求項２】 請求項１記載の信号処理装置において、 前記データ保持回路は、前記第１入力を介して供給され
   た複数のデータ信号を保持するための複数のラッチを備
   え、 前記出力選択回路は、前記複数のラッチのうちの任意の
   ラッチに保持されたデータ信号を前記第１パスへ供給す
   る機能を備え、 前記演算回路は、前記複数のラッチに保持された複数の
   データ信号の中から少なくとも１個のデータ信号を選択
   するためのデータ選択回路を更に備え、 前記入力シフタは、各々前記選択されたデータ信号に一
   定量のシフト処理を施し、かつ該シフト処理の結果を示
   すデータ信号を前記加減算器へ供給するための少なくと
   も１個のシフタを備えたことを特徴とする信号処理装
   置。
3. 【請求項３】 請求項１記載の信号処理装置において、 前記演算回路は、前記第２入力を介して供給されたデー
   タ信号を保持し、かつ該保持したデータ信号を前記入力
   選択回路へ供給するための入力レジスタを更に備えたこ
   とを特徴とする信号処理装置。
4. 【請求項４】 請求項１記載の信号処理装置において、 前記演算回路は、前記入力選択回路から供給されたデー
   タ信号と、前記加減算器から供給された前記演算結果を
   示すデータ信号とのいずれかを前記結果シフタへ供給す
   るための結果選択回路を更に備えたことを特徴とする信
   号処理装置。
5. 【請求項５】 請求項１記載の信号処理装置において、 前記処理制御回路は、前記データ保持回路、前記演算回
   路、前記出力選択回路及び前記フラグ保持回路の各々の
   動作を指定する制御情報を保持するための少なくとも１
   個の制御レジスタを備えたことを特徴とする信号処理装
   置。
6. 【請求項６】 請求項１記載の信号処理装置において、 前記第３入力を介して供給されたフラグ信号が負の符号
   を示す場合には、前記処理制御回路から加算指令が発せ
   られたときには減算を、前記処理制御回路から減算指令
   が発せられたときには加算をそれぞれ前記加減算器に実
   行させるための演算変更制御回路を更に備えたことを特
   徴とする信号処理装置。
7. 【請求項７】 複数の処理要素を備えた信号処理装置で
   あって、 前記複数の処理要素は、各々前記信号処理装置の対応す
   る入力データ信号を転送するための第１及び第２パス
   と、前記入力データ信号の処理結果を示すデータ信号を
   転送するための第３パスとを構成するように縦続接続さ
   れており、 前記複数の処理要素の各々は、 前記第１パス上に配置された第１入力と、 前記第２パス上に配置された第２入力と、 前記第３パス上に配置された第３入力と、 前記第１入力を介して供給されたデータ信号を保持し、
   かつ該保持したデータ信号を前記第１パスへ供給するた
   めの第１ラッチと、 前記第２入力を介して供給されたデータ信号を保持し、
   かつ該保持したデータ信号を前記第２パスへ供給するた
   めの第２ラッチと、 前記第３入力を介して供給されたデータ信号を保持する
   ための第３ラッチと、 与えられた選択信号に応じて、前記第１ラッチから供給
   されたデータ信号と前記第２ラッチから供給されたデー
   タ信号とのいずれかを選択するための選択回路と、 前記選択されたデータ信号と前記第３ラッチから供給さ
   れたデータ信号との和を求めるための加算器と、 前記加算器の和を示すデータ信号に一定量のシフト処理
   を施し、かつ該シフト処理の結果を示すデータ信号を前
   記第３パスへ供給するためのシフタとを備えたことを特
   徴とする信号処理装置。
8. 【請求項８】 請求項７記載の信号処理装置において、 前記信号処理装置の制御データ信号を転送するための第
   ４パスと、前記制御データ信号の処理結果を示すデータ
   信号を転送するための第５パスとを構成するように縦続
   接続された複数の制御処理要素を更に備え、 前記複数の制御処理要素の各々は、 前記第４パス上に配置された第４入力と、 前記第５パス上に配置された第５入力と、 前記第４入力を介して供給されたデータ信号を保持し、
   かつ該保持したデータ信号を前記第４パスへ供給するた
   めの第４ラッチと、 前記第５入力を介して供給されたデータ信号を保持する
   ための第５ラッチと、 前記第４ラッチから供給されたデータ信号に一定量のシ
   フト処理を施すための制御シフタと、 前記第５ラッチから供給されたデータ信号から、前記制
   御シフタによるシフト処理の結果を示すデータ信号を減
   算するための減算器と、 前記第５ラッチから供給されたデータ信号と、前記減算
   器の減算結果を示すデータ信号とのいずれかを前記第５
   パスへ供給するための結果選択回路と、 前記減算器の減算結果の符号を示すフラグ信号を保持す
   るためのフラグ保持回路とを備え、 前記複数の制御処理要素の各々のフラグ保持回路に保持
   されたフラグ信号は、前記複数の信号処理要素のうちの
   対応する信号処理要素の選択回路へ、前記選択信号とし
   てそれぞれ与えられることを特徴とする信号処理装置。
9. 【請求項９】 請求項７記載の信号処理装置において、 前記信号処理装置の制御データ信号を転送するための第
   ４パスを構成するように縦続接続された複数の制御処理
   要素を更に備え、 前記複数の制御処理要素の各々は、 前記第４パス上に配置された第４入力と、 前記第４入力を介して供給されたデータ信号を保持し、
   かつ該保持したデータ信号を前記第４パスへ供給するた
   めの第４ラッチと、 定数データ信号を保持するための定数保持回路と、 前記第４ラッチから供給されたデータ信号と、前記定数
   保持回路から供給された定数データ信号との大小比較を
   実行するための比較器と、 前記大小比較の結果を示すフラグ信号を保持するための
   フラグ保持回路とを備え、 前記複数の制御処理要素の各々のフラグ保持回路に保持
   されたフラグ信号は、前記複数の信号処理要素のうちの
   対応する信号処理要素の選択回路へ、前記選択信号とし
   てそれぞれ与えられることを特徴とする信号処理装置。