JPH09270686A - パワーオン・リセット回路 - Google Patents

Abstract

(57)【要約】 【課題】 本発明は、パワーオンリセット回路に関し、
電源投入後の立ち上がりの緩急に関係なく安定した動作
を行うことができると共に、低消費電力化を可能にする
ことを目的としている。 【解決手段】 電源投入時にリセット信号を発生させる
ことで、回路の初期設定を行うパワーオンリセット回路
において、抵抗Ｒ１及びコンデンサＣ１とからなる充電
回路１と、該充電回路１におけるコンデンサＣ１の充電
電圧が所定値を越えるまでの間、リセット信号を発生す
るＣ−ＭＯＳインバータ２と、前記充電回路１と電源Ｖ
ccとの間に位置して、該充電回路１への電源Ｖcc供給を
制御するスイッチ３と、該スイッチ３を動作させる電圧
を設定する動作電圧設定回路４と、電源Ｖccの遮断後に
前記充電回路１の放電を行う放電回路５と、充電完了後
に前記スイッチ３をオン状態に維持するクランプ回路６
とを備える構成としている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、リセット付きラッ
チ回路等を備える半導体装置に係り、特にラッチの初期
値を設定するために電源投入時にリセット信号を発生す
るパワーオンリセット回路に関する。パワーオンリセッ
ト回路は、電源投入後における電源電圧の立ち上がりの
緩急に依存することのない安定したリセット信号の発生
を行うことにより、コンデンサ等を小型化して半導体装
置への内蔵を可能にすること、また電源電流を抑えるこ
とによる低消費電力化を実現することが望まれている。

【０００２】

【従来の技術】図６に従来のパワーオンリセット回路を
示す。従来のパワーオンリセット回路は、直列に接続さ
れる抵抗Ｒ１１及びコンデンサＣ１１からなる充電回路
３１と、充電回路３１のコンデンサＣ１１と抵抗Ｒ１１
との間の信号をそれぞれゲートに入力するＰＭＯＳトラ
ンジスタＰ１１、ＮＭＯＳトランジスタＮ１１からな
り、リセット信号を発生するＣ−ＭＯＳインバータ３２
とから構成されている。

【０００３】図６のパワーオンリセット回路において、
電源Ｖccが投入されると、コンデンサＣ１１への充電が
開始されるが、電源Ｖcc投入直後は、コンデンサＣ１１
の充電電圧が低く、充電回路３１の出力点は、“Ｌ”
（ロー）レベルであるため、Ｃ−ＭＯＳインバータ３２
のＰＭＯＳトランジスタＰ１１がオン、ＮＭＯＳトラン
ジスタＮ１１がオフとなり、Ｃ−ＭＯＳインバータ３２
の出力信号は“Ｈ”（ハイ）レベルとなる。この“Ｈ”
レベルがリセット信号となる。

【０００４】尚、実際に出力信号が発生するのは、電源
ＶccがＰＭＯＳトランジスタＰ１１のしきい値を越えた
後である。そして、電源Ｖccの立ち上がりに対応してコ
ンデンサＣ１１の充電電圧が増加して、この充電電圧が
電源Ｖccの２分の１を越えた時にＣ−ＭＯＳインバータ
３２の入力信号が“Ｈ”レベルとなり、ＰＭＯＳインバ
ータＰ１１がオフ状態、ＮＭＯＳトランジスタＮ１１が
オン状態となり、Ｃ−ＭＯＳインバータ３２からの出力
信号が“Ｌ”レベルに反転し、電源遮断時まで継続して
“Ｌ”レベルを出力する。

【０００５】以上説明したパワーオンリセット回路で
は、電源Ｖccの立ち上がりが遅くなると、その分抵抗Ｒ
１１とコンデンサＣ１１の値を大きくすることが必要と
なり、これら各素子が大型化することになるため、本回
路を半導体装置に内蔵することが困難となる。そこで、
図７に示すような充電を開始する電源電圧を設定する機
能を有する回路が考えられる。

【０００６】図７に示すパワ−オンリセット回路は、２
段のＮＭＯＳトランジスタＮ１２，Ｎ１３とこれらＮＭ
ＯＳトランジスタに直列に接続されるコンデンサＣ１２
からなる充電回路４１と、充電回路４１のコンデンサＣ
１２とＮＭＯＳトランジスタＮ１３との間の信号をそれ
ぞれゲートに入力するＰＭＯＳトランジスタＰ１１、Ｎ
ＭＯＳトランジスタＮ１１からなり、リセット信号を発
生するＣＭＯＳインバータ４２、及び低いしきい値で且
つ高抵抗のＮＭＯＳトランジスタＮ１４からなる放電回
路４３とから構成されている。

【０００７】本回路によれば、コンデンサＣ１２への充
電が終了した後、電源Ｖccを遮断すると、低いしきい値
電圧を有する放電回路４３がやや遅れてオフ状態となる
ため、コンデンサＣ１２に充電された電荷は、この間に
放電回路４３によって放電される。従って、再度電源Ｖ
ccを立ち上げた時のコンデンサＣ１２の電荷は低く抑え
られることになり、誤動作を防止できる。

【０００８】また、２段のＮＭＯＳトランジスタＮ１
２，Ｎ１３を有する充電回路４１は、高いしきい値電圧
（２Ｖth）を有しており、電源Ｖccが十分立ち上がるま
ではオンしないため、コンデンサＣ１２への充電開始
は、確実にリセット信号が発生されるまで遅らされる。

【０００９】

【発明が解決しようとする課題】図６に示す従来のパワ
ーオンリセット回路は、上述したように、電源Ｖccの立
ち上がりが遅い場合に、安定した動作が妨げられる可能
性があるため、これを回避するには、充電回路３１にお
ける抵抗Ｒ１１とコンデンサＣ１１による時定数を大き
くする等の対応策が必要となる。この場合、高抵抗及び
大容量の各素子を必要とするため、半導体装置への内蔵
が困難となり大型化することになる。

【００１０】また、図７に示すパワーオンリセット回路
は、コンデンサＣ１２への充電が完了した時のコンデン
サＣ１２に蓄積される電位が電源Ｖccの電圧よりも、２
段のＮＭＯＳトランジスタＮ１２，Ｎ１３のしきい値の
和（２Ｖth）の分だけ低くなるため、ＰＭＯＳトランジ
スタＰ１１のゲート−ソース間に動作に必要な電位差が
生じて、ＰＭＯＳトランジスタＰ１１がオンになる事態
が発生する。

【００１１】このため、電源ＶccよりＣ−ＭＯＳインバ
ータ４２のＰＭＯＳトランジスタＰ１１、ＮＭＯＳトラ
ンジスタＮ１１に貫通電流が流れる。更に、本回路の場
合、放電回路４３を構成するＮＭＯＳトランジスタＮ１
４にも定常的に電流が流れるため、電源電流が増加して
消費電力の増大を招いてしまう。

【００１２】本発明は、上記課題を解決して、電源の立
ち上がりの緩急に関係なく、安定した動作を行えると共
に、低消費電力の回路を実現することを目的としてい
る。

【００１３】

【課題を解決するための手段】上記課題を解決するため
の本発明は、電源投入時にリセット信号を発生させるこ
とで、回路の初期設定を行うパワーオンリセット回路に
おいて、抵抗Ｒ１及びコンデンサＣ１とからからなる充
電回路１と、該充電回路１におけるコンデンサＣ１の充
電電圧が所定値を越えるまでの間、リセット信号を発生
するＣ−ＭＯＳインバータ２と、前記充電回路１と電源
Ｖccとの間に位置して、該充電回路１への電源Ｖcc供給
を制御するスイッチ３と、該スイッチ３を動作させる電
圧を設定する動作電圧設定回路４と、電源Ｖccの遮断後
に前記充電回路１の放電を行う放電回路５と、充電完了
後に前記スイッチ３をオン状態に維持するクランプ回路
６とを備えることを特徴としている。

【００１４】上記本発明のパワーオンリセット回路によ
れば、スイッチ３及びスイッチ３の動作電圧設定回路４
の動作により、電源Ｖcc投入後に所定の電圧に立ち上が
ってから充電回路１への充電が開始されるため、電源Ｖ
ccの立ち上がりの緩急に関係なく、確実にリセット信号
を発生させることができる。また、クランプ回路６がス
イッチ３を制御することによって、充電完了後に流れる
Ｃ−ＭＯＳインバータ２の貫通電流を防止することがで
きるため、消費電力を抑えることができる。

【００１５】

【実施の形態】以下、本発明の実施例を図面を参照しな
がら詳細に説明する。図１は、第１の発明のパワーオン
リセット回路の原理図であり、抵抗Ｒ１とコンデンサＣ
１とからなる充電回路１と、充電回路１の出力信号を入
力して動作するＰＭＯＳトランジスタＰ１とＮＭＯＳト
ランジスタＮ１とからなるＣ−ＭＯＳインバータ２と、
充電回路１と電源Ｖccとの間に位置するＰＭＯＳトラン
ジスタＰ２からなるスイッチ３と、ＰＭＯＳトランジス
タＰ３からなりスイッチ３の動作電圧を設定する動作電
圧設定回路４と、ＰＭＯＳトランジスタＰ４からなり電
源遮断後の放電を行う放電回路５と、２段のＮＭＯＳト
ランジスタＮ２，Ｎ３からなりＣ−ＭＯＳインバータ２
の電源Ｖccからの貫通電流を防止するためにスイッチ３
を確実にオン状態にするクランプ回路６とで構成されて
いる。

【００１６】本回路では、スイッチ３の動作開始によっ
て充電回路１のコンデンサＣ１に電荷が充電されるよう
になっており、スイッチ３は動作電圧設定回路４におけ
るＰＭＯＳトランジスタＰ３によって、その動作電圧が
決められている。即ち、電源Ｖccの電圧が、動作電圧設
定回路４におけるＰＭＯＳトランジスタＰ３のしきい値
電圧Ｖthと、スイッチ３を構成するＰＭＯＳトランジス
タＰ２のしきい値電圧Ｖthの和よりも高くなった場合に
スイッチ３が動作する。

【００１７】従って、例えばＰＭＯＳトランジスタＰ
３，Ｐ４のしきい値電圧Ｖthがそれぞれ０．６〔Ｖ〕
で、コンデンサＣ１の寄生容量が０．４〔Ｖ〕の場合、
電源Ｖccの投入後、その電圧が１．６〔Ｖ〕に立ち上が
った時点から、充電回路１のコンデンサＣ１への充電が
開始される。尚、一般的には、ＭＯＳトランジスタのし
きい値は、０．８〔Ｖ〕程度であるが、０．６〔Ｖ〕付
近より少しずつ電流は流れ始めることから、ここでは、
しきい値を０．６〔Ｖ〕として説明した。

【００１８】一方、Ｃ−ＭＯＳインバータ２のしきい値
電圧は、例えば電源電圧の２分の１程度であり、その入
力部、即ち充電回路１の充電電圧が電源電圧の半分以下
の場合は、“Ｌ”レベルでＰＭＯＳトランジスタＰ１が
オン、ＮＭＯＳトランジスタＮ１がオフになっているた
め、Ｃ−ＭＯＳインバータ２の出力信号は“Ｈ”レベル
で、これがリセット信号となる。

【００１９】そして、時間経過に伴い充電電圧が上昇し
て、この電圧が電源電圧の２分の１以上になった時点
で、入力信号が“Ｈ”レベルとなり、ＰＭＯＳトランジ
スタＰ１がオフ、ＮＭＯＳトランジスタＮ１がオンにな
るため、Ｃ−ＭＯＳインバータ２の出力信号は“Ｌ”レ
ベルに反転して、電源遮断時まで継続される。以上のよ
うに、Ｃ−ＭＯＳインバータ２の出力信号が“Ｌ”レベ
ルに反転した後、本回路によれば２段のＮＭＯＳトラン
ジスタＮ２，Ｎ３にてなるクランプ回路６がスイッチ３
の入力電圧を低く抑えることによって、スイッチ３を確
実にオン状態に維持して、充電回路１の出力電圧を電源
Ｖccと同レベルに保っている。

【００２０】従って、ＰＭＯＳトランジスタＰ１がオン
することがないため、電源Ｖccから流れるＣ−ＭＯＳイ
ンバータ２の貫通電流を防止することができる。即ち、
電源Ｖccの電圧が高くなると、クランプ回路６における
２段のＮＭＯＳトランジスタＮ２，Ｎ３がオンすること
により、スイッチ３の入力点のレベルをＮＭＯＳトラン
ジスタＮ２，Ｎ３のしきい値電圧Ｖthの和の分だけ電源
電圧よりも低くする。

【００２１】スイッチ３のＰＭＯＳトランジスタＰ２
は、そのゲート電圧が電源電圧よりもしきい値電圧Ｖth
分だけ低い場合に動作するため、前述した如く２段のＮ
ＭＯＳトランジスタＮ２，Ｎ３により、ＰＭＯＳトラン
ジスタＰ２のゲートのレベルを十分低くして、確実にオ
ン状態としている。このため、スイッチ３と充電回路１
との間のレベルが電源電圧と同レベルとなり、充電完了
時の充電回路１の出力点のレベルも同等になる。そのた
め、充電回路１の出力、即ちＣ−ＭＯＳインバータ２の
入力が“Ｈ”レベルの時、Ｃ−ＭＯＳインバータ２のＰ
ＭＯＳトランジスタＰ１がオンすることはなく、貫通電
流が生じることがない。

【００２２】最後に、電源Ｖccの遮断を行った場合、放
電回路５が動作して、充電回路１におけるコンデンサＣ
１に充電された電荷を放電する。このことによって、充
電回路１の出力点の電圧レベルが十分に下がるため、再
度電源Ｖccを投入した際の誤動作を防止することが可能
となっている。以上のように、本発明によれば、電源の
立ち上がりの緩急に関係なく、確実にリセット信号を発
生させることができると共に、充電後における貫通電流
の防止も実現することができる。

【００２３】次に本発明の実施例を説明する。図２は、
本発明の１実施例を説明するための回路図であり、充電
回路１１、Ｃ−ＭＯＳインバータ１２、スイッチ１３、
動作電圧設定回路１４、放電回路１５、１７、及びクラ
ンプ回路１６とから構成されている。本実施例における
充電回路１１、Ｃ−ＭＯＳインバータ１２及びクランプ
回路１６は、図１にて説明した回路と同様であるため、
その構成の説明は省略する。

【００２４】スイッチ１３は、電源Ｖccと充電回路１１
との間に接続されるＰＭＯＳトランジスタＰ２と、その
ゲートに接続される抵抗Ｒ２とから構成されており、こ
のスイッチ１３の動作電圧を制御している動作電圧設定
回路１４は、ＰＭＯＳトランジスタＰ３と、ＰＭＯＳト
ランジスタＰ３のゲートと接地との間に位置される抵抗
Ｒ２、及びＰＭＯＳトランジスタＰ３に直列に接続され
る抵抗Ｒ４、コンデンサＣ２とから構成されている。

【００２５】また、放電回路１５は、充電回路１１の入
力点と接地点との間に接続されるＰＭＯＳトランジスタ
Ｐ４と、そのゲートと電源Ｖccとの間に接続される抵抗
Ｒ５とから構成されている。更に、本実施例において
は、クランプ回路１６に蓄積される電荷を放電するため
に、ＮＭＯＳトランジスタＮ３のゲートと接地点との間
に接続されるＰＭＯＳトランジスタＰ５と、ＰＭＯＳト
ランジスタＰ５のゲートと電源Ｖccとの間に接続される
抵抗Ｒ６とからなる放電回路１７を備えている。

【００２６】本回路の動作を図３の電圧グラフを参照し
ながら説明する。図３は、図２の回路における電源Ｖcc
及び主要点の電圧レベルを時間経過に従って示したグラ
フであり、実線で電源Ｖcc、破線で充電回路１１の出力
点Ａ、一点鎖線でＣ−ＭＯＳインバータ１２の出力点
Ｂ、及び二線鎖線でスイッチ１３の入力点Ｃの変化を示
している。

【００２７】本実施例の回路において、まず電源Ｖccを
投入すると、図３に示すように、所定の勾配で電圧が上
昇していく。本実施例では２．５〔Ｖ〕の電源を使用し
ており、２．５〔Ｖ〕になった後は安定した状態とな
る。充電回路１１への電源Ｖccの供給は、前述した図１
の回路と同様に、スイッチ１３、更にスイッチ１３の動
作電圧を設定する動作電圧設定回路１４によって制御さ
れており、電源Ｖccの電圧がＰＭＯＳトランジスタＰ
２，Ｐ３のしきい値電圧Ｖthの和に寄生容量を加えた
値、例えば１．６〔Ｖ〕になった時点で開始される。

【００２８】従って、図３に示すように充電回路１１の
出力点Ａの電圧レベルは、電源Ｖccが１．６〔Ｖ〕にな
った後、抵抗Ｒ１とコンデンサＣ１の時定数に応じて上
昇していき、後で説明するが、クランプ回路１６及びス
イッチ１３の動作によって所定時間後に電源Ｖccと同レ
ベルになって安定する。一方、Ｃ−ＭＯＳインバータ１
２は、その入力信号が“Ｌ”レベルの時、ＰＭＯＳトラ
ンジスタＰ１がオン、ＮＭＯＳトランジスタＮ１がオフ
になるが、ＰＭＯＳトランジスタＰ１は、そのゲート電
圧に対してソース電圧がしきい値Ｖthだけ高くなった場
合に動作するため、ゲート電圧となる充電回路１１に対
してソース電圧となる電源Ｖccの電圧が例えば０．８
〔Ｖ〕高くなったところで出力電圧を発生する。

【００２９】即ち、図３に示すように、充電回路１１の
出力電圧Ａは、当初０．４〔Ｖ〕であるため、これより
も電源Ｖccがしきい値電圧Ｖthの分だけ高い１．２
〔Ｖ〕になった時点で、Ｃ−ＭＯＳインバータ１２の出
力点Ｂの電圧が上昇し始める。このＣ−ＭＯＳインバー
タ１２の出力電圧Ｂは、図３に示すように上昇を続け所
定時間後に電源Ｖccと同レベルになり、これが“Ｈ”レ
ベル、即ち本回路のリセット信号の出力となる。

【００３０】その後、Ｃ−ＭＯＳインバータ１２の出力
電圧Ｂは、ＰＭＯＳトランジスタＰ１とＮＭＯＳトラン
ジスタＮ１のオンオフが反転するまで電源Ｖccと共に上
昇を続けた後下降する。Ｃ−ＭＯＳインバータ１２の出
力信号は、その入力信号が“Ｌ”レベルから“Ｈ”レベ
ルになったところで反転するが、電源Ｖccの２分の１を
越えた時に“Ｈ”レベルとなる。

【００３１】本実施例の場合、図３に示すように、電源
Ｖccが２．０〔Ｖ〕の時に、充電回路１１の出力電圧Ａ
が１．０〔Ｖ〕を越えており、この時点でＰＭＯＳトラ
ンジスタＰ１とＮＭＯＳトランジスタＮ１のオンオフが
切り替わり、Ｃ−ＭＯＳインバータ１２の出力電圧Ｂが
下降を始め、所定時間後に０〔Ｖ〕になる。また、２段
のＮＭＯＳトランジスタＮ２，Ｎ３とによって構成され
るクランプ回路１６は、スイッチ１３の入力点Ｃのレベ
ルを両トランジスタＮ１，Ｎ２のしきい値電圧Ｖthの
和、例えば１．６〔Ｖ〕だけ電源Ｖccより低く抑える働
きを有しており、充電回路１２への充電が完了した後、
スイッチ１３の入力点Ｃの電圧レベルを十分に低い値、
即ち０．９〔Ｖ〕になるようクランプしている。

【００３２】従って、スイッチ１３を構成するＰＭＯＳ
トランジスタＰ２は、確実にオン状態を維持することに
なり、図３に示すように、充電回路１１の出力点Ａのレ
ベルを電源Ｖccのレベルと同等に維持する。そのため、
Ｃ−ＭＯＳインバータ１２のＰＭＯＳトランジスタＰ１
のゲート−ソース間の電位差がなく、これがオン状態に
なることはないため、Ｃ−ＭＯＳインバータ１２の電源
Ｖccからの貫通電流を確実に防止することができる。

【００３３】また、電源Ｖccの遮断を行った場合、放電
回路１５、１７が動作することにより、充電回路１１に
おけるコンデンサＣ１に充電された電荷、及びクランプ
回路１６のＮＭＯＳトランジスタＮ３のゲートに蓄積さ
れた電荷をそれぞれ放電することができる。このことに
よって、再度電源Ｖccを投入した際に各点の電圧レベル
が十分低くなっているため、誤動作を防止することが可
能となっている。

【００３４】尚、図３からも明らかなように、充電回路
１１の出力点Ａのレベル及びスイッチ１３の入力点Ｃの
レベルは、放電回路１５、１７におけるＰＭＯＳトラン
ジスタＰ４、Ｐ５に所定の動作電圧が必要なことから一
定の電位が残るが、正確な動作を行うための電位まで十
分に放電されているため、何ら問題はない。また、動作
電圧設定回路１４には、ＰＭＯＳトランジスタＰ３のド
レインと接地点との間に抵抗Ｒ４及びコンデンサＣ２と
が直列接続されているが、これはクランプ回路１６の出
力点ＣからＰＭＯＳトランジスタＰ３を抜ける定常電流
を防止するために備えたものである。

【００３５】以上説明したとおり、本実施例のパワーオ
ンリセット回路によれば、充電回路１１の抵抗Ｒ１及び
コンデンサＣ１の値を大きくしなくとも、充電回路１１
の充電が開始される前にＣ−ＭＯＳインバータ１２が動
作するため、この動作開始時に確実に“Ｈ”レベル（リ
セット信号）を出力することができる。そのため、抵抗
Ｒ１及びコンデンサＣ１に小型のものを使用することが
可能になるため、本回路の半導体装置への内蔵が実現す
る。

【００３６】また、電源Ｖccから流れるＣ−ＭＯＳイン
バータ１２の貫通電流も確実に防止できるため、消費電
力を抑制でき、携帯電話等の低消費電力化が要求される
用途に好適である。本実施例では、動作電圧設定回路１
４のＰＭＯＳトランジスタＰ３及びスイッチ１３のＰＭ
ＯＳトランジスタＰ２にて充電回路１１の充電開始電圧
を制御しているが、動作電圧設定回路１４に例えばＮＭ
ＯＳトランジスタを追加することにより、充電開始電圧
をそのしきい値電圧Ｖthの分、更に高めることができ
る。

【００３７】この場合、ＮＭＯＳトランジスタは、ドレ
インとゲートをクランプ回路１６の出力点Ｃに、ソース
をＰＭＯＳトランジスタＰ３のソースに接続する。ま
た、スイッチ１３や動作電圧設定回路１４、及び放電回
路１５，１７を構成するＰＭＯＳトランジスタＰ２〜Ｐ
５は、ＰＮＰ型のパイポーラトランジスタに置き換える
ことも可能であり、同様な作用が期待できる。

【００３８】更に、クランプ回路１６では２段のＮＭＯ
ＳトランジスタＮ２，Ｎ３を使用しているが、２段のＰ
ＭＯＳトランジスタを使用しても同様な効果を得られ
る。この場合、１段目のＰＭＯＳトランジスタのソース
を電源Ｖccに接続して、ゲートとドレインを短絡させ２
段目のＰＭＯＳトランジスタのソースに接続すると共
に、ゲートは放電回路１７のＰＭＯＳトランジスタＰ５
のソースに接続し、２段目のＰＭＯＳトランジスタのゲ
ートとドレインを短絡して、これをスイッチ１３及び電
圧設定回路１４に接続して構成する。

【００３９】図４は、比較的電圧の高い電源Ｖccを用い
る場合に好適な第２の発明の実施例を説明するための回
路図である。本実施例のパワーオンリセット回路は、充
電回路２１と、充電回路２１の出力信号を反転するＣ−
ＭＯＳインバータ２２と、Ｃ−ＭＯＳインバータ２２の
出力信号の電圧レベルを変換するレべルシフト回路２４
と、充電回路２１に蓄積された電荷を、電源Ｖccの遮断
後に、放電させるための放電回路２５とから構成されて
いる。

【００４０】また、特に図示していないが、論理整合を
とるため、或いはバッファとして、更にＣ−ＭＯＳイン
バータやスルー回路を設けることがある。充電回路２１
は、電源Ｖcc側に接続される２段のＮＭＯＳトランジス
タＮ７，Ｎ８と、抵抗Ｒ６及びコンデンサＣ３の直列回
路により構成され、電源Ｖccが、その投入後に所定の電
圧に達した時点で、コンデンサＣ３での充電が開始され
るものである。

【００４１】Ｃ−ＭＯＳインバータ２２は、ＰＭＯＳト
ランジスタＰ８とＮＭＯＳトランジスタＮ６から構成さ
れ、ＰＭＯＳトランジスタＰ８のソース電極が、充電回
路２１のＮＭＯＳトランジスタＮ６と抵抗Ｒ６との間に
接続されることで、高電位電源を低くしている。レベル
シフト回路２４は、Ｃ−ＭＯＳインバータ２２の出力信
号が入力されるＮＭＯＳトランジスタＮ５及び充電回路
２１の出力信号が入力されるＮＭＯＳトランジスタＮ
４、ＮＭＯＳトランジスタＮ５と電源Ｖccとの間に接続
されるＰＭＯＳトランジスタＰ７及びＮＭＯＳトランジ
スタＮ４と電源Ｖccとの間に接続されるＰＭＯＳトラン
ジスタＰ６とからなり、ＰＭＯＳトランジスタＰ７のゲ
ート電極がＰＭＯＳトランジスタＰ６のドレイン電極
に、ＰＭＯＳトランジスタＰ６のゲート電極がＰＭＯＳ
トランジスタＰ７のドレイン電極にそれぞれ接続され、
ＰＭＯＳトランジスタＰ６とＮＭＯＳトランジスタＮ４
との間の点を出力信号としている。

【００４２】また、放電回路２５は、ソース電極が充電
回路２１の出力点に接続されるＰＭＯＳトランジスタＰ
９と、ＰＭＯＳトランジスタＰ９のゲート電極と電源Ｖ
ccとの間に接続される抵抗Ｒ７とから構成されている。
以上のような構成のパワーオンリセット回路の動作を図
５の電圧グラフを参照しながら説明する。

【００４３】図５は、図４の回路における電源Ｖcc及び
主要点の電圧レベルを時間経過に従って示したグラフで
あり、太実線で電源Ｖcc、破線で充電回路２１の出力点
Ａ、実線で充電回路２１のＮＭＯＳトランジスタＮ８と
抵抗Ｒ６の間のレベルＢ，点線でＣ−ＭＯＳインバータ
２２の出力点Ｃ，一点鎖線でレベルシフト回路２４、即
ち本パワーオンリセット回路の出力点Ｄの変化を示して
いる。

【００４４】尚、図５において、実際には各点の電圧レ
ベルに重なる部分が存在するが、理解を容易にするため
に、僅かにずらして示している。本実施例の回路におい
て、まず電源Ｖccを投入すると、図５に示すように、所
定の勾配で電圧が上昇していく。本実施例では５．０
〔Ｖ〕の電源を使用しており、５．０〔Ｖ〕になった後
は安定した状態となる。

【００４５】充電回路２１への電源Ｖccの供給開始は、
２段のＮＭＯＳトランジスタＮ７，Ｎ８により規定され
ており、これらのしきい値電圧Ｖthの和、例えば１．２
［Ｖ］にコンデンサＣ３の寄生容量、例えば０．４
［Ｖ］を加えた電圧に電源Ｖccが上昇した時点で開始さ
れる。従って、図５に示すように充電回路２１の出力点
Ａの電圧レベルは、電源Ｖccが１．６〔Ｖ〕になった
後、抵抗Ｒ６とコンデンサＣ３の時定数に応じて上昇し
ていき、電源Ｖccの電圧レベルに対して、１．２［Ｖ］
低い値で安定する。

【００４６】また、次段のＣ−ＭＯＳインバータ２２の
高電位電源となるＮＭＯＳトランジスタＮ８と抵抗Ｒ６
の間Ｂのレベルは、出力点Ａと同様、１．６［Ｖ］付近
から電源Ｖccの電圧上昇に比例して上昇を始め、電源Ｖ
ccの電圧レベルに対して、１．２［Ｖ］低い値で安定す
る。次に、Ｃ−ＭＯＳインバータ２２は、充電回路２１
から信号が出力された時点（当初“Ｌ”レベル）では、
ＰＭＯＳトランジスタＰ８がオン、ＮＭＯＳトランジス
タＮ６がオフになるため、出力点Ｃは、“Ｈ”レベル、
即ち高電位電源となるＢ点と同じ電圧に急上昇する。

【００４７】その後、Ｃ−ＭＯＳインバータ２２を構成
するＰＭＯＳトランジスタＰ８とＮＭＯＳトランジスタ
Ｎ６のオンオフ状態が反転するまでＢ点レベルと共に上
昇を続けた後下降する。Ｃ−ＭＯＳインバータ２２の出
力信号は、その入力信号が“Ｌ”レベルから“Ｈ”レベ
ルになったところで反転するが、Ｂ点の電圧の２分の１
を越えた時に“Ｈ”レベルとなる。

【００４８】本実施例の場合、図５に示すように、Ｂ点
の電圧が３．８〔Ｖ〕の時に、充電回路２１の出力電圧
Ａが１．９〔Ｖ〕を越えており、この時点でＰＭＯＳト
ランジスタＰ８とＮＭＯＳトランジスタＮ６のオンオフ
が切り替わり、Ｃ−ＭＯＳインバータ２２の出力電圧Ｃ
が下降を始め、所定時間後に０〔Ｖ〕になる。最後に、
レベルシフト回路２４は、接地電位から３．８［Ｖ］ま
での振幅であるＣ−ＭＯＳインバータ２２の出力Ｃのレ
ベルを電源電圧Ｖccまでの振幅にレベルシフトするもの
で、動作は次の通りである。

【００４９】まず、充電回路２１における充電の開始
前、即ち電源Ｖccが１．６［Ｖ］付近までは、出力点Ｃ
と同様、レベルシフト回路２４の出力点Ｄは、０［Ｖ］
で、電源Ｖccが１．６［Ｖ］を越えたところから電圧の
上昇が始まり、電源Ｖccのレベルまで急峻に立ち上が
る。その後、電源Ｖccに対応して上昇を続け、Ｃ−ＭＯ
Ｓインバータ２２の出力点Ｃの信号が反転すると同時に
下降する。

【００５０】即ち、レベルシフト回路２４の出力点Ｄの
電圧上昇開始直後は、レベルシフト回路２４のＮＭＯＳ
トランジスタＮ５のゲート電極へ入力される信号は
“Ｈ”レベルでオン状態、ＮＭＯＳトランジスタＮ４の
ゲート電極に入力される信号は“Ｌ”レベルでオフ状態
となっている。従って、ＰＭＯＳトランジスタＰ６のゲ
ート電極の電位は、０［Ｖ］となり、ＰＭＯＳトランジ
スタＰ６は、オン状態になって出力信号Ｄは“Ｈ”レベ
ルとなる。この信号Ｄの“Ｈ”レベル出力が図５に示す
ようにリセット信号となる。

【００５１】この時、ＰＭＯＳトランジスタＰ７のゲー
ト電極には“Ｈ”レベルが入力され、ＰＭＯＳトランジ
スタＰ７はオフ状態になっている。この状態は、Ｃ−Ｍ
ＯＳインバータ２２へ入力される信号Ａの論理が反転す
るまで継続する。即ち、充電電圧の増加に伴い、信号Ａ
が“Ｌ”レベルから“Ｈ”レベルに変わると、その出力
信号Ｃは、“Ｈ”レベルから“Ｌ”レベルに変わって、
レベルシフト回路２４のＮＭＯＳトランジスタＮ５はオ
フ、ＮＭＯＳトランジスタＮ４はオン状態となり、出力
信号Ｄは“Ｌ”レベルとなり、リセット信号の出力は、
解除される。

【００５２】因みにこの時、ＰＭＯＳトランジスタＰ７
のゲート電極への入力信号は、“Ｌ”レベルで、オン、
ＰＭＯＳトランジスタＰ６のゲート電極への入力信号
は、“Ｈ”レベルで、オフ状態になっている。最後に、
電源Ｖccの遮断を行った場合、放電回路２５が動作し
て、充電回路２１におけるコンデンサＣ３に充電された
電荷を放電する。このことによって、充電回路２１の出
力点の電圧レベルが十分に下がるため、再度電源Ｖccを
投入した際の誤動作を防止することが可能となってい
る。

【００５３】本実施例によれば、充電回路２１の出力信
号によって、制御されるＣ−ＭＯＳインバータ２２のＰ
ＭＯＳトランジスタＰ８のソース電極がＢ点に接続され
て、高電位電源のレベルを落としているため、充電完了
後において、ＰＭＯＳトランジスタＰ８がオンすること
による貫通電流の発生を防止することができる。つま
り、充電回路２１のコンデンサＣ３への充電が完了した
時、Ｃ−ＭＯＳインバータ２２に入力される信号Ａと、
その高電位電源Ｂの電位は、同じとなっており、ＰＭＯ
ＳトランジスタＰ８のゲート電極とソース電極との間に
電位差を生じることはないため、ＰＭＯＳトランジスタ
Ｐ８がオンすることはない。

【００５４】しかしながら、Ｃ−ＭＯＳインバータ２２
の出力信号Ｃは、高電位電源が低いことから電圧振幅が
小さくなる。そのため、例えば次段に更にインバータを
有するような回路の場合、インバータへ入力される
“Ｈ”レベルの電圧が低くなり、インバータを構成する
トランジスタの誤動作により不要な電流が流れることが
発生する。

【００５５】以上のような電圧振幅が低いことによる誤
動作の発生を防止するために、電圧の振幅を大きくする
レベルシフト回路２４を備えている。

【００５６】

【発明の効果】以上説明した本発明のパワーオンリセッ
ト回路によれば、電源電圧が所定の値に立ち上がった
後、充電回路への充電が開始されるため、電源Ｖccの立
ち上がりの緩急に関係なく、確実にリセット信号を発生
させることができる。そのため、充電回路を構成する抵
抗及びコンデンサの値を特に大きくする必要がなく、半
導体装置への内蔵が可能になる。

【００５７】また、クランプ回路がスイッチを制御する
ことによって、充電完了後に電源から流れるＣ−ＭＯＳ
インバータの貫通電流を防止することができるため、消
費電力を抑えることができる。

【図面の簡単な説明】

【図１】第１の発明の原理を説明するための回路図であ
る。

【図２】第１の発明の実施例を説明するための回路図で
ある。

【図３】第１の発明の実施例における電圧レベルの変化
を示すグラフである。

【図４】第２の発明の実施例を説明するための回路図で
ある。

【図５】第２の発明の実施例における電圧レベルの変化
を示すグラフである。

【図６】従来のパワーオンリセット回路（１）を説明す
るための図である。

【図７】従来のパワーオンリセット回路（２）を説明す
るための図である。

Claims (6)

【特許請求の範囲】
1. 【請求項１】 電源投入時にリセット信号を発生させる
   ことで、回路の初期設定を行うパワーオンリセット回路
   において、 抵抗及びコンデンサとからなる充電回路と、 該充電回路におけるコンデンサの充電電圧が所定値を越
   えるまでの間、リセット信号を発生するＣ−ＭＯＳイン
   バータと、 前記充電回路と電源との間に位置して、該充電回路への
   電源供給を制御するスイッチと、 該スイッチを動作させる電圧を設定する動作電圧設定回
   路と、 電源の遮断後に前記充電回路の放電を行う放電回路と、
   充電完了後に前記スイッチをオン状態に維持するクラ
   ンプ回路とを備えることを特徴とするパワーオンリセッ
   ト回路。
2. 【請求項２】 前記スイッチは、前記クランプ回路の出
   力信号がゲートに入力されると共に、ソースが電源Ｖcc
   に、ドレインが前記充電回路にそれぞれ接続されるＰＭ
   ＯＳトランジスタで構成され、 前記動作電圧設定回路は、ゲート及びドレインが接地さ
   れ、ソースが前記ＰＭＯＳトランジスタのゲートに接続
   されるＰＭＯＳトランジスタで構成され、 前記放電回路は、ゲートが電源Ｖccに、ソースが前記充
   電回路に接続されると共に、ドレインが接地されるＰＭ
   ＯＳトランジスタで構成され、 前記クランプ回路は、ゲート及びドレインが電源Ｖccに
   接続されるＮＭＯＳトランジスタと、該ＮＭＯＳトラン
   ジスタのソースにドレイン及びゲートが接続され、ソー
   スが前記ＰＭＯＳトランジスタのゲートに接続されてな
   るＮＭＯＳトランジスタとから構成されていることを特
   徴とする請求項１記載のパワーオンリセット回路。
3. 【請求項３】 前記クランプ回路を構成する２段目のＮ
   ＭＯＳトランジスタのゲートに蓄積される電荷を放電す
   るために、ゲートが電源Ｖccに、ソースが前記ＮＭＯＳ
   トランジスタＮ３のゲートに接続され、ドレインが接地
   されるＰＭＯＳトランジスタＰ５からなる放電回路１７
   を備えることを特徴とする請求項２記載のパワーオンリ
   セット回路。
4. 【請求項４】 前記動作電圧設定回路は、前記ＰＭＯＳ
   トランジスタのドレインと接地との間に直列接続され
   て、電源Ｖccから該ＰＭＯＳトランジスタに流れる定常
   電流を防止する抵抗及びコンデンサ有することを特徴と
   する請求項２記載のパワーオンリセット回路。
5. 【請求項５】 電源投入時にリセット信号を発生させる
   ことで、回路の初期設定を行うパワーオンリセット回路
   において、 抵抗とコンデンサ、及び電源側に位置して、前記コンデ
   ンサの充電開始電圧を規定するトランジスタが直列接続
   される充電回路と、 該充電回路の出力信号を入力すると共に、前記充電回路
   におけるトランジスタと抵抗との間の点と、接地電極と
   の間に接続されるＣ−ＭＯＳインバータと、 該Ｃ−ＭＯＳインバータの出力信号の電圧レベルを上昇
   させるレベルシフト回路と、 電源の遮断後に前記充電回路の放電を行う放電回路とを
   備えることを特徴とするパワーオンリセット回路。
6. 【請求項６】 前記レベルシフト回路は、前記Ｃ−ＭＯ
   Ｓインバータの出力信号が入力されるＮＭＯＳトランジ
   スタと、 前記充電回路の出力信号が入力されるＮＭＯＳトランジ
   スタと、 前記ＮＭＯＳトランジスタと電源Ｖccとの間に接続され
   るＰＭＯＳトランジスタと、 前記ＮＭＯＳトランジスタと電源Ｖccとの間に接続され
   るＰＭＯＳトランジスタとから構成され、 前記ＰＭＯＳトランジスタのゲート電極が前記ＰＭＯＳ
   トランジスタのドレイン電極に、前記ＰＭＯＳトランジ
   スタのゲート電極が前記ＰＭＯＳトランジスタのドレイ
   ン電極にそれぞれ接続され、ＰＭＯＳトランジスタとＮ
   ＭＯＳトランジスタとの間を出力端子としていることを
   特徴とする請求項５記載のパワーオンリセット回路。