JPH0927190A - シリアルメモリの読出し装置 - Google Patents
シリアルメモリの読出し装置Info
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- JPH0927190A JPH0927190A JP7195990A JP19599095A JPH0927190A JP H0927190 A JPH0927190 A JP H0927190A JP 7195990 A JP7195990 A JP 7195990A JP 19599095 A JP19599095 A JP 19599095A JP H0927190 A JPH0927190 A JP H0927190A
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Abstract
(57)【要約】
【目的】 カラム線を２群に分類してそれぞれのカラム
線群ごとにデータ線を設け、そのデータ線を交互に選択
し、一方のデータ線を読出し中に他方のデータ線をプリ
チャージするようにした読出し装置で、そのアクセス速
度の低下を防ぐ。 【構成】 プリチャージ回路１６がリセット時に０番地
用のビット線ＲＢＬ０に接続されるデータ線ＤＬ１をプ
リチャージすることによって、アクセス時間の遅れと誤
書込みを防止する。
線群ごとにデータ線を設け、そのデータ線を交互に選択
し、一方のデータ線を読出し中に他方のデータ線をプリ
チャージするようにした読出し装置で、そのアクセス速
度の低下を防ぐ。 【構成】 プリチャージ回路１６がリセット時に０番地
用のビット線ＲＢＬ０に接続されるデータ線ＤＬ１をプ
リチャージすることによって、アクセス時間の遅れと誤
書込みを防止する。
Description
【０００１】
【産業上の利用分野】本発明はＦＩＦＯメモリ、シリア
ルアクセスメモリ、又はシリアルアクセスモードをもつ
ランダムアクセスメモリのように、メモリセルアレイに
記憶されたデータを順に読み出すシリアルメモリにおけ
る読出し装置に関するものである。
ルアクセスメモリ、又はシリアルアクセスモードをもつ
ランダムアクセスメモリのように、メモリセルアレイに
記憶されたデータを順に読み出すシリアルメモリにおけ
る読出し装置に関するものである。
【０００２】
【従来の技術】シリアルメモリの読出し装置としては、
リードデータ線（カラム線）のプリチャージをそのリー
ドデータ線が選択される直前に完了しておくことによっ
て読出し動作を高速化することが提案されている（特開
平５−１５９５６５号公報参照）。その提案された読み
出し装置では、選択されたリードデータ線をセンスアン
プに接続するために、リードコモンデータ線が設けられ
ているが、リードコモンデータ線は１組のみであり、全
てのリードデータ線に共通に使用される。そのためその
リードコモンデータ線は常時プリチャージが行われる。
リードデータ線（カラム線）のプリチャージをそのリー
ドデータ線が選択される直前に完了しておくことによっ
て読出し動作を高速化することが提案されている（特開
平５−１５９５６５号公報参照）。その提案された読み
出し装置では、選択されたリードデータ線をセンスアン
プに接続するために、リードコモンデータ線が設けられ
ているが、リードコモンデータ線は１組のみであり、全
てのリードデータ線に共通に使用される。そのためその
リードコモンデータ線は常時プリチャージが行われる。
【０００３】
【発明が解決しようとする課題】提案された読出し装置
ではリードコモンデータ線が１組しか設けられておら
ず、常時プリチャージされているため、メモリセルから
のローレベル（Ｌレベル）信号伝達に時間がかかり、読
出し動作の高速化にはなお課題が残っている。本発明は
選択されたカラム線をデータ線を介してセンスアンプを
含む読出し回路に接続するために、カラム線を２群に分
類し、それぞれのカラム線群ごとに接続されるデータ線
を設け、その２つのデータ線を交互に選択してそれぞれ
のカラム線群と接続させるとともに、一方のデータ線を
読出し中に他方のデータ線をプリチャージするようにし
て高速化を図る。そのとき、リセット時に選択されるデ
ータ線を読出し中にリセットが入るとデータ線がプリチ
ャージされない状態でリセット時に選択されるアドレス
のデータを読まなければならなくなり、アクセス速度の
低下を招くおそれが生じる。そこで、本発明の目的は、
カラム線を２群に分類してそれぞれのカラム線群ごとに
データ線を設け、そのデータ線を交互に選択し、一方の
データ線を読出し中に他方のデータ線をプリチャージす
るようにした読出し装置で、そのアクセス速度の低下を
防ぐことである。
ではリードコモンデータ線が１組しか設けられておら
ず、常時プリチャージされているため、メモリセルから
のローレベル（Ｌレベル）信号伝達に時間がかかり、読
出し動作の高速化にはなお課題が残っている。本発明は
選択されたカラム線をデータ線を介してセンスアンプを
含む読出し回路に接続するために、カラム線を２群に分
類し、それぞれのカラム線群ごとに接続されるデータ線
を設け、その２つのデータ線を交互に選択してそれぞれ
のカラム線群と接続させるとともに、一方のデータ線を
読出し中に他方のデータ線をプリチャージするようにし
て高速化を図る。そのとき、リセット時に選択されるデ
ータ線を読出し中にリセットが入るとデータ線がプリチ
ャージされない状態でリセット時に選択されるアドレス
のデータを読まなければならなくなり、アクセス速度の
低下を招くおそれが生じる。そこで、本発明の目的は、
カラム線を２群に分類してそれぞれのカラム線群ごとに
データ線を設け、そのデータ線を交互に選択し、一方の
データ線を読出し中に他方のデータ線をプリチャージす
るようにした読出し装置で、そのアクセス速度の低下を
防ぐことである。
【０００４】
【課題を解決するための手段】本発明の読出し回路は、
メモリセルアレイのデータを順に読み出すカラム線を偶
数番目のカラム線群と奇数番目のカラム線群とに分類し
それぞれのカラム線群に共通に接続される２つのデータ
線と、各カラム線群とそれぞれのデータ線との接続を交
互に選択するリードカラム選択回路と、センスアンプを
含む読出し回路と、カラム線群と接続された側のデータ
線を前記読出し回路に接続するデータ線選択回路と、一
方のデータ線がカラム線群及び読出し回路に接続されて
いる期間に他方のデータ線をプリチャージするととも
に、リードリセット時には偶数番目のカラム線群側のデ
ータ線をプリチャージするプリチャージ回路とを備えて
いる。 プリチャージ回路の例としては、リードリセッ
ト時のプリチャージ期間を決定する遅延素子を備えてい
るものや、リードリセット時に選択されるメモリセルの
行選択信号と列選択信号のアンド信号によりプリチャー
ジ期間を終了させる論理回路を備えているものを挙げる
ことができる。
メモリセルアレイのデータを順に読み出すカラム線を偶
数番目のカラム線群と奇数番目のカラム線群とに分類し
それぞれのカラム線群に共通に接続される２つのデータ
線と、各カラム線群とそれぞれのデータ線との接続を交
互に選択するリードカラム選択回路と、センスアンプを
含む読出し回路と、カラム線群と接続された側のデータ
線を前記読出し回路に接続するデータ線選択回路と、一
方のデータ線がカラム線群及び読出し回路に接続されて
いる期間に他方のデータ線をプリチャージするととも
に、リードリセット時には偶数番目のカラム線群側のデ
ータ線をプリチャージするプリチャージ回路とを備えて
いる。 プリチャージ回路の例としては、リードリセッ
ト時のプリチャージ期間を決定する遅延素子を備えてい
るものや、リードリセット時に選択されるメモリセルの
行選択信号と列選択信号のアンド信号によりプリチャー
ジ期間を終了させる論理回路を備えているものを挙げる
ことができる。
【０００５】
【実施例】図１に一実施例のシリアルアクセルメモリの
全体構成を示す。メモリセルアレイ２はビット線として
ライトビット線ＷＢＬ０〜ＷＢＬ(n-1)とリードビット
線ＲＢＬ０〜ＲＢＬ(n-1)の２組を備え、ワード線とし
てライトワード線ＷＷＬ０〜ＷＷＬ(m-1)とリードワー
ド線ＲＷＬ０〜ＲＷＬ(m-1)の２組を備えた２ポートＲ
ＡＭであり、ｍ×ｎビットのアレイ構成となっている。
全体構成を示す。メモリセルアレイ２はビット線として
ライトビット線ＷＢＬ０〜ＷＢＬ(n-1)とリードビット
線ＲＢＬ０〜ＲＢＬ(n-1)の２組を備え、ワード線とし
てライトワード線ＷＷＬ０〜ＷＷＬ(m-1)とリードワー
ド線ＲＷＬ０〜ＲＷＬ(m-1)の２組を備えた２ポートＲ
ＡＭであり、ｍ×ｎビットのアレイ構成となっている。
【０００６】メモリセルアレイ２へのデータ書込みのた
めに、書込み回路４、ライトカラム選択回路６及びライ
トアドレスポインタ８が設けられており、書込み回路４
には書込みデータＤｉが入力され、書込み回路４とライ
トアドレスポインタ８にはライトクロックＷＣＫが入力
される。ライトクロックＷＣＫの立上りエッジで書込み
回路４による書込みが行なわれ、ライトアドレスポイン
タ８がインクリメントされ、ライトワード線ＷＷＬ０〜
ＷＷＬ(m-1)の選択と、ライトアドレスポインタ８から
ライトカラム選択回路６へ出力されるライトカラム選択
信号ＷＣＳによるライトビット線ＷＢＬ０〜ＷＢＬ(n-
1)の選択が行なわれる。ライトアドレスポインタ８に入
力されるライトリセット信号ＷＲＥＳ＊（記号の最後の
＊は反転信号を表わす）のＬレベルでライトアドレスポ
インタ８が初期化され、書込み回路４に入力されるライ
トイネーブル信号ＷＥ＊がハイレベル（Ｈレベル）のと
きに書込み動作が禁止される。
めに、書込み回路４、ライトカラム選択回路６及びライ
トアドレスポインタ８が設けられており、書込み回路４
には書込みデータＤｉが入力され、書込み回路４とライ
トアドレスポインタ８にはライトクロックＷＣＫが入力
される。ライトクロックＷＣＫの立上りエッジで書込み
回路４による書込みが行なわれ、ライトアドレスポイン
タ８がインクリメントされ、ライトワード線ＷＷＬ０〜
ＷＷＬ(m-1)の選択と、ライトアドレスポインタ８から
ライトカラム選択回路６へ出力されるライトカラム選択
信号ＷＣＳによるライトビット線ＷＢＬ０〜ＷＢＬ(n-
1)の選択が行なわれる。ライトアドレスポインタ８に入
力されるライトリセット信号ＷＲＥＳ＊（記号の最後の
＊は反転信号を表わす）のＬレベルでライトアドレスポ
インタ８が初期化され、書込み回路４に入力されるライ
トイネーブル信号ＷＥ＊がハイレベル（Ｈレベル）のと
きに書込み動作が禁止される。
【０００７】メモリセルアレイ２に書き込まれたデータ
を読み出すために、リードカラム選択回路１０、データ
線選択回路１２、読出し回路１４、プリチャージ回路１
６、及びリードアドレスポインタ１８が設けられてお
り、リードアドレスポインタ１８と読出し回路１４には
リードクロックＲＣＫが入力される。リードカラム選択
回路１０はカラム線であるｎ本のリードビット線ＲＢＬ
０〜ＲＢＬ(n-1)と２本のデータ線ＤＬ１，ＤＬ２との
間に設けられており、リードビット線ＲＢＬ０〜ＲＢＬ
(n-1)のうちの偶数番目のリードビット線群を偶数番用
のデータ線ＤＬ１に接続し、奇数番目のリードビット線
群を奇数番用のデータ線ＤＬ２に接続し、その接続を交
互に切り換えるものである。
を読み出すために、リードカラム選択回路１０、データ
線選択回路１２、読出し回路１４、プリチャージ回路１
６、及びリードアドレスポインタ１８が設けられてお
り、リードアドレスポインタ１８と読出し回路１４には
リードクロックＲＣＫが入力される。リードカラム選択
回路１０はカラム線であるｎ本のリードビット線ＲＢＬ
０〜ＲＢＬ(n-1)と２本のデータ線ＤＬ１，ＤＬ２との
間に設けられており、リードビット線ＲＢＬ０〜ＲＢＬ
(n-1)のうちの偶数番目のリードビット線群を偶数番用
のデータ線ＤＬ１に接続し、奇数番目のリードビット線
群を奇数番用のデータ線ＤＬ２に接続し、その接続を交
互に切り換えるものである。
【０００８】リードアドレスポインタ１２に入力される
リードクロックＲＣＫの立上りエッジでリードアドレス
ポインタ１８がインクリメントされ、リードワード線Ｒ
ＷＬ０〜ＲＷＬ(m-1)の選択と、リードアドレスポイン
タ１８からリードカラム選択回路１０へ出力されるリー
ドカラム選択信号ＲＣＳによりリードビット線ＲＢＬ０
〜ＲＢＬ(n-1)が順に切り換えられてデータ線ＤＬ１又
はＤＬ２に接続されていく。リードアドレスポインタ１
８からはまたプリチャージ回路１６とデータ線選択回路
１２に選択信号Ｙ１，Ｙ２が送られる。その選択信号Ｙ
１，Ｙ２に基づいて、プリチャージ回路１６は一方のデ
ータ線ＤＬ１（又はＤＬ２）にリードビット線が接続さ
れている間に他方のデータ線ＤＬ２（又はＤＬ１）をプ
リチャージし、データ線選択回路１２はリードビット線
に接続されているデータ線ＤＬ１（又はＤＬ２）を読出
し回路１４に接続する。読出し回路１４はセンスアンプ
や出力バッファ回路を含んでおり、リードクロックＲＣ
Ｋの立上りエッジで読出しを行なう。
リードクロックＲＣＫの立上りエッジでリードアドレス
ポインタ１８がインクリメントされ、リードワード線Ｒ
ＷＬ０〜ＲＷＬ(m-1)の選択と、リードアドレスポイン
タ１８からリードカラム選択回路１０へ出力されるリー
ドカラム選択信号ＲＣＳによりリードビット線ＲＢＬ０
〜ＲＢＬ(n-1)が順に切り換えられてデータ線ＤＬ１又
はＤＬ２に接続されていく。リードアドレスポインタ１
８からはまたプリチャージ回路１６とデータ線選択回路
１２に選択信号Ｙ１，Ｙ２が送られる。その選択信号Ｙ
１，Ｙ２に基づいて、プリチャージ回路１６は一方のデ
ータ線ＤＬ１（又はＤＬ２）にリードビット線が接続さ
れている間に他方のデータ線ＤＬ２（又はＤＬ１）をプ
リチャージし、データ線選択回路１２はリードビット線
に接続されているデータ線ＤＬ１（又はＤＬ２）を読出
し回路１４に接続する。読出し回路１４はセンスアンプ
や出力バッファ回路を含んでおり、リードクロックＲＣ
Ｋの立上りエッジで読出しを行なう。
【０００９】リードアドレスポインタ１８に入力される
リードリセット信号ＲＲＥＳ＊のＬレベルでリードアド
レスポインタ１８が初期化され、読出し回路１４に入力
されるリードイネーブル信号ＲＥ＊がＨレベルのときに
読出し動作が禁止される。プリチャージ回路１６は一方
のデータ線からのデータ読出し中に他方のデータ線をプ
リチャージするものであり、データ線選択信号Ｙ１，Ｙ
２はメモリセルアレイ２の偶数番地読出し時にはＹ１＝
Ｈ，Ｙ２＝Ｌとなり、奇数番地読出し時にはＹ１＝Ｌ，
Ｙ２＝Ｈとなる。
リードリセット信号ＲＲＥＳ＊のＬレベルでリードアド
レスポインタ１８が初期化され、読出し回路１４に入力
されるリードイネーブル信号ＲＥ＊がＨレベルのときに
読出し動作が禁止される。プリチャージ回路１６は一方
のデータ線からのデータ読出し中に他方のデータ線をプ
リチャージするものであり、データ線選択信号Ｙ１，Ｙ
２はメモリセルアレイ２の偶数番地読出し時にはＹ１＝
Ｈ，Ｙ２＝Ｌとなり、奇数番地読出し時にはＹ１＝Ｌ，
Ｙ２＝Ｈとなる。
【００１０】プリチャージ回路１６はリードリセット時
には偶数番のリードビット線群に接続されるデータ線Ｄ
Ｌ１をプリチャージする回路も備えている。リードリセ
ット時に偶数番用のデータ線ＤＬ１をプリチャージする
回路を備えていないとした場合には、例えば偶数番地Ａ
のメモリセルを読出しているときにリードリセット信号
ＲＲＥＳ＊のＬレベル信号を受けた場合、偶数番用のデ
ータ線ＤＬ１は番地Ａのメモリセルのデータに対応した
電圧値にあり、リセット後に選択される０番地のメモリ
セル読出しまでにプリチャージがなされない。０番地の
データがＡ番地のデータと異なる場合、データ線ＤＬ１
のレベルを反転させるためにアクセス時間が大きくなる
か、又はデータ線ＤＬ１の浮遊容量値がリードビット線
の浮遊容量値に比べて無視できない大きさであるとき
は、０番地のメモリセルのデータがＡ番地のメモリセル
のデータで書き換えられるおそれが生じる。そこで、プ
リチャージ回路１６がリセット時に０番地用のビット線
ＲＢＬ０に接続されるデータ線ＤＬ１をプリチャージす
ることによって、アクセス時間の遅れと誤書込みを防止
することができる。
には偶数番のリードビット線群に接続されるデータ線Ｄ
Ｌ１をプリチャージする回路も備えている。リードリセ
ット時に偶数番用のデータ線ＤＬ１をプリチャージする
回路を備えていないとした場合には、例えば偶数番地Ａ
のメモリセルを読出しているときにリードリセット信号
ＲＲＥＳ＊のＬレベル信号を受けた場合、偶数番用のデ
ータ線ＤＬ１は番地Ａのメモリセルのデータに対応した
電圧値にあり、リセット後に選択される０番地のメモリ
セル読出しまでにプリチャージがなされない。０番地の
データがＡ番地のデータと異なる場合、データ線ＤＬ１
のレベルを反転させるためにアクセス時間が大きくなる
か、又はデータ線ＤＬ１の浮遊容量値がリードビット線
の浮遊容量値に比べて無視できない大きさであるとき
は、０番地のメモリセルのデータがＡ番地のメモリセル
のデータで書き換えられるおそれが生じる。そこで、プ
リチャージ回路１６がリセット時に０番地用のビット線
ＲＢＬ０に接続されるデータ線ＤＬ１をプリチャージす
ることによって、アクセス時間の遅れと誤書込みを防止
することができる。
【００１１】プリチャージ回路１６の一例を図２（Ａ）
に示し、プリチャージ回路１６における遅延素子２６の
一例を（Ｂ）に示す。プリチャージ回路１６の動作を
（Ｃ）に示す。２つのデータ線ＤＬ１とＤＬ２はそれぞ
れのＮチャネル型ＭＯＳトランジスタ２０，２２を介し
てプリチャージ用電源に接続されており、ＭＯＳトラン
ジスタ２０，２２のゲート電極にはデータ線選択信号Ｙ
２とＹ１がそれぞれリードアドレスポインタ１８から印
加される。偶数番用のデータ線ＤＬ１はさらに、リセッ
ト時にオンとなるＮチャネル型ＭＯＳトランジスタ２４
を介してプリチャージ用電源に接続されている。リセッ
ト時にそのＭＯＳトランジスタ２４をオンとするため
に、遅延素子２６を備えた論理回路がＭＯＳトランジス
タ２４のゲート電極に接続されている。遅延素子２６の
一例は、図２（Ｂ）に示されるような抵抗Ｒとキャパシ
タＣを備えた積分回路である。
に示し、プリチャージ回路１６における遅延素子２６の
一例を（Ｂ）に示す。プリチャージ回路１６の動作を
（Ｃ）に示す。２つのデータ線ＤＬ１とＤＬ２はそれぞ
れのＮチャネル型ＭＯＳトランジスタ２０，２２を介し
てプリチャージ用電源に接続されており、ＭＯＳトラン
ジスタ２０，２２のゲート電極にはデータ線選択信号Ｙ
２とＹ１がそれぞれリードアドレスポインタ１８から印
加される。偶数番用のデータ線ＤＬ１はさらに、リセッ
ト時にオンとなるＮチャネル型ＭＯＳトランジスタ２４
を介してプリチャージ用電源に接続されている。リセッ
ト時にそのＭＯＳトランジスタ２４をオンとするため
に、遅延素子２６を備えた論理回路がＭＯＳトランジス
タ２４のゲート電極に接続されている。遅延素子２６の
一例は、図２（Ｂ）に示されるような抵抗Ｒとキャパシ
タＣを備えた積分回路である。
【００１２】その遅延素子２６を備えた回路に入力され
る信号ＬＡＴＲ，ＩＲＲＢのうち、信号ＬＡＴＲはリー
ドクロック信号ＲＣＫからバッファを介して作られた信
号であり、信号ＩＲＲＢは、図２（Ｃ）に示されるよう
に、リードクロック信号ＲＣＫ＝Ｌの期間にＲＲＥＳ＊
の状態を取り込み、ＲＣＫの立上りで取り込んだ状態が
保持されるという動作の信号である。ＮＡＮＤ回路２８
の一方の入力端子に信号ＬＡＴＲが入力され、信号ＩＲ
ＲＢはインバータ３０を介してＮＡＮＤ回路２８の他方
の入力端子に入力される。ＮＡＮＤ回路２８の出力端子
はインバータ３２を介してＮＡＮＤ回路３４の一方の入
力端子に接続され、ＮＡＮＤ回路２８の出力はまたイン
バータ３６、遅延素子２６及びインバータ３８の直列回
路を介してＮＡＮＤ回路３４の他方の入力端子に接続さ
れている。ＮＡＮＤ回路３４の出力信号は、インバータ
４０を経てＲＰＲＣ信号となり、リセット時のプリチャ
ージ用ＭＯＳトランジスタ２４のゲート電極に印加され
る。
る信号ＬＡＴＲ，ＩＲＲＢのうち、信号ＬＡＴＲはリー
ドクロック信号ＲＣＫからバッファを介して作られた信
号であり、信号ＩＲＲＢは、図２（Ｃ）に示されるよう
に、リードクロック信号ＲＣＫ＝Ｌの期間にＲＲＥＳ＊
の状態を取り込み、ＲＣＫの立上りで取り込んだ状態が
保持されるという動作の信号である。ＮＡＮＤ回路２８
の一方の入力端子に信号ＬＡＴＲが入力され、信号ＩＲ
ＲＢはインバータ３０を介してＮＡＮＤ回路２８の他方
の入力端子に入力される。ＮＡＮＤ回路２８の出力端子
はインバータ３２を介してＮＡＮＤ回路３４の一方の入
力端子に接続され、ＮＡＮＤ回路２８の出力はまたイン
バータ３６、遅延素子２６及びインバータ３８の直列回
路を介してＮＡＮＤ回路３４の他方の入力端子に接続さ
れている。ＮＡＮＤ回路３４の出力信号は、インバータ
４０を経てＲＰＲＣ信号となり、リセット時のプリチャ
ージ用ＭＯＳトランジスタ２４のゲート電極に印加され
る。
【００１３】そのＲＰＲＣ信号は、図２（Ｃ）に示され
るように、ＩＲＲＢ＝Ｌの期間にＬＡＴＲの立上りでＨ
レベルになり、遅延素子２６で決まる期間の後にＬレベ
ルに戻る。リードクロック信号ＲＣＫの立上りから０番
地のメモリセルを選択する信号であるＲＷＬ０，ＲＢＬ
０がＨレベルになるまでにリードアドレスポインタ１８
の動作時間が必要であるが、この時間に相当する遅延時
間を信号ＲＰＲＣのパルス幅として設定する。これによ
り、読出し回路１４が動作を開始する前にデータ線ＤＬ
１のプリチャージを終えることがでる。
るように、ＩＲＲＢ＝Ｌの期間にＬＡＴＲの立上りでＨ
レベルになり、遅延素子２６で決まる期間の後にＬレベ
ルに戻る。リードクロック信号ＲＣＫの立上りから０番
地のメモリセルを選択する信号であるＲＷＬ０，ＲＢＬ
０がＨレベルになるまでにリードアドレスポインタ１８
の動作時間が必要であるが、この時間に相当する遅延時
間を信号ＲＰＲＣのパルス幅として設定する。これによ
り、読出し回路１４が動作を開始する前にデータ線ＤＬ
１のプリチャージを終えることがでる。
【００１４】図３（Ａ）はプリチャージ回路１６の他の
実施例を示したものである。図３（Ｂ）はその動作を示
すタイミング図である。図３（Ａ）で、０番地のメモリ
セルを選択する信号信号ＲＣＳ０，ＲＷＬ０がＮＡＮＤ
回路５０のそれぞれの入力端子に入力され、ＮＡＮＤ回
路５０の出力端子がＮＡＮＤ回路５２の１つの入力端子
に接続されている。ＮＡＮＤ回路５２の他の１つの入力
端子には信号ＬＡＴＲが入力され、ＮＡＮＤ回路５２の
さらに他の１つの入力端子には信号ＩＲＲＢがインバー
タ５４を介して入力される。ＮＡＮＤ回路５２の出力信
号がインバータ５６を経てＲＰＲＣ２信号となり、リセ
ット時のプリチャージ用ＭＯＳトランジスタ２４のゲー
ト電極に印加される。
実施例を示したものである。図３（Ｂ）はその動作を示
すタイミング図である。図３（Ａ）で、０番地のメモリ
セルを選択する信号信号ＲＣＳ０，ＲＷＬ０がＮＡＮＤ
回路５０のそれぞれの入力端子に入力され、ＮＡＮＤ回
路５０の出力端子がＮＡＮＤ回路５２の１つの入力端子
に接続されている。ＮＡＮＤ回路５２の他の１つの入力
端子には信号ＬＡＴＲが入力され、ＮＡＮＤ回路５２の
さらに他の１つの入力端子には信号ＩＲＲＢがインバー
タ５４を介して入力される。ＮＡＮＤ回路５２の出力信
号がインバータ５６を経てＲＰＲＣ２信号となり、リセ
ット時のプリチャージ用ＭＯＳトランジスタ２４のゲー
ト電極に印加される。
【００１５】信号ＲＣＫ，ＲＲＥＳ＊，ＬＡＴＲ，ＩＲ
ＲＢは図２の実施例と同じである。図３（Ｂ）に示され
るように、リードリセット信号ＲＲＥＳ＊が立下がった
後、信号ＩＲＲＢがＬレベルの期間に信号ＬＡＴＲの立
上りによりＲＰＲＣ２が立上がってデータ線ＤＬ１のプ
リチャージを開始する。０番地のメモリセルを選択する
信号ＲＣＳ０，ＲＷＬ０は、リードリセット信号ＲＲＥ
Ｓ＊が立下がった後、リードクロック信号ＲＣＫの立上
りからリードアドレスポインタ１８の動作時間の後Ｈレ
ベルになっているが、メモリセルアレイ２の構成（ｍ×
ｎビット）で決まる配線寄生インピーダンスにより、Ｒ
ＣＳ０，ＲＷＬ０の立上りまでの時間が決まる。寄生イ
ンピーダンスはＲＣＳ０，ＲＷＬ０の配線そのものとリ
ードアドレスポインタ１８内の配線や、リードカラム選
択回路１０内の配線により生じる。ＲＣＳ０又はＲＷＬ
０の立上りによりＲＰＲＣ２が立下がり、データ線ＤＬ
１のプリチャージを終える。読出し回路１４が動作を始
めるときにはデータ線ＤＬ１のプリチャージを終えるこ
とができる。
ＲＢは図２の実施例と同じである。図３（Ｂ）に示され
るように、リードリセット信号ＲＲＥＳ＊が立下がった
後、信号ＩＲＲＢがＬレベルの期間に信号ＬＡＴＲの立
上りによりＲＰＲＣ２が立上がってデータ線ＤＬ１のプ
リチャージを開始する。０番地のメモリセルを選択する
信号ＲＣＳ０，ＲＷＬ０は、リードリセット信号ＲＲＥ
Ｓ＊が立下がった後、リードクロック信号ＲＣＫの立上
りからリードアドレスポインタ１８の動作時間の後Ｈレ
ベルになっているが、メモリセルアレイ２の構成（ｍ×
ｎビット）で決まる配線寄生インピーダンスにより、Ｒ
ＣＳ０，ＲＷＬ０の立上りまでの時間が決まる。寄生イ
ンピーダンスはＲＣＳ０，ＲＷＬ０の配線そのものとリ
ードアドレスポインタ１８内の配線や、リードカラム選
択回路１０内の配線により生じる。ＲＣＳ０又はＲＷＬ
０の立上りによりＲＰＲＣ２が立下がり、データ線ＤＬ
１のプリチャージを終える。読出し回路１４が動作を始
めるときにはデータ線ＤＬ１のプリチャージを終えるこ
とができる。
【００１６】
【発明の効果】本発明では、リードリセット時に読出し
回路が動作を開始する前に偶数番用のデータ線のプリチ
ャージを終えるようにしたので、リードリセット時に同
じデータ線を続けて選択した場合でもデータ線のプリチ
ャージが完了しているので、アクセス時間の低下がな
い。請求項２では遅延素子で決められた必要十分なプリ
チャージ時間によりプリチャージを完了させることがで
きる。請求項３ではリセットアドレスのメモリセルの信
号がデータ線に現われる前にプリチャージを完了するこ
とができる。
回路が動作を開始する前に偶数番用のデータ線のプリチ
ャージを終えるようにしたので、リードリセット時に同
じデータ線を続けて選択した場合でもデータ線のプリチ
ャージが完了しているので、アクセス時間の低下がな
い。請求項２では遅延素子で決められた必要十分なプリ
チャージ時間によりプリチャージを完了させることがで
きる。請求項３ではリセットアドレスのメモリセルの信
号がデータ線に現われる前にプリチャージを完了するこ
とができる。
【図１】本発明が適用されるシリアルアクセスメモリの
全体構成を示すブロック図である。
全体構成を示すブロック図である。
【図２】（Ａ）は一実施例におけるプリチャージ回路を
示す回路図、（Ｂ）は（Ａ）のプリチャージ回路におけ
る遅延素子の一例を示す回路図、（Ｃ）は（Ａ）のプリ
チャージ回路の動作を示すタイミング図である。
示す回路図、（Ｂ）は（Ａ）のプリチャージ回路におけ
る遅延素子の一例を示す回路図、（Ｃ）は（Ａ）のプリ
チャージ回路の動作を示すタイミング図である。
【図３】（Ａ）は他の実施例におけるプリチャージ回路
を示す回路図、（Ｂ）はその動作を示すタイミング図で
ある。
を示す回路図、（Ｂ）はその動作を示すタイミング図で
ある。
２ メモリセルアレイ １０ リードカラム選択回路 １２ データ線選択回路 １４ 読出し回路 １６ プリチャージ回路 １８ リードアドレスポインタ ２６ 遅延素子
Claims (3)
- 【請求項１】 メモリセルアレイのデータを順に読み出
すカラム線を偶数番目のカラム線群と奇数番目のカラム
線群とに分類しそれぞれのカラム線群に共通に接続され
る２つのデータ線と、 各カラム線群とそれぞれのデータ線との接続を交互に選
択するリードカラム選択回路と、 センスアンプを含む読出し回路と、 カラム線群と接続された側のデータ線を前記読出し回路
に接続するデータ線選択回路と、 一方のデータ線がカラム線群及び読出し回路に接続され
ている期間に他方のデータ線をプリチャージするととも
に、リードリセット時には偶数番目のカラム線群側のデ
ータ線をプリチャージするプリチャージ回路を備えたこ
とを特徴とするシリアルメモリの読出し装置。 - 【請求項２】 前記プリチャージ回路はリードリセット
時のプリチャージ期間を決定する遅延素子を備えている
請求項１に記載の読出し装置。 - 【請求項３】 前記プリチャージ回路はリードリセット
時に選択されるメモリセルの行選択信号と列選択信号の
アンド信号によりプリチャージ期間を終了させる論理回
路を備えている請求項１に記載の読出し装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7195990A JPH0927190A (ja) | 1995-07-07 | 1995-07-07 | シリアルメモリの読出し装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7195990A JPH0927190A (ja) | 1995-07-07 | 1995-07-07 | シリアルメモリの読出し装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0927190A true JPH0927190A (ja) | 1997-01-28 |
Family
ID=16350390
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7195990A Pending JPH0927190A (ja) | 1995-07-07 | 1995-07-07 | シリアルメモリの読出し装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0927190A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6219269B1 (en) | 1999-04-13 | 2001-04-17 | Nec Corporation | Semiconductor memory device capable of improving read operation speed |
-
1995
- 1995-07-07 JP JP7195990A patent/JPH0927190A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6219269B1 (en) | 1999-04-13 | 2001-04-17 | Nec Corporation | Semiconductor memory device capable of improving read operation speed |
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