JPH09274476A - 映像信号処理装置 - Google Patents
映像信号処理装置Info
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- JPH09274476A JPH09274476A JP8080385A JP8038596A JPH09274476A JP H09274476 A JPH09274476 A JP H09274476A JP 8080385 A JP8080385 A JP 8080385A JP 8038596 A JP8038596 A JP 8038596A JP H09274476 A JPH09274476 A JP H09274476A
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- 238000005070 sampling Methods 0.000 claims description 15
- 238000006243 chemical reaction Methods 0.000 claims description 11
- 239000003086 colorant Substances 0.000 claims description 7
- 238000013139 quantization Methods 0.000 abstract description 12
- 238000010586 diagram Methods 0.000 description 10
- 230000000694 effects Effects 0.000 description 5
- 102100040862 Dual specificity protein kinase CLK1 Human genes 0.000 description 4
- 102100040856 Dual specificity protein kinase CLK3 Human genes 0.000 description 4
- 101000749294 Homo sapiens Dual specificity protein kinase CLK1 Proteins 0.000 description 4
- 101000749304 Homo sapiens Dual specificity protein kinase CLK3 Proteins 0.000 description 4
- 102100040844 Dual specificity protein kinase CLK2 Human genes 0.000 description 2
- 101000749291 Homo sapiens Dual specificity protein kinase CLK2 Proteins 0.000 description 2
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Landscapes
- Controls And Circuits For Display Device (AREA)
Abstract
(57)【要約】
【課題】 高解像度の映像を低解像度のディスプレイで
必要な情報を失うことなく、安価な手段で映出するこ
と。 【解決手段】 表示ディスプレイより高解像度の映像信
号を映出するとき、入力映像信号に必要な量子化周波数
より低い量子化周波数で動作するＡ／Ｄ変換器１・１，
１・２において、位相をずらせてサンプリングし、各Ａ
／Ｄ変換器１・１，１・２の出力ディジタルデータのう
ちいくつかをＥＸＯＲゲート６２，６５及びアンドゲー
ト６６で比較して、必要な情報を持つＡ／Ｄ変換器の出
力をセレクタ４で選択することにより、必要な情報（あ
る程度階調のある線画，画像のエッジや文字情報など）
を失わずに、ディスプレイ６で映出することができる。
必要な情報を失うことなく、安価な手段で映出するこ
と。 【解決手段】 表示ディスプレイより高解像度の映像信
号を映出するとき、入力映像信号に必要な量子化周波数
より低い量子化周波数で動作するＡ／Ｄ変換器１・１，
１・２において、位相をずらせてサンプリングし、各Ａ
／Ｄ変換器１・１，１・２の出力ディジタルデータのう
ちいくつかをＥＸＯＲゲート６２，６５及びアンドゲー
ト６６で比較して、必要な情報を持つＡ／Ｄ変換器の出
力をセレクタ４で選択することにより、必要な情報（あ
る程度階調のある線画，画像のエッジや文字情報など）
を失わずに、ディスプレイ６で映出することができる。
Description
【０００１】
【発明の属する技術分野】本発明は映像信号処理装置に
関し、特にカラー映像信号をディジタルデータに変換す
る映像信号処理装置に関するものである。
関し、特にカラー映像信号をディジタルデータに変換す
る映像信号処理装置に関するものである。
【０００２】
【従来の技術】従来、映像信号をディジタル信号に変換
する際には、単一のアナログ／ディジタル（Ａ／Ｄ）変
換器を用いて行われるのが一般的である。
する際には、単一のアナログ／ディジタル（Ａ／Ｄ）変
換器を用いて行われるのが一般的である。
【０００３】近年表示画面が大きくなり、コンピュータ
の画面サイズも、今までＶＧＡ（Ｖｉｄｅｏ Ｇｒａｐ
ｈｉｃｓ Ａｒｒａｙ；パーソナルコンピュータのグラ
フィック表示規格であり、６４０×４８０画素で２６万
２１４４色中２５６色を同時表示可能）クラスであった
ものが、ＳＶＧＡ（Ｓｕｐｅｒ Ｖｉｄｅｏ Ｇｒａｐ
ｈｉｃｓ Ａｒｒａｙ；ＶＧＡの上位グラフィック表示
規格であり、８００×６００画素で２６万２１４４色中
２５６色を同時表示可能）クラスが多くなっている。
の画面サイズも、今までＶＧＡ（Ｖｉｄｅｏ Ｇｒａｐ
ｈｉｃｓ Ａｒｒａｙ；パーソナルコンピュータのグラ
フィック表示規格であり、６４０×４８０画素で２６万
２１４４色中２５６色を同時表示可能）クラスであった
ものが、ＳＶＧＡ（Ｓｕｐｅｒ Ｖｉｄｅｏ Ｇｒａｐ
ｈｉｃｓ Ａｒｒａｙ；ＶＧＡの上位グラフィック表示
規格であり、８００×６００画素で２６万２１４４色中
２５６色を同時表示可能）クラスが多くなっている。
【０００４】この様に表示画素が多くなってくると、映
像信号も高周波数となるが、この様な高周波数に対応す
るＡ／Ｄ変換器は極めて高価となり、ＶＧＡの周波数に
対応するＡ／Ｄ変換器の数倍の価格となる。
像信号も高周波数となるが、この様な高周波数に対応す
るＡ／Ｄ変換器は極めて高価となり、ＶＧＡの周波数に
対応するＡ／Ｄ変換器の数倍の価格となる。
【０００５】また、例えば、ＳＶＧＡの映像をＶＧＡ等
のより少ない画素数のディスプレイに表示する場合、従
来は図８に示す如き構成で表示処理を行っている。図８
において、ＳＶＧＡに合致した映像信号の三原色信号
Ｒ，Ｇ，ＢをＳＶＧＡに合ったサンプリング周波数（例
えば、５０．３５ＭＨｚ）によりＡ／Ｄ変換器１４〜１
６にて夫々量子化を行う。
のより少ない画素数のディスプレイに表示する場合、従
来は図８に示す如き構成で表示処理を行っている。図８
において、ＳＶＧＡに合致した映像信号の三原色信号
Ｒ，Ｇ，ＢをＳＶＧＡに合ったサンプリング周波数（例
えば、５０．３５ＭＨｚ）によりＡ／Ｄ変換器１４〜１
６にて夫々量子化を行う。
【０００６】その後、平均値補間による偽色を防ぐため
に、ＲＧＢ信号からＹＵＶ信号（輝度成分Ｙ，色差信号
（Ｂ−Ｙ）成分Ｕ，色差信号（Ｒ−Ｙ）成分Ｖとして表
されるビデオ信号の表示方法をＹＵＶと称している）
に、ＲＧＢ／ＹＵＶ変換器１７で変換する。
に、ＲＧＢ信号からＹＵＶ信号（輝度成分Ｙ，色差信号
（Ｂ−Ｙ）成分Ｕ，色差信号（Ｒ−Ｙ）成分Ｖとして表
されるビデオ信号の表示方法をＹＵＶと称している）
に、ＲＧＢ／ＹＵＶ変換器１７で変換する。
【０００７】そして、水平補間間引き部１８，垂直補間
間引き部１９にて夫々間引き処理や補間処理を行い、Ｖ
ＧＡの画素数のデータに変換し、ＹＵＶ／ＲＧＢ変換器
２０において、再びＲＧＢ信号に戻してＤ／Ａ変換器１
０〜１２によりアナログ化し、ＶＧＡのディスプレイ１
３にて表示している。
間引き部１９にて夫々間引き処理や補間処理を行い、Ｖ
ＧＡの画素数のデータに変換し、ＹＵＶ／ＲＧＢ変換器
２０において、再びＲＧＢ信号に戻してＤ／Ａ変換器１
０〜１２によりアナログ化し、ＶＧＡのディスプレイ１
３にて表示している。
【０００８】また、特開平４−２４６９７７号公報に開
示の如く、鮮明な縮小画を得るために、１フィールドか
ら２フィールドを生成する映像処理において、縮小する
際に、１フィールド目で間引かれたデータにより２フィ
ールド目を作成することにより、情報の欠落のない映像
を得るようになっているが、この方法では、フィールド
数を増やさない場合には、その効果がない。
示の如く、鮮明な縮小画を得るために、１フィールドか
ら２フィールドを生成する映像処理において、縮小する
際に、１フィールド目で間引かれたデータにより２フィ
ールド目を作成することにより、情報の欠落のない映像
を得るようになっているが、この方法では、フィールド
数を増やさない場合には、その効果がない。
【０００９】
【発明が解決しようとする課題】第１の問題点は、ＶＧ
Ａなどの少ない画素数しか映出しないにもかかわらず、
ＳＶＧＡなどの高い周波数で映像信号をサンプリングし
なくてはならず、高価なＡ／Ｄ変換器が必要となること
である。
Ａなどの少ない画素数しか映出しないにもかかわらず、
ＳＶＧＡなどの高い周波数で映像信号をサンプリングし
なくてはならず、高価なＡ／Ｄ変換器が必要となること
である。
【００１０】第２の問題点は、量子化後、画面を縮小す
るために、間引き補間処理をＲＧＢのまま行うと、画像
の境界で偽色が発生するということである。
るために、間引き補間処理をＲＧＢのまま行うと、画像
の境界で偽色が発生するということである。
【００１１】その理由は、図９のように、ＲＧＢ信号の
隣接する２つの画素を平均して１つの画素にした場合Ｒ
ＧＢのレベルの比が変わってしまい、元の２つの画素の
色とは全く違った色になってしまう。そこで、通常はＹ
ＵＶ信号に変換してから輝度信号の補間を行い、色信号
についてはエッジ検出をするなどして、補間を行わない
など複雑な処理を行って、再びＲＧＢ信号に戻してい
る。
隣接する２つの画素を平均して１つの画素にした場合Ｒ
ＧＢのレベルの比が変わってしまい、元の２つの画素の
色とは全く違った色になってしまう。そこで、通常はＹ
ＵＶ信号に変換してから輝度信号の補間を行い、色信号
についてはエッジ検出をするなどして、補間を行わない
など複雑な処理を行って、再びＲＧＢ信号に戻してい
る。
【００１２】本発明の目的は、低い周波数でのサンプリ
ングを可能とし、また画像のエッジ部で偽色が発生しな
いようにした映像信号処理装置を提供することである。
ングを可能とし、また画像のエッジ部で偽色が発生しな
いようにした映像信号処理装置を提供することである。
【００１３】
【課題を解決するための手段】本発明によれば、同一サ
ンプリング周波数でかつ互いに位相がＴ／ｎ（Ｔは前記
周波数の逆数で周期）ずつずれたｎ相（ｎは２以上の整
数）サンプリングクロックにより同一入力映像信号をサ
ンプリングする第１〜第ｎのｎ個のディジタル変換手段
と、前記第１のディジタル変換手段の出力を、前記サン
プリングクロックの１周期Ｔだけ遅延する遅延手段と、
前記第ｉ（ｉは２〜ｎの全ての整数）のディジタル変換
手段の各出力を、Ｔ×（ｎ−ｉ＋１）／ｎだけ夫々遅延
する遅延手段と、前記第ｉのディジタル変換手段の各出
力を前記Ｔ×（ｎ−ｉ＋１）／ｎだけ遅延した遅延出力
と、前記第１のディジタル変換手段の最新出力及びその
１周期Ｔだけ遅延した遅延出力とを夫々比較してそれ等
が同時に相違したときに前記第１のディジタル変換手段
の出力に代えて前記第ｉのディジタル変換手段の出力を
選択して導出する選択制御手段とを含むことを特徴とす
る映像信号処理装置が得られる。
ンプリング周波数でかつ互いに位相がＴ／ｎ（Ｔは前記
周波数の逆数で周期）ずつずれたｎ相（ｎは２以上の整
数）サンプリングクロックにより同一入力映像信号をサ
ンプリングする第１〜第ｎのｎ個のディジタル変換手段
と、前記第１のディジタル変換手段の出力を、前記サン
プリングクロックの１周期Ｔだけ遅延する遅延手段と、
前記第ｉ（ｉは２〜ｎの全ての整数）のディジタル変換
手段の各出力を、Ｔ×（ｎ−ｉ＋１）／ｎだけ夫々遅延
する遅延手段と、前記第ｉのディジタル変換手段の各出
力を前記Ｔ×（ｎ−ｉ＋１）／ｎだけ遅延した遅延出力
と、前記第１のディジタル変換手段の最新出力及びその
１周期Ｔだけ遅延した遅延出力とを夫々比較してそれ等
が同時に相違したときに前記第１のディジタル変換手段
の出力に代えて前記第ｉのディジタル変換手段の出力を
選択して導出する選択制御手段とを含むことを特徴とす
る映像信号処理装置が得られる。
【００１４】
【発明の実施の形態】本発明の作用について述べる。入
力映像信号に必要なサンプリング周波数よりも低いサン
プリング周波数で動作可能なｎ個のＡ／Ｄ変換器を、当
該低いサンプリング周波数のサンプリングクロックを互
いに位相をずらしたｎ相（Ｔ／ｎずつ位相をずらしたも
のとする。尚、Ｔはサンプリングクロックの周期，ｎは
２以上の整数）クロックにより夫々動作させる。
力映像信号に必要なサンプリング周波数よりも低いサン
プリング周波数で動作可能なｎ個のＡ／Ｄ変換器を、当
該低いサンプリング周波数のサンプリングクロックを互
いに位相をずらしたｎ相（Ｔ／ｎずつ位相をずらしたも
のとする。尚、Ｔはサンプリングクロックの周期，ｎは
２以上の整数）クロックにより夫々動作させる。
【００１５】そして、第ｉのＡ／Ｄ変換器の各出力をＴ
×（ｎ−ｉ＋１）／ｎだけ遅延した遅延出力と、第１の
Ａ／Ｄ変換器の最新出力及びその１周期Ｔだけ遅延した
遅延出力とを比較して、前者が後者の両方に対して信号
レベルが大きく変わったときに、第１のＡ／Ｄ変換器の
出力に代えて第ｉのＡ／Ｄ変換器の出力を選択するよう
にしている。
×（ｎ−ｉ＋１）／ｎだけ遅延した遅延出力と、第１の
Ａ／Ｄ変換器の最新出力及びその１周期Ｔだけ遅延した
遅延出力とを比較して、前者が後者の両方に対して信号
レベルが大きく変わったときに、第１のＡ／Ｄ変換器の
出力に代えて第ｉのＡ／Ｄ変換器の出力を選択するよう
にしている。
【００１６】以下に、本発明の実施例について図面を用
いて説明する。
いて説明する。
【００１７】図１は本発明の一実施例のブロック図であ
り、具体的回路部分は簡単化のために、三原色のうちＲ
信号についてのみ示しており、他のＧ，Ｂ信号について
も同一構成とする。また、本例では、ｎ＝２の場合につ
いて示している。
り、具体的回路部分は簡単化のために、三原色のうちＲ
信号についてのみ示しており、他のＧ，Ｂ信号について
も同一構成とする。また、本例では、ｎ＝２の場合につ
いて示している。
【００１８】ここでは、ＳＶＧＡ（８００画素×６００
ライン）信号を、ＶＧＡ（６４０画素×４８０ライン）
信号のディスプレイ９に映出する場合について説明す
る。
ライン）信号を、ＶＧＡ（６４０画素×４８０ライン）
信号のディスプレイ９に映出する場合について説明す
る。
【００１９】図１において、コンピュータ等から液晶デ
ィスプレイ装置へ入力された映像信号のうちＲ信号ｄは
２つのＡ／Ｄ変換器１・１，１・２へ夫々入力され、デ
ィジタルの画像データに変換される。
ィスプレイ装置へ入力された映像信号のうちＲ信号ｄは
２つのＡ／Ｄ変換器１・１，１・２へ夫々入力され、デ
ィジタルの画像データに変換される。
【００２０】この場合のＡ／Ｄ変換器の量子化クロック
ＣＬＫ１（ｂ）はＶＧＡの量子化周波数２５．１７５Ｍ
Ｈｚであり、この量子化クロックを２相クロックとする
ためにインバータ３が設けられており、互いにＴ／２
（Ｔは量子化クロックの１周期）だけ位相がずれた２相
クロック（ｂ，ｃ）が生成され、夫々Ａ／Ｄ変換器１・
１，１・２の量子化クロックとなる。
ＣＬＫ１（ｂ）はＶＧＡの量子化周波数２５．１７５Ｍ
Ｈｚであり、この量子化クロックを２相クロックとする
ためにインバータ３が設けられており、互いにＴ／２
（Ｔは量子化クロックの１周期）だけ位相がずれた２相
クロック（ｂ，ｃ）が生成され、夫々Ａ／Ｄ変換器１・
１，１・２の量子化クロックとなる。
【００２１】Ａ／Ｄ変換器１・１の出力（８ビットとす
る）はセレクタ４の一入力となり、またＡ／Ｄ変換器１
・２の出力（８ビット）は量子化クロックｂによりラッ
チ５によりラッチされてＴだけ遅れてセレクタ４の他入
力となる。このセレクタ４の選択出力ｉがＲ信号のディ
ジタルデータとなる。
る）はセレクタ４の一入力となり、またＡ／Ｄ変換器１
・２の出力（８ビット）は量子化クロックｂによりラッ
チ５によりラッチされてＴだけ遅れてセレクタ４の他入
力となる。このセレクタ４の選択出力ｉがＲ信号のディ
ジタルデータとなる。
【００２２】このセレクタ４の選択制御のために、選択
制御回路６が設けられており、この回路６の出力である
選択信号ｈに従ってセレクタ４は２入力の一つを選択す
るようになっている。
制御回路６が設けられており、この回路６の出力である
選択信号ｈに従ってセレクタ４は２入力の一つを選択す
るようになっている。
【００２３】選択制御回路６において、Ａ／Ｄ変換器１
・１のＭＳＢ（最上位ビット）ｅは２段縦続接続のラッ
チ６３，６４へ入力されている。このラッチ６３，６４
は量子化クロックＣＬＫ１の２倍の周波数（Ｔ／２周
期）を有するクロックＣＬＫ２（ａ）に同期して動作す
るものであり、従って、このＭＳＢｅは量子化クロック
ＣＬＫ１の周期（Ｔ）だけ遅れて（１クロック分）出力
され、ＥＸＯＲ（排他的論理和）ゲート６５の一入力ｇ
となる。
・１のＭＳＢ（最上位ビット）ｅは２段縦続接続のラッ
チ６３，６４へ入力されている。このラッチ６３，６４
は量子化クロックＣＬＫ１の２倍の周波数（Ｔ／２周
期）を有するクロックＣＬＫ２（ａ）に同期して動作す
るものであり、従って、このＭＳＢｅは量子化クロック
ＣＬＫ１の周期（Ｔ）だけ遅れて（１クロック分）出力
され、ＥＸＯＲ（排他的論理和）ゲート６５の一入力ｇ
となる。
【００２４】Ａ／Ｄ変換器１・２のＭＳＢｆはラッチ６
１へ入力される。このラッチ６１もクロックＣＬＫ２
（ａ）に同期して動作するものであり、従って、このＭ
ＳＢｆは量子化クロックＣＬＫ１の半周期（Ｔ／２）だ
け遅れて出力され、ＥＸＯＲゲート６２，６５の各他入
力となる。ＥＸＯＲゲート６２の一入力にはＡ／Ｄ変換
器１・１のＭＳＢｅが直接印加されている。
１へ入力される。このラッチ６１もクロックＣＬＫ２
（ａ）に同期して動作するものであり、従って、このＭ
ＳＢｆは量子化クロックＣＬＫ１の半周期（Ｔ／２）だ
け遅れて出力され、ＥＸＯＲゲート６２，６５の各他入
力となる。ＥＸＯＲゲート６２の一入力にはＡ／Ｄ変換
器１・１のＭＳＢｅが直接印加されている。
【００２５】これ等ＥＸＯＲゲート６２，６５の両出力
はアンドゲート６６の２入力となっており、このアンド
ゲート６６の出力がセレクタ４の選択信号ｈとなる。
はアンドゲート６６の２入力となっており、このアンド
ゲート６６の出力がセレクタ４の選択信号ｈとなる。
【００２６】以上の構成において、ＥＸＯＲゲート６２
はＡ／Ｄ変換器１・１の現在（最新）のＭＳＢｅと、ラ
ッチ６１による半クロック前（Ｔ／２）のＡ／Ｄ変換器
１・２のＭＳＢとの一致を判定するものである。また、
ＥＸＯＲゲート６５はＡ／Ｄ変換器１・２のラッチ６１
による半クロック前のＭＳＢと、Ａ／Ｄ変換器１・１の
ラッチ６３，６４による１クロック前のＭＳＢｇとの一
致を判定するものである。
はＡ／Ｄ変換器１・１の現在（最新）のＭＳＢｅと、ラ
ッチ６１による半クロック前（Ｔ／２）のＡ／Ｄ変換器
１・２のＭＳＢとの一致を判定するものである。また、
ＥＸＯＲゲート６５はＡ／Ｄ変換器１・２のラッチ６１
による半クロック前のＭＳＢと、Ａ／Ｄ変換器１・１の
ラッチ６３，６４による１クロック前のＭＳＢｇとの一
致を判定するものである。
【００２７】よって、アンドゲート６６の出力ｈには、
これ等２つのＥＸＯＲゲート６２，６５による判定結果
が共に不一致となったときに、アクティブとなって、セ
レクタ４の選択状態を、Ａ／Ｄ変換器１・１の出力に代
えてＡ／Ｄ変換器１・２の出力に切換えるよう制御する
ことになる。
これ等２つのＥＸＯＲゲート６２，６５による判定結果
が共に不一致となったときに、アクティブとなって、セ
レクタ４の選択状態を、Ａ／Ｄ変換器１・１の出力に代
えてＡ／Ｄ変換器１・２の出力に切換えるよう制御する
ことになる。
【００２８】図２は図１のブロックの各部信号波形例を
示しており、図２（ａ）〜（ｉ）は図１のブロックの各
部信号ａ〜ｉの波形を夫々対応して示している。
示しており、図２（ａ）〜（ｉ）は図１のブロックの各
部信号ａ〜ｉの波形を夫々対応して示している。
【００２９】ここで、Ａ／Ｄ変換器１・２で量子化され
た信号と同じ信号が、その時点よりも量子化クロックＣ
ＬＫ１のＴ／２周期前後でＡ／Ｄ変換器１・１で出力さ
れる場合は、Ａ／Ｄ変換器１・１の出力を、Ａ／Ｄ変換
器１・２の出力で置換しなくても情報の欠落は生じな
い。
た信号と同じ信号が、その時点よりも量子化クロックＣ
ＬＫ１のＴ／２周期前後でＡ／Ｄ変換器１・１で出力さ
れる場合は、Ａ／Ｄ変換器１・１の出力を、Ａ／Ｄ変換
器１・２の出力で置換しなくても情報の欠落は生じな
い。
【００３０】そこで、Ａ／Ｄ変換器１・１，１・２の各
８ビット出力のうち上位数ビットを比較することによ
り、Ａ／Ｄ変換器１・１の出力に代えてＡ／Ｄ変換器１
・２の出力に置換するかどうかを決定している。例え
ば、Ａ／Ｄ変換器１・１で量子化された信号とＡ／Ｄ変
換器１・２で量子化された信号とが、あるレベルを基準
としてどちらも小あるいは大きい場合は、両出力は同じ
と判定し、置換は行わない。逆に、どちらか一方が大き
く、一方が小さい場合には置換を行うようにする。
８ビット出力のうち上位数ビットを比較することによ
り、Ａ／Ｄ変換器１・１の出力に代えてＡ／Ｄ変換器１
・２の出力に置換するかどうかを決定している。例え
ば、Ａ／Ｄ変換器１・１で量子化された信号とＡ／Ｄ変
換器１・２で量子化された信号とが、あるレベルを基準
としてどちらも小あるいは大きい場合は、両出力は同じ
と判定し、置換は行わない。逆に、どちらか一方が大き
く、一方が小さい場合には置換を行うようにする。
【００３１】そこで、例えば、基準レベルを１／２とし
たときには、量子化出力のうちのＭＳＢのみを判定対象
とすれば良いので、比較制御回路６２では、Ａ／Ｄ変換
器１・１，１・２の各ＭＳＢのレベル判定を行っている
のである。
たときには、量子化出力のうちのＭＳＢのみを判定対象
とすれば良いので、比較制御回路６２では、Ａ／Ｄ変換
器１・１，１・２の各ＭＳＢのレベル判定を行っている
のである。
【００３２】量子化出力の８ビットのうち上位ビットの
複数を用いれば、更により良い判定精度が可能である
が、ハードウェアの増大となる。
複数を用いれば、更により良い判定精度が可能である
が、ハードウェアの増大となる。
【００３３】このセレクタ４の出力（Ｒ，Ｇ，Ｂ）は垂
直補間間引き部７へ入力されて、６００本から４８０本
に間引かれ、夫々Ｄ／Ａ変換器８へ入力され、アナログ
信号とされてＶＧＡディスプレイ９にて映出される。
直補間間引き部７へ入力されて、６００本から４８０本
に間引かれ、夫々Ｄ／Ａ変換器８へ入力され、アナログ
信号とされてＶＧＡディスプレイ９にて映出される。
【００３４】こうすることにより、Ａ／Ｄ変換器１・１
でＶＧＡの２倍の量子化クロックにてサンプリングする
場合と同等の効果があり、よってＶＧＡの２倍の帯域の
信号まで必要な情報（線や文字等）を欠落させることな
く映出可能となる。量子化周波数が２倍のＡ／Ｄ変換器
は価格は１０倍位となるので、低コストとなる。
でＶＧＡの２倍の量子化クロックにてサンプリングする
場合と同等の効果があり、よってＶＧＡの２倍の帯域の
信号まで必要な情報（線や文字等）を欠落させることな
く映出可能となる。量子化周波数が２倍のＡ／Ｄ変換器
は価格は１０倍位となるので、低コストとなる。
【００３５】図１の実施例ではｎ＝２としてＡ／Ｄ変換
器を２個用いた場合を示したが、図３の実施例では、ｎ
＝４として４個のＡ／Ｄ変換器１・１〜１・４を用いた
場合について示している。尚、図３において図１と同等
部分は同一符号により示す。
器を２個用いた場合を示したが、図３の実施例では、ｎ
＝４として４個のＡ／Ｄ変換器１・１〜１・４を用いた
場合について示している。尚、図３において図１と同等
部分は同一符号により示す。
【００３６】コンピュータ等から液晶ディスプレイ装置
へ入力された映像信号のうちＲ信号は４つのＡ／Ｄ変換
器１・１〜１・４へ入力される。これ等Ａ／Ｄ変換器１
・１〜１・４は互いに位相が、図４（ａ）に示す如く、
Ｔ／４ずつずれた量子化クロックＣＬＫ１・１〜１・４
によりディジタル化を行う。
へ入力された映像信号のうちＲ信号は４つのＡ／Ｄ変換
器１・１〜１・４へ入力される。これ等Ａ／Ｄ変換器１
・１〜１・４は互いに位相が、図４（ａ）に示す如く、
Ｔ／４ずつずれた量子化クロックＣＬＫ１・１〜１・４
によりディジタル化を行う。
【００３７】Ａ／Ｄ変換器１・１の出力は直接２入力セ
レクタ４・１の一入力となり、Ａ／Ｄ変換器１・２の出
力は１クロック遅延用（１Ｔ）ラッチ５・２を介してセ
レクタ４・１の他入力となる。このセレクタ４・１の出
力は２入力セレクタ４・２の一入力となる。
レクタ４・１の一入力となり、Ａ／Ｄ変換器１・２の出
力は１クロック遅延用（１Ｔ）ラッチ５・２を介してセ
レクタ４・１の他入力となる。このセレクタ４・１の出
力は２入力セレクタ４・２の一入力となる。
【００３８】Ａ／Ｄ変換器１・３の出力は同じく１クロ
ック遅延用ラッチ５・３を介してセレクタ４・２の他入
力となり、このセレクタ４・２の出力は２入力セレクタ
４・３の一入力となる。
ック遅延用ラッチ５・３を介してセレクタ４・２の他入
力となり、このセレクタ４・２の出力は２入力セレクタ
４・３の一入力となる。
【００３９】Ａ／Ｄ変換器１・４の出力は同じく１クロ
ック遅延用ラッチ５・４を介して２入力セレクタ４・３
の他入力となっている。このセレクタ４・３の出力が回
路出力（Ｒ出力）となるのである。
ック遅延用ラッチ５・４を介して２入力セレクタ４・３
の他入力となっている。このセレクタ４・３の出力が回
路出力（Ｒ出力）となるのである。
【００４０】各セレクタ４・１〜４・３の選択制御のた
めの選択信号ｈ・１〜ｈ・３は対応する選択制御部６・
１〜６・３により生成される。選択制御部６・１はＡ／
Ｄ変換器１・１及び１・２の出力のＭＳＢ同士のレベル
比較を行い、また選択制御部６・２はＡ／Ｄ変換器１・
１及び１・３の出力のＭＳＢ同士のレベル比較を行う。
同様に、選択制御部６・３はＡ／Ｄ変換器１・１及び１
・４の出力のＭＳＢ同士のレベル比較を行う。
めの選択信号ｈ・１〜ｈ・３は対応する選択制御部６・
１〜６・３により生成される。選択制御部６・１はＡ／
Ｄ変換器１・１及び１・２の出力のＭＳＢ同士のレベル
比較を行い、また選択制御部６・２はＡ／Ｄ変換器１・
１及び１・３の出力のＭＳＢ同士のレベル比較を行う。
同様に、選択制御部６・３はＡ／Ｄ変換器１・１及び１
・４の出力のＭＳＢ同士のレベル比較を行う。
【００４１】各選択制御部６・１〜６・３は図１の選択
制御部６と基本的には同一構成であるが、各ＭＳＢを遅
延させるためのラッチ部分が量子化クロックの４倍の周
波数、すなわち図４（ａ）の最下行に示したＴ／４の周
期を有するクロックＣＬＫ３にて夫々動作する。
制御部６と基本的には同一構成であるが、各ＭＳＢを遅
延させるためのラッチ部分が量子化クロックの４倍の周
波数、すなわち図４（ａ）の最下行に示したＴ／４の周
期を有するクロックＣＬＫ３にて夫々動作する。
【００４２】具体例を示すと、選択制御部６・１は、図
５に示す如く、Ｔ／４のクロックＣＬＫ３にて動作する
４段縦続構成のラッチ５１〜５４にて、Ａ／Ｄ変換器１
・１のＭＳＢをＴだけ遅延させ、同じくＴ／４のクロッ
クＣＬＫ３で動作する３段縦続構成のラッチ５５〜５７
にて、Ａ／Ｄ変換器１・２のＭＳＢを３Ｔ／４だけ遅延
させる。
５に示す如く、Ｔ／４のクロックＣＬＫ３にて動作する
４段縦続構成のラッチ５１〜５４にて、Ａ／Ｄ変換器１
・１のＭＳＢをＴだけ遅延させ、同じくＴ／４のクロッ
クＣＬＫ３で動作する３段縦続構成のラッチ５５〜５７
にて、Ａ／Ｄ変換器１・２のＭＳＢを３Ｔ／４だけ遅延
させる。
【００４３】そして、Ａ／Ｄ変換器１・１の最新のＭＳ
Ｂとラッチ５７の出力とをＥＸＯＲゲート６２にて比較
し、またラッチ５７の出力とＡ／Ｄ変換器１・１のＴだ
け遅れたラッチ５１〜５４の出力とをＥＸＯＲゲート６
５にて比較し、アンドゲート６６にて選択信号ｈ・１を
生成している。
Ｂとラッチ５７の出力とをＥＸＯＲゲート６２にて比較
し、またラッチ５７の出力とＡ／Ｄ変換器１・１のＴだ
け遅れたラッチ５１〜５４の出力とをＥＸＯＲゲート６
５にて比較し、アンドゲート６６にて選択信号ｈ・１を
生成している。
【００４４】選択制御部６・２では、図６に示す如く、
Ａ／Ｄ変換器１・３のＭＳＢを、Ｔ／４のクロックＣＬ
Ｋ３で動作する２段縦続構成のラッチ５５，５６にて２
Ｔ／４だけ遅延させている。他の構成は図５と同一であ
る。
Ａ／Ｄ変換器１・３のＭＳＢを、Ｔ／４のクロックＣＬ
Ｋ３で動作する２段縦続構成のラッチ５５，５６にて２
Ｔ／４だけ遅延させている。他の構成は図５と同一であ
る。
【００４５】また、選択制御部６・３では、図７に示す
如く、Ａ／Ｄ変換器１・４のＭＳＢを、Ｔ／４のクロッ
クＣＬＫ３で動作するラッチ５５にてＴ／４だけ遅延さ
せており、他の構成は図５と同一である。
如く、Ａ／Ｄ変換器１・４のＭＳＢを、Ｔ／４のクロッ
クＣＬＫ３で動作するラッチ５５にてＴ／４だけ遅延さ
せており、他の構成は図５と同一である。
【００４６】以上の構成により、図４（ｂ）に示した如
き動作関係が成立することになり、先の実施例と同様な
作用効果が得られることになる。
き動作関係が成立することになり、先の実施例と同様な
作用効果が得られることになる。
【００４７】
【発明の効果】本発明による第一の効果は、帯域の狭い
Ａ／Ｄ変換器を用いても、必要な情報を欠落させずに量
子化することができる。例えば、ある程度の階調のある
縦線や画像のエッジなどが消えないようにできる。
Ａ／Ｄ変換器を用いても、必要な情報を欠落させずに量
子化することができる。例えば、ある程度の階調のある
縦線や画像のエッジなどが消えないようにできる。
【００４８】その理由は、複数のＡ／Ｄ変換器を用い
て、位相をずらせた量子化クロックを与えることによ
り、１つだけを使った場合に比べて多くの量子化を行う
ことができるからである。
て、位相をずらせた量子化クロックを与えることによ
り、１つだけを使った場合に比べて多くの量子化を行う
ことができるからである。
【００４９】第二の効果は、複数のＡ／Ｄ変換器出力を
切り換えたとき、画像が汚れたり、エッジがにじんだよ
うにはならない。
切り換えたとき、画像が汚れたり、エッジがにじんだよ
うにはならない。
【００５０】その理由は、前後の信号とのレベルの相違
を検出することにより、同じレベルの信号があり、置き
換えなくても情報の欠落が発生しないときは置き換えを
行わないからである。また、ＲＧＢ信号において平均値
補間を行っていないため、画像のエッジなどで偽色が発
生することがない。
を検出することにより、同じレベルの信号があり、置き
換えなくても情報の欠落が発生しないときは置き換えを
行わないからである。また、ＲＧＢ信号において平均値
補間を行っていないため、画像のエッジなどで偽色が発
生することがない。
【図１】本発明の一実施例のブロック図である。
【図２】図１のブロックの各部動作波形図である。
【図３】本発明の他の実施例のブロック図である。
【図４】図３のブロックの動作を示すための図である。
【図５】図３のブロックの選択制御部６・１の例を示す
図である。
図である。
【図６】図３のブロックの選択制御部６・２の例を示す
図である。
図である。
【図７】図３のブロックの選択制御部６・３の例を示す
図である。
図である。
【図８】従来の映像信号処理装置の一例を示すブロック
図である。
図である。
【図９】ＲＧＢ信号を平均値補間したときに、画像のエ
ッジに偽色が発生することを説明する図である。
ッジに偽色が発生することを説明する図である。
１・１〜１・４ Ａ／Ｄ変換器 ３ インバータ ４ セレクタ ５，６１，６３，６４ ラッチ ６ 選択制御部 ７ 垂直補間間引き部 ８ Ｄ／Ａ変換器 ９ ディスプレイ ６２，６５ ＥＸＯＲゲート ６６ アンドゲート
Claims (3)
- 【請求項１】 同一サンプリング周波数でかつ互いに位
相がＴ／ｎ（Ｔは前記周波数の逆数で周期）ずつずれた
ｎ相（ｎは２以上の整数）サンプリングクロックにより
同一入力映像信号をサンプリングする第１〜第ｎのｎ個
のディジタル変換手段と、前記第１のディジタル変換手
段の出力を、前記サンプリングクロックの１周期Ｔだけ
遅延する遅延手段と、前記第ｉ（ｉは２〜ｎの全ての整
数）のディジタル変換手段の各出力を、Ｔ×（ｎ−ｉ＋
１）／ｎだけ夫々遅延する遅延手段と、前記第ｉのディ
ジタル変換手段の各出力を前記Ｔ×（ｎ−ｉ＋１）／ｎ
だけ遅延した遅延出力と、前記第１のディジタル変換手
段の最新出力及びその１周期Ｔだけ遅延した遅延出力と
を夫々比較してそれ等が同時に相違したときに前記第１
のディジタル変換手段の出力に代えて前記第ｉのディジ
タル変換手段の出力を選択して導出する選択制御手段と
を含むことを特徴とする映像信号処理装置。 - 【請求項２】 前記遅延手段の各々は、前記ディジタル
変換手段の上位ビットの遅延をなすよう構成されてお
り、前記選択制御手段は、前記遅延出力の各上位ビット
と前記第１のディジタル変換手段の最新出力の上位ビッ
トとのレベル比較を、対応ビット同士でなすよう構成さ
れていることを特徴とする請求項１記載の映像信号処理
装置。 - 【請求項３】 前記入力映像信号はカラー情報を有し、
このカラー情報の三原色の各々に対して、前記ディジタ
ル変換手段、前記遅延手段及び前記選択制御手段が夫々
設けられていることを特徴とする請求項１または２記載
の映像信号処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8080385A JP2959465B2 (ja) | 1996-04-03 | 1996-04-03 | 映像信号処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8080385A JP2959465B2 (ja) | 1996-04-03 | 1996-04-03 | 映像信号処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09274476A true JPH09274476A (ja) | 1997-10-21 |
| JP2959465B2 JP2959465B2 (ja) | 1999-10-06 |
Family
ID=13716832
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8080385A Expired - Lifetime JP2959465B2 (ja) | 1996-04-03 | 1996-04-03 | 映像信号処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2959465B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6882371B2 (en) | 2001-04-12 | 2005-04-19 | Mitsubishi Denki Kabushiki Kaisha | Method and apparatus for selective video signal sampling |
| EP1353266A3 (en) * | 2002-04-08 | 2006-09-27 | Leitch Technology International Inc. | Method and apparatus for representation of video and audio signals on a low-resolution display |
-
1996
- 1996-04-03 JP JP8080385A patent/JP2959465B2/ja not_active Expired - Lifetime
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6882371B2 (en) | 2001-04-12 | 2005-04-19 | Mitsubishi Denki Kabushiki Kaisha | Method and apparatus for selective video signal sampling |
| EP1353266A3 (en) * | 2002-04-08 | 2006-09-27 | Leitch Technology International Inc. | Method and apparatus for representation of video and audio signals on a low-resolution display |
| US9183773B2 (en) | 2002-04-08 | 2015-11-10 | Imagine Communications Corp | Method and apparatus for representation of video and audio signals on a low-resolution display |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2959465B2 (ja) | 1999-10-06 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19990210 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19990629 |