JPH09274565A - 分岐による中断のないパイプライン化されたマイクロプロセッサ及びその動作方法 - Google Patents
分岐による中断のないパイプライン化されたマイクロプロセッサ及びその動作方法Info
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- JPH09274565A JPH09274565A JP8339125A JP33912596A JPH09274565A JP H09274565 A JPH09274565 A JP H09274565A JP 8339125 A JP8339125 A JP 8339125A JP 33912596 A JP33912596 A JP 33912596A JP H09274565 A JPH09274565 A JP H09274565A
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Abstract
(57)【要約】
【課題】 最小限の論理機構しか必要とせず、正しく予
想された分岐ターゲット命令に関するスループットを最
大にするように、複数機能装置、複数段パイプライン・
マイクロプロセッサで誤って予想された分岐を処理する
改良された機構を提案する。 【解決手段】 各サイクルごとに、最大数の命令を、分
岐命令の後に別々のブロックとして分割せずにディスパ
ッチするディスパッチ装置を含む。誤って予想された分
岐は、未処理命令ＦＩＦＯ中の分岐命令の後に続く命令
に関する有効ビットを無効にセットすることによって処
理される。
想された分岐ターゲット命令に関するスループットを最
大にするように、複数機能装置、複数段パイプライン・
マイクロプロセッサで誤って予想された分岐を処理する
改良された機構を提案する。 【解決手段】 各サイクルごとに、最大数の命令を、分
岐命令の後に別々のブロックとして分割せずにディスパ
ッチするディスパッチ装置を含む。誤って予想された分
岐は、未処理命令ＦＩＦＯ中の分岐命令の後に続く命令
に関する有効ビットを無効にセットすることによって処
理される。
Description
【０００１】
【発明の属する技術分野】本発明は、複数のパイプライ
ン化された機能装置を使用するＲＩＳＣマイクロプロセ
ッサに関し、詳細には、分岐命令を処理するディスパッ
チ装置で使用される機構に関する。
ン化された機能装置を使用するＲＩＳＣマイクロプロセ
ッサに関し、詳細には、分岐命令を処理するディスパッ
チ装置で使用される機構に関する。
【０００２】
【従来の技術】縮小命令セット・コンピュータ（ＲＩＳ
Ｃ）マイクロプロセッサの主要な利点の１つは、命令を
非常に早い速度で処理できることである。これは１つに
は、クロック速度のためであり、１つには、複数の機能
装置が同時に使用され、そのため、１サイクル中に、複
数の機能がそれぞれの異なる命令に対して実行されるか
らである。また、パイプラインが使用され、そのため、
各機能装置は、各サイクルごとに、パイプラインを通じ
て命令を移動する。例えば、一度に４つの機能装置が使
用され９段パイプラインを有するシステムは、一度に９
×４＝３６個の命令を処理することができる。同じサイ
クル中に発行される命令を命令群と呼ぶ。
Ｃ）マイクロプロセッサの主要な利点の１つは、命令を
非常に早い速度で処理できることである。これは１つに
は、クロック速度のためであり、１つには、複数の機能
装置が同時に使用され、そのため、１サイクル中に、複
数の機能がそれぞれの異なる命令に対して実行されるか
らである。また、パイプラインが使用され、そのため、
各機能装置は、各サイクルごとに、パイプラインを通じ
て命令を移動する。例えば、一度に４つの機能装置が使
用され９段パイプラインを有するシステムは、一度に９
×４＝３６個の命令を処理することができる。同じサイ
クル中に発行される命令を命令群と呼ぶ。
【０００３】そのような複数機能装置パイプライン式ア
ーキテクチャで発生する主要な問題の１つは、分岐命令
またはジャンプ命令の処理である。通常、分岐のターゲ
ット・アドレスを算出しターゲット命令を取り出すには
いくつかのパイプライン・サイクルが必要なので、この
問題のために、パイプラインの遅延および減速が生じる
ことがある。１つの手法は、単に、ターゲット・アドレ
スが正しく算出され、あるいは分岐が条件付きである場
合は、その条件も判定されるまで、追加命令を発行しな
いことである。その場合、パイプラインは、これが処理
されている間、数サイクルにわたって空になり、パイプ
ラインの性能上の利点が失われる。
ーキテクチャで発生する主要な問題の１つは、分岐命令
またはジャンプ命令の処理である。通常、分岐のターゲ
ット・アドレスを算出しターゲット命令を取り出すには
いくつかのパイプライン・サイクルが必要なので、この
問題のために、パイプラインの遅延および減速が生じる
ことがある。１つの手法は、単に、ターゲット・アドレ
スが正しく算出され、あるいは分岐が条件付きである場
合は、その条件も判定されるまで、追加命令を発行しな
いことである。その場合、パイプラインは、これが処理
されている間、数サイクルにわたって空になり、パイプ
ラインの性能上の利点が失われる。
【０００４】分岐命令を処理する通常の方法は、分岐方
向を予想する１つまたは複数のビットを記憶することで
ある。したがって、次の命令はこの予想に基づいて取り
出され、パイプラインはフルスピードで継続し、予想さ
れた命令とその後に続く命令が処理される。予想が正し
い場合、パイプラインは減速せず、最大の性能を発揮す
る。しかし、予想が正しくない場合、誤って予想された
命令のパイプラインをフラッシュする機構を使用しなけ
ればならない。通常、予想速度は、予想のまれな誤りの
発生時にパイプラインをフラッシュする時間上の欠点
が、予想が正しいときにパイプラインを最大限に活用す
ることによって補われるほど高い。
向を予想する１つまたは複数のビットを記憶することで
ある。したがって、次の命令はこの予想に基づいて取り
出され、パイプラインはフルスピードで継続し、予想さ
れた命令とその後に続く命令が処理される。予想が正し
い場合、パイプラインは減速せず、最大の性能を発揮す
る。しかし、予想が正しくない場合、誤って予想された
命令のパイプラインをフラッシュする機構を使用しなけ
ればならない。通常、予想速度は、予想のまれな誤りの
発生時にパイプラインをフラッシュする時間上の欠点
が、予想が正しいときにパイプラインを最大限に活用す
ることによって補われるほど高い。
【０００５】誤って予想された命令のパイプラインをフ
ラッシュすることは複雑なタスクである。ある手法で
は、各命令は、それが分岐に従うものであることを示す
ようにタグ付けできる。その場合、その後でこのタグを
調べることができる。残念なことに、この手法では、各
パイプラインの各段での各機能装置中のタグを調べるた
めに多量の余分なハードウェアが必要である。命令がパ
イプラインから出るのを待つことは十分ではない。なぜ
なら、この場合、フラッシングを開始する前にパイプラ
インを空にしておくために必要なすべてのサイクルが必
要であり、したがって追加時間が費やされるからであ
る。
ラッシュすることは複雑なタスクである。ある手法で
は、各命令は、それが分岐に従うものであることを示す
ようにタグ付けできる。その場合、その後でこのタグを
調べることができる。残念なことに、この手法では、各
パイプラインの各段での各機能装置中のタグを調べるた
めに多量の余分なハードウェアが必要である。命令がパ
イプラインから出るのを待つことは十分ではない。なぜ
なら、この場合、フラッシングを開始する前にパイプラ
インを空にしておくために必要なすべてのサイクルが必
要であり、したがって追加時間が費やされるからであ
る。
【０００６】サンマイクロシステムズ社（Ｓｕｎ Ｍｉ
ｃｒｏｓｙｓｔｅｍｓ Ｉｎｃ．）のＳｐａｒｃシステ
ムで使用される代替方法では、分岐命令がパイプライン
内を伝搬する際にパイプラインのどの段が分岐命令を有
するかを追跡する論理機構が使用される。この手法の１
つの問題は、分岐がパイプライン中の命令群中の複数の
命令の中央で発生する恐れがあることである。これは、
分岐後の追加命令の発行を次のサイクルまで遅延させる
ことによって対処される。したがって、各サイクルごと
に４つの機能装置に４つの命令が発行され、命令２が分
岐である場合、２つの命令しか発行されず、分岐の後に
続く２つの命令は後続のサイクルまで待機する。この手
法は、誤って予想された分岐命令がどこにあるかを追跡
するために必要な論理機構が簡略化される利点を有する
が、分岐の予想されたターゲット・アドレスが正しいと
きには、パイプラインの容量の一部が使用されない。
ｃｒｏｓｙｓｔｅｍｓ Ｉｎｃ．）のＳｐａｒｃシステ
ムで使用される代替方法では、分岐命令がパイプライン
内を伝搬する際にパイプラインのどの段が分岐命令を有
するかを追跡する論理機構が使用される。この手法の１
つの問題は、分岐がパイプライン中の命令群中の複数の
命令の中央で発生する恐れがあることである。これは、
分岐後の追加命令の発行を次のサイクルまで遅延させる
ことによって対処される。したがって、各サイクルごと
に４つの機能装置に４つの命令が発行され、命令２が分
岐である場合、２つの命令しか発行されず、分岐の後に
続く２つの命令は後続のサイクルまで待機する。この手
法は、誤って予想された分岐命令がどこにあるかを追跡
するために必要な論理機構が簡略化される利点を有する
が、分岐の予想されたターゲット・アドレスが正しいと
きには、パイプラインの容量の一部が使用されない。
【０００７】
【発明が解決しようとする課題】したがって、最小限の
論理機構しか必要とせず、正しく予想された分岐ターゲ
ット命令に関するスループットを最大にするように、複
数機能装置、複数段パイプライン・マイクロプロセッサ
で誤って予想された分岐を処理する改良された機構を有
することが望ましい。
論理機構しか必要とせず、正しく予想された分岐ターゲ
ット命令に関するスループットを最大にするように、複
数機能装置、複数段パイプライン・マイクロプロセッサ
で誤って予想された分岐を処理する改良された機構を有
することが望ましい。
【０００８】
【課題を解決するための手段】本発明は、各サイクルご
とに、最大数の命令を、分岐命令の後に別々のブロック
として分割せずにディスパッチするディスパッチ装置を
含むマイクロプロセッサを提供する。誤って予想された
分岐は、未処理命令ＦＩＦＯ中の分岐命令の後に続く命
令に関する有効ビットを無効にセットすることによって
処理される。
とに、最大数の命令を、分岐命令の後に別々のブロック
として分割せずにディスパッチするディスパッチ装置を
含むマイクロプロセッサを提供する。誤って予想された
分岐は、未処理命令ＦＩＦＯ中の分岐命令の後に続く命
令に関する有効ビットを無効にセットすることによって
処理される。
【０００９】好ましい実施態様では、外部メモリ・アク
セス段の前に未処理命令ＦＩＦＯが調べられ、無効な命
令のための不要なメモリ・アクセス・サイクルが回避さ
れる。パイプラインの出力時に有効ビットも調べられ
る。機能装置中の命令と未処理命令ＦＩＦＯ中の命令と
の突き合わせは、ＯＰコードを調べ、特定のサイクルま
たは段に関してどの機能装置がＦＩＦＯ中のどの位置に
対応するかを判定することによって行われる。
セス段の前に未処理命令ＦＩＦＯが調べられ、無効な命
令のための不要なメモリ・アクセス・サイクルが回避さ
れる。パイプラインの出力時に有効ビットも調べられ
る。機能装置中の命令と未処理命令ＦＩＦＯ中の命令と
の突き合わせは、ＯＰコードを調べ、特定のサイクルま
たは段に関してどの機能装置がＦＩＦＯ中のどの位置に
対応するかを判定することによって行われる。
【００１０】本発明の性質および利点をさらに理解する
ために、下記の説明を添付の図面と共に参照されたい。
ために、下記の説明を添付の図面と共に参照されたい。
【００１１】
【発明の実施の形態】図１は、本発明を組み込んだＵｌ
ｔｒａＳｐａｒｃTMマイクロプロセッサ１０のブロック
図である。命令キャッシュ１２は、復号装置１４に命令
を与える。命令キャッシュは、プリフェッチ装置１６か
ら命令を受け取ることができ、プリフェッチ装置１６
は、分岐装置１８から命令を受け取り、あるいは命令Ｔ
ＬＢ（変換索引バッファ）２０に仮想アドレスを与え
る。ＴＬＢ２０は次いで、キャッシュ制御／システム・
インタフェース２２を通じてオフチップ・キャッシュか
ら命令を取り出させる。オフチップ・キャッシュからの
命令は、事前復号装置２４に与えられ、分岐命令である
かどうかなど、ある種の情報が命令キャッシュ１２に与
えられる。
ｔｒａＳｐａｒｃTMマイクロプロセッサ１０のブロック
図である。命令キャッシュ１２は、復号装置１４に命令
を与える。命令キャッシュは、プリフェッチ装置１６か
ら命令を受け取ることができ、プリフェッチ装置１６
は、分岐装置１８から命令を受け取り、あるいは命令Ｔ
ＬＢ（変換索引バッファ）２０に仮想アドレスを与え
る。ＴＬＢ２０は次いで、キャッシュ制御／システム・
インタフェース２２を通じてオフチップ・キャッシュか
ら命令を取り出させる。オフチップ・キャッシュからの
命令は、事前復号装置２４に与えられ、分岐命令である
かどうかなど、ある種の情報が命令キャッシュ１２に与
えられる。
【００１２】復号装置１４からの命令は命令バッファ２
６に与えられ、そこでディスパッチ装置２８からアクセ
スされる。ディスパッチ装置２８は、バス３０に沿って
一度に４つの復号命令を与え、各命令は８つの機能装置
３２ないし４６のうちの１つに与えられる。ディスパッ
チ装置は、そのような４つの命令を各サイクルごとにデ
ィスパッチし、これらの命令は、データ依存性および適
当な機能装置の使用可能性に関して検査を受ける。
６に与えられ、そこでディスパッチ装置２８からアクセ
スされる。ディスパッチ装置２８は、バス３０に沿って
一度に４つの復号命令を与え、各命令は８つの機能装置
３２ないし４６のうちの１つに与えられる。ディスパッ
チ装置は、そのような４つの命令を各サイクルごとにデ
ィスパッチし、これらの命令は、データ依存性および適
当な機能装置の使用可能性に関して検査を受ける。
【００１３】最初の３つの機能装置、すなわちロード／
ストア装置３２と２つの整数ＡＬＵ装置３４および３６
は、１組の整数レジスタ４８を共用する。浮動小数点レ
ジスタ５０は、浮動小数点装置３８、４０、４２とグラ
フィカル装置４４および４６によって共用される。整数
機能装置群および浮動小数点機能装置群はそれぞれ、対
応する完了装置５２および５４を有する。マイクロプロ
セッサは、オンチップ・データ・キャッシュ５６とデー
タＴＬＢ５８も含む。
ストア装置３２と２つの整数ＡＬＵ装置３４および３６
は、１組の整数レジスタ４８を共用する。浮動小数点レ
ジスタ５０は、浮動小数点装置３８、４０、４２とグラ
フィカル装置４４および４６によって共用される。整数
機能装置群および浮動小数点機能装置群はそれぞれ、対
応する完了装置５２および５４を有する。マイクロプロ
セッサは、オンチップ・データ・キャッシュ５６とデー
タＴＬＢ５８も含む。
【００１４】未処理ＦＩＦＯ６６は機能装置パイプライ
ン中の各命令に関する情報を含む。この未処理命令ＦＩ
ＦＯ６６は、命令ＦＩＦＯ制御論理機構７１によって制
御される。
ン中の各命令に関する情報を含む。この未処理命令ＦＩ
ＦＯ６６は、命令ＦＩＦＯ制御論理機構７１によって制
御される。
【００１５】図２は、従来技術と比べた本発明による命
令のディスパッチの例を示す。命令バッファ２６は、命
令６および１１に２つの分岐命令を含む１２個の命令と
共に示されている。ディスパッチ装置２８は、複数の機
能装置に接続されたバス３０にこれらの命令を与える。
図２の左側に、従来技術のシーケンス６０においてディ
スパッチャ５９によって５つのサイクルのそれぞれでデ
ィスパッチされる命令が示されている。図２の右側に
は、図のように、同じ命令を３つのサイクルでディスパ
ッチすることができる本発明によるシーケンス６２のデ
ィスパッチャ２８によるディスパッチが示されている。
令のディスパッチの例を示す。命令バッファ２６は、命
令６および１１に２つの分岐命令を含む１２個の命令と
共に示されている。ディスパッチ装置２８は、複数の機
能装置に接続されたバス３０にこれらの命令を与える。
図２の左側に、従来技術のシーケンス６０においてディ
スパッチャ５９によって５つのサイクルのそれぞれでデ
ィスパッチされる命令が示されている。図２の右側に
は、図のように、同じ命令を３つのサイクルでディスパ
ッチすることができる本発明によるシーケンス６２のデ
ィスパッチャ２８によるディスパッチが示されている。
【００１６】従来技術のディスパッチ装置５９は、第１
のサイクルで命令１ないし４を与える。これを基本ブロ
ックと呼ぶ。第２のサイクルでは、命令６が分岐命令な
ので、サイクル２中には命令５および６しかディスパッ
チされず、したがって、短い基本ブロックが与えられ
る。命令７はサイクル３までディスパッチされない。サ
イクル３では、命令７ないし１０がディスパッチされ
る。サイクル４では、命令１１が分岐なので、命令１１
しかディスパッチされない。ディスパッチは、サイクル
５で命令１２から再開される。
のサイクルで命令１ないし４を与える。これを基本ブロ
ックと呼ぶ。第２のサイクルでは、命令６が分岐命令な
ので、サイクル２中には命令５および６しかディスパッ
チされず、したがって、短い基本ブロックが与えられ
る。命令７はサイクル３までディスパッチされない。サ
イクル３では、命令７ないし１０がディスパッチされ
る。サイクル４では、命令１１が分岐なので、命令１１
しかディスパッチされない。ディスパッチは、サイクル
５で命令１２から再開される。
【００１７】このように、論理機構は、パイプライン内
で、分岐の後に続く命令がどこに現れるかを追跡するこ
とができる。たとえば、サイクル２に分岐があったこと
に着目することによって、その後に続くあらゆる段、こ
の例ではサイクル３ないし５は、命令６に対する予想さ
れる分岐に従った命令を有することが分かる。分岐予想
論理機構は、分岐方向（分岐が選択されるかどうか）を
予想し、それが選択されると予想された場合に分岐のタ
ーゲット・アドレスを求める。この分岐の方向またはタ
ーゲット・アドレスが誤って予想された場合、論理機構
は、サイクル３、４、５、すなわち命令自体が適当な時
間に存在する段中のすべての命令をフラッシュする必要
があることを知る。これはたとえば、未処理命令ＦＩＦ
Ｏ中のこれらの命令に対応するすべての有効ビットを無
効状態にセットすることによって行うことができる。こ
の種のシステムの欠点は、分岐方向およびターゲット・
アドレスが正しく予想されたときにパイプライン中の各
サイクル中の可能な命令スロットが無駄になることであ
る。また、将来、プロセッサのスカラリティが増大する
（各サイクルごとにより多くの命令が発行される）につ
れて、この種のシステムの下で無駄になるスロットの数
も増加する。現在、使用できる分岐予想技法はますます
高度なものになっているので、分岐ターゲットが正しく
予想される確率が高い。
で、分岐の後に続く命令がどこに現れるかを追跡するこ
とができる。たとえば、サイクル２に分岐があったこと
に着目することによって、その後に続くあらゆる段、こ
の例ではサイクル３ないし５は、命令６に対する予想さ
れる分岐に従った命令を有することが分かる。分岐予想
論理機構は、分岐方向（分岐が選択されるかどうか）を
予想し、それが選択されると予想された場合に分岐のタ
ーゲット・アドレスを求める。この分岐の方向またはタ
ーゲット・アドレスが誤って予想された場合、論理機構
は、サイクル３、４、５、すなわち命令自体が適当な時
間に存在する段中のすべての命令をフラッシュする必要
があることを知る。これはたとえば、未処理命令ＦＩＦ
Ｏ中のこれらの命令に対応するすべての有効ビットを無
効状態にセットすることによって行うことができる。こ
の種のシステムの欠点は、分岐方向およびターゲット・
アドレスが正しく予想されたときにパイプライン中の各
サイクル中の可能な命令スロットが無駄になることであ
る。また、将来、プロセッサのスカラリティが増大する
（各サイクルごとにより多くの命令が発行される）につ
れて、この種のシステムの下で無駄になるスロットの数
も増加する。現在、使用できる分岐予想技法はますます
高度なものになっているので、分岐ターゲットが正しく
予想される確率が高い。
【００１８】本発明のディスパッチ装置２８は、図２に
示したように、サイクル１で命令１ないし４を与え、サ
イクル２で命令５ないし８を与え、サイクル３で命令９
ないし１２を与える。図の例では、１２個の命令が３サ
イクルでディスパッチされ、これに対して、シーケンス
６０の例では、同じ命令が５サイクルでディスパッチさ
れる。従来技術の５つの基本ブロックは３つのスーパー
ブロックとして組み合わされる。当然のことながら、い
くつかの分岐がある場合、これによってスループットが
著しく向上する。
示したように、サイクル１で命令１ないし４を与え、サ
イクル２で命令５ないし８を与え、サイクル３で命令９
ないし１２を与える。図の例では、１２個の命令が３サ
イクルでディスパッチされ、これに対して、シーケンス
６０の例では、同じ命令が５サイクルでディスパッチさ
れる。従来技術の５つの基本ブロックは３つのスーパー
ブロックとして組み合わされる。当然のことながら、い
くつかの分岐がある場合、これによってスループットが
著しく向上する。
【００１９】図３は、図１のいくつかのパイプラインの
段を詳しく示すものである。具体的には、１番下に浮動
小数点レジスタ５０が示されており、５つの浮動小数点
機能装置およびグラフィカル機能装置が示されている。
パイプラインのそれぞれの異なる段は、図の中央部の行
６４の文字で示されている。図３の１番上には、未処理
命令ＦＩＦＯ６６が示されている。図のように、ＦＩＦ
Ｏは、パイプラインの７つの段またはサイクルに対応す
る７つの行を有し、対応する命令は、図のように１から
２８まで続く各行中の４つの位置に記憶される。したが
って、各行は命令群を記憶する。ＦＩＦＯ中の位置に対
応する命令は、パイプライン中の同じサイクルの機能装
置内にある。命令ＦＩＦＯ制御論理機構７１は、未処理
命令ＦＩＦＯ６６の動作を制御する。
段を詳しく示すものである。具体的には、１番下に浮動
小数点レジスタ５０が示されており、５つの浮動小数点
機能装置およびグラフィカル機能装置が示されている。
パイプラインのそれぞれの異なる段は、図の中央部の行
６４の文字で示されている。図３の１番上には、未処理
命令ＦＩＦＯ６６が示されている。図のように、ＦＩＦ
Ｏは、パイプラインの７つの段またはサイクルに対応す
る７つの行を有し、対応する命令は、図のように１から
２８まで続く各行中の４つの位置に記憶される。したが
って、各行は命令群を記憶する。ＦＩＦＯ中の位置に対
応する命令は、パイプライン中の同じサイクルの機能装
置内にある。命令ＦＩＦＯ制御論理機構７１は、未処理
命令ＦＩＦＯ６６の動作を制御する。
【００２０】図のそれぞれの異なる段について下記で説
明する。Ｆ／Ｄ段は、キャッシュから命令が取り出され
る段である。この段のＤ部分では、命令が復号され命令
バッファ２６内に置かれる。段Ｇでは、データ依存性お
よび機能装置要件に応じて最大４つの命令がディスパッ
チされ、レジスタ・ファイルがアクセスされる。命令が
必要とするデータがまだ得られない場合、データ依存性
に応じて４つよりも少ない命令を送ることができること
に留意されたい。あるいは、複数の命令が同じ機能単位
を必要としている場合、等価機能装置が使用できない場
合には４つよりも少ない命令をディスパッチすることが
できる。
明する。Ｆ／Ｄ段は、キャッシュから命令が取り出され
る段である。この段のＤ部分では、命令が復号され命令
バッファ２６内に置かれる。段Ｇでは、データ依存性お
よび機能装置要件に応じて最大４つの命令がディスパッ
チされ、レジスタ・ファイルがアクセスされる。命令が
必要とするデータがまだ得られない場合、データ依存性
に応じて４つよりも少ない命令を送ることができること
に留意されたい。あるいは、複数の命令が同じ機能単位
を必要としている場合、等価機能装置が使用できない場
合には４つよりも少ない命令をディスパッチすることが
できる。
【００２１】段Ｅでは、ＡＬＵが動作を実行し、メモリ
・アドレスが算出される。段Ｃでは、ＦＰＵ計算が開始
され、オンチップ・データ・キャッシュおよびＴＬＢが
検査される。段Ｎ１は、浮動小数点計算の第２段であ
り、段Ｎ２は、浮動小数点完了段である。段Ｎ３によっ
てトラップまたはエラーを処理することができ、段Ｗ
は、結果をレジスタ・ファイルに書き直すためのもので
ある。
・アドレスが算出される。段Ｃでは、ＦＰＵ計算が開始
され、オンチップ・データ・キャッシュおよびＴＬＢが
検査される。段Ｎ１は、浮動小数点計算の第２段であ
り、段Ｎ２は、浮動小数点完了段である。段Ｎ３によっ
てトラップまたはエラーを処理することができ、段Ｗ
は、結果をレジスタ・ファイルに書き直すためのもので
ある。
【００２２】２組の有効検査論理機構、すなわち有効検
査論理機構７０および有効検査論理機構７２が設けられ
る。有効検査論理機構７０は、未処理命令ＦＩＦＯ６６
では７４として示されているパイプラインの第４段中の
命令が有効であるかどうかを判定する。この点で、命令
が無効である場合、オフチップ・メモリのアクセスおよ
びそれに関連する多数のサイクルの必要が回避される。
査論理機構７０および有効検査論理機構７２が設けられ
る。有効検査論理機構７０は、未処理命令ＦＩＦＯ６６
では７４として示されているパイプラインの第４段中の
命令が有効であるかどうかを判定する。この点で、命令
が無効である場合、オフチップ・メモリのアクセスおよ
びそれに関連する多数のサイクルの必要が回避される。
【００２３】有効検査論理機構７２は、パイプラインの
出力で、命令が有効であるかどうかを判定し、無効な結
果がレジスタ・ファイルに書き込まれるのを防止する。
有効検査論理機構７０および７２はすでに、他の目的に
使用されており、それを本発明で使用するに過ぎない。
本発明によれば、この点で妥当性検査を行うことによっ
て、ディスパッチ装置が、誤って予想された分岐をブロ
ックとして分割せず、予想が誤っていると判定されたと
きに未処理命令ＦＩＦＯ６６中の適当なビットを無効化
するように修正された場合に、このような分岐を「フラ
ッシュする」ことができる。既存のディスパッチ装置を
このような機能を実行するように修正することは簡単で
ある。
出力で、命令が有効であるかどうかを判定し、無効な結
果がレジスタ・ファイルに書き込まれるのを防止する。
有効検査論理機構７０および７２はすでに、他の目的に
使用されており、それを本発明で使用するに過ぎない。
本発明によれば、この点で妥当性検査を行うことによっ
て、ディスパッチ装置が、誤って予想された分岐をブロ
ックとして分割せず、予想が誤っていると判定されたと
きに未処理命令ＦＩＦＯ６６中の適当なビットを無効化
するように修正された場合に、このような分岐を「フラ
ッシュする」ことができる。既存のディスパッチ装置を
このような機能を実行するように修正することは簡単で
ある。
【００２４】分岐が正しく予想されたかどうかは、分岐
処理論理機構によって判定され、分岐処理論理機構は一
般に、分岐装置で実施される。この論理機構は、実際の
入力信号を与えて未処理命令ＦＩＦＯ６６中の有効ビッ
トを変更する。このタイプの論理機構は、従来、分岐を
有する命令群の後に続く命令群を無効にするために使用
されてきた。
処理論理機構によって判定され、分岐処理論理機構は一
般に、分岐装置で実施される。この論理機構は、実際の
入力信号を与えて未処理命令ＦＩＦＯ６６中の有効ビッ
トを変更する。このタイプの論理機構は、従来、分岐を
有する命令群の後に続く命令群を無効にするために使用
されてきた。
【００２５】図４は、本発明によるディスパッチ装置に
よって実行されるステップを示すフローチャートであ
る。ステップＡで、命令バッファ２６の次の４つの命令
が調べられる。次いで、ストラクチュラル・ハザードに
関する検査が行われる（ステップＢ）。これには、正し
いタイプの機能装置およびメモリ・ポートまたは命令が
必要とする他の資源が使用できるかどうかなどが含まれ
る。ストラクチュラル・ハザードがある場合、命令は保
持される（ステップＣ）。データおよび制御の依存性が
検査され（ステップＤ）、処理されていない依存性があ
る場合、その命令は次のサイクルまで保持される（ステ
ップＣ）。あるオプションでは、命令が、４つの命令か
らなる同じブロック中の第２の分岐であるかどうかを調
べる検査が行われる（ステップＥ）。そうである場合、
その命令は次のサイクルまで保持される。これによっ
て、分岐判定論理機構を複製して同じサイクル（あるい
は、将来のより高速なサイクルのマシンでは同じ数サイ
クル）中の２つの別々の分岐を判定することが不要にな
る。重複論理機構が設けられている場合、ステップＥは
なくなる。最後に、命令が機能装置にディスパッチされ
る（ステップＦ）。
よって実行されるステップを示すフローチャートであ
る。ステップＡで、命令バッファ２６の次の４つの命令
が調べられる。次いで、ストラクチュラル・ハザードに
関する検査が行われる（ステップＢ）。これには、正し
いタイプの機能装置およびメモリ・ポートまたは命令が
必要とする他の資源が使用できるかどうかなどが含まれ
る。ストラクチュラル・ハザードがある場合、命令は保
持される（ステップＣ）。データおよび制御の依存性が
検査され（ステップＤ）、処理されていない依存性があ
る場合、その命令は次のサイクルまで保持される（ステ
ップＣ）。あるオプションでは、命令が、４つの命令か
らなる同じブロック中の第２の分岐であるかどうかを調
べる検査が行われる（ステップＥ）。そうである場合、
その命令は次のサイクルまで保持される。これによっ
て、分岐判定論理機構を複製して同じサイクル（あるい
は、将来のより高速なサイクルのマシンでは同じ数サイ
クル）中の２つの別々の分岐を判定することが不要にな
る。重複論理機構が設けられている場合、ステップＥは
なくなる。最後に、命令が機能装置にディスパッチされ
る（ステップＦ）。
【００２６】上記で指摘したように、１つのオプション
は、発行される命令群当たりに１つの分岐命令しか許可
しないことである。発行される命令群中の分岐の数は、
命令スカラリティに応じて変更することができる。たと
えば、４スカラ・マシンが使用されており、サポートさ
れているアプリケーションでは、５命令おきよりも頻繁
に分岐を有することが統計上まれであると仮定する。こ
の場合、４命令当たりに２つの分岐があることはまれな
ので、各命令群を１つの分岐に制限した場合に多数の未
使用スロットが生じることはまれである。一方、将来の
マシンが１０スカラであり、一度に１０個の命令が発行
される場合、一般に、命令群当たりに２つの分岐があ
り、命令群当たりに１つの分岐しか許可しない場合には
多数の未使用スロットが生じる。したがって、そのよう
な例では、命令群当たりに２つ（しかし、おそらく３つ
ではない）の分岐を許可することが望ましい。
は、発行される命令群当たりに１つの分岐命令しか許可
しないことである。発行される命令群中の分岐の数は、
命令スカラリティに応じて変更することができる。たと
えば、４スカラ・マシンが使用されており、サポートさ
れているアプリケーションでは、５命令おきよりも頻繁
に分岐を有することが統計上まれであると仮定する。こ
の場合、４命令当たりに２つの分岐があることはまれな
ので、各命令群を１つの分岐に制限した場合に多数の未
使用スロットが生じることはまれである。一方、将来の
マシンが１０スカラであり、一度に１０個の命令が発行
される場合、一般に、命令群当たりに２つの分岐があ
り、命令群当たりに１つの分岐しか許可しない場合には
多数の未使用スロットが生じる。したがって、そのよう
な例では、命令群当たりに２つ（しかし、おそらく３つ
ではない）の分岐を許可することが望ましい。
【００２７】図５は、本発明による分岐装置によって実
行されるステップのフローチャートである。分岐命令の
場合、正しい分岐方向が算出される（ステップＧ）。算
出された分岐方向は次いで、予想された分岐方向と比較
され、ターゲット・アドレスが求められる（ステップ
Ｈ）。分岐方向が一致した場合（ステップＩ）、分岐が
条件付きであるかどうかが判定される（ステップＪ）。
分岐が条件付きである場合、その条件に関する試験が行
われる（ステップＫ）。条件が満たされた場合（ステッ
プＬ）、プロセスは完了する。分岐が正しく予想され
（方向とターゲット・アドレスの両方）、条件が満たさ
れている場合、ディスパッチされる命令を修正する必要
はない。分岐が誤って予想され、あるいは条件付き分岐
のいずれかの条件が満たされていない場合、分岐命令は
命令ＦＩＦＯ内に配置される（ステップＭ）。次いで、
分岐命令の後に続くすべての命令に関する有効ビットが
無効状態にセットされる（ステップＮ）。これは、図１
の分岐装置１８が、分岐が誤って予想されたこととを示
し、かつ分岐命令を識別する制御信号を命令ＦＩＦＯ制
御論理機構７１へ送ることによって行うことができる。
制御論理機構７１は次いで、命令情報を未処理命令ＦＩ
ＦＯ６６内に配置し、適当な有効ビットを無効状態にセ
ットする。
行されるステップのフローチャートである。分岐命令の
場合、正しい分岐方向が算出される（ステップＧ）。算
出された分岐方向は次いで、予想された分岐方向と比較
され、ターゲット・アドレスが求められる（ステップ
Ｈ）。分岐方向が一致した場合（ステップＩ）、分岐が
条件付きであるかどうかが判定される（ステップＪ）。
分岐が条件付きである場合、その条件に関する試験が行
われる（ステップＫ）。条件が満たされた場合（ステッ
プＬ）、プロセスは完了する。分岐が正しく予想され
（方向とターゲット・アドレスの両方）、条件が満たさ
れている場合、ディスパッチされる命令を修正する必要
はない。分岐が誤って予想され、あるいは条件付き分岐
のいずれかの条件が満たされていない場合、分岐命令は
命令ＦＩＦＯ内に配置される（ステップＭ）。次いで、
分岐命令の後に続くすべての命令に関する有効ビットが
無効状態にセットされる（ステップＮ）。これは、図１
の分岐装置１８が、分岐が誤って予想されたこととを示
し、かつ分岐命令を識別する制御信号を命令ＦＩＦＯ制
御論理機構７１へ送ることによって行うことができる。
制御論理機構７１は次いで、命令情報を未処理命令ＦＩ
ＦＯ６６内に配置し、適当な有効ビットを無効状態にセ
ットする。
【００２８】一実施形態では、有効検査論理機構７０ま
たは７２は、適当な機能装置中の命令を未処理命令ＦＩ
ＦＯ６６中の適当な命令データと突き合わせることがで
きる。未処理命令ＦＩＦＯ６６は、図３中の番号で示し
たように、命令を常にプログラム順に並べる。しかし、
この順序は、命令のタイプに応じて異なるので機能装置
内では異なるものでよい。有効検査論理機構は、ＯＰコ
ード（または符号化ＯＰコード）を調べ、それがどの機
能装置に対応するかを知ることによって、未処理命令Ｆ
ＩＦＯ６６中のデータを機能装置に合致させることがで
きる。同じタイプのＯＰコードを実行できる複数の機能
装置が活動状態である場合、有効検査論理機構は、ディ
スパッチ装置と同じ優先順位割り当て論理を有する。た
とえば、第１の加算命令は常に、整数加算のために第１
の整数ＡＬＵへ送ることができる。代替実施形態では、
命令が発行されたときに命令ＦＩＦＯ内に機能装置ＩＤ
が置かれる。
たは７２は、適当な機能装置中の命令を未処理命令ＦＩ
ＦＯ６６中の適当な命令データと突き合わせることがで
きる。未処理命令ＦＩＦＯ６６は、図３中の番号で示し
たように、命令を常にプログラム順に並べる。しかし、
この順序は、命令のタイプに応じて異なるので機能装置
内では異なるものでよい。有効検査論理機構は、ＯＰコ
ード（または符号化ＯＰコード）を調べ、それがどの機
能装置に対応するかを知ることによって、未処理命令Ｆ
ＩＦＯ６６中のデータを機能装置に合致させることがで
きる。同じタイプのＯＰコードを実行できる複数の機能
装置が活動状態である場合、有効検査論理機構は、ディ
スパッチ装置と同じ優先順位割り当て論理を有する。た
とえば、第１の加算命令は常に、整数加算のために第１
の整数ＡＬＵへ送ることができる。代替実施形態では、
命令が発行されたときに命令ＦＩＦＯ内に機能装置ＩＤ
が置かれる。
【００２９】一実施形態では、ディスパッチ装置は、各
サイクルごとに単一の分岐命令しか許可しない。したが
って、特定のサイクル中の命令２および３に分岐がある
場合、命令４は次のサイクルまで待機し、第１のサイク
ルでは３つの命令しか送られない。この制限を使用し
て、１組の処理ハードウェア論理機構しか使用せずに適
当な分岐命令を判定することができる。単一サイクル内
に複数の分岐がある可能性がある場合、単一サイクルま
たはその他の短い期間中に複数の分岐命令を正しく予想
できるように、この論理機構を複製する必要があり、し
たがってマイクロプロセッサ上のより多くの面積が必要
になる（非常に短いサイクルのマシンでは複数のサイク
ルが必要になる可能性がある）。
サイクルごとに単一の分岐命令しか許可しない。したが
って、特定のサイクル中の命令２および３に分岐がある
場合、命令４は次のサイクルまで待機し、第１のサイク
ルでは３つの命令しか送られない。この制限を使用し
て、１組の処理ハードウェア論理機構しか使用せずに適
当な分岐命令を判定することができる。単一サイクル内
に複数の分岐がある可能性がある場合、単一サイクルま
たはその他の短い期間中に複数の分岐命令を正しく予想
できるように、この論理機構を複製する必要があり、し
たがってマイクロプロセッサ上のより多くの面積が必要
になる（非常に短いサイクルのマシンでは複数のサイク
ルが必要になる可能性がある）。
【００３０】代替実施形態では、分岐処理ハードウェア
を複製してサイクル当たりに複数の分岐を許可し、それ
によって各サイクルごとに複数の分岐をディスパッチす
ることができる。他の実施形態は、様々な数の機能装置
を有することも、あるいは様々な数のパイプライン段を
有することも、あるいは様々なサイクル当たり許可分岐
数を有することもできる。
を複製してサイクル当たりに複数の分岐を許可し、それ
によって各サイクルごとに複数の分岐をディスパッチす
ることができる。他の実施形態は、様々な数の機能装置
を有することも、あるいは様々な数のパイプライン段を
有することも、あるいは様々なサイクル当たり許可分岐
数を有することもできる。
【００３１】他の代替実施形態では、未処理命令ＦＩＦ
Ｏレジスタ６６内で各段またはサイクルごとに単一の有
効ビットを使用することができる。誤って予想された分
岐ターゲットに関しては、その段またはサイクルに対応
する未処理命令ＦＩＦＯのライン全体を無効化すること
ができる。次いで、ターゲット命令だけでなく、分岐命
令自体、およびその段またはサイクルに対応する同じラ
イン中の最初の命令もフラッシュすることができる。次
いで、分岐命令および同じライン中の最初の命令を再び
ディスパッチする必要がある。この場合も、ハードウェ
アおよび論理機構の複雑さとスループットが兼ね合わさ
れる。
Ｏレジスタ６６内で各段またはサイクルごとに単一の有
効ビットを使用することができる。誤って予想された分
岐ターゲットに関しては、その段またはサイクルに対応
する未処理命令ＦＩＦＯのライン全体を無効化すること
ができる。次いで、ターゲット命令だけでなく、分岐命
令自体、およびその段またはサイクルに対応する同じラ
イン中の最初の命令もフラッシュすることができる。次
いで、分岐命令および同じライン中の最初の命令を再び
ディスパッチする必要がある。この場合も、ハードウェ
アおよび論理機構の複雑さとスループットが兼ね合わさ
れる。
【００３２】本発明の利点は、分岐に関する検査を行う
必要なしにディスパッチ装置を簡略化することができ、
スループットを向上させることができることである。デ
ィスパッチ装置は、サイクル当たりに複数の分岐が許可
されている場合、分岐を機能装置にディスパッチする際
に分岐を探す必要も、あるいは識別する必要もない。単
一の分岐しか許可されていない場合、ディスパッチ装置
は、少なくとも第１の分岐に関する検査を行う必要があ
る。
必要なしにディスパッチ装置を簡略化することができ、
スループットを向上させることができることである。デ
ィスパッチ装置は、サイクル当たりに複数の分岐が許可
されている場合、分岐を機能装置にディスパッチする際
に分岐を探す必要も、あるいは識別する必要もない。単
一の分岐しか許可されていない場合、ディスパッチ装置
は、少なくとも第１の分岐に関する検査を行う必要があ
る。
【００３３】当業者には理解されるように、本発明は、
その趣旨または基本的特性から逸脱せずに他の特定の態
様で具体化することができる。たとえば、機能装置命令
と未処理命令ＦＩＦＯ中の命令データとの間の合致を判
定する有効論理装置の代わりに、未処理命令ＦＩＦＯ中
の対応する特定の位置を識別するタグを機能装置命令に
与えることができる。別法として、ＦＩＦＯではなく他
のデータ記憶構造を使用して命令妥当性データを記憶す
ることができる。パイプラインのそれぞれの異なる領域
に、妥当性ビットを検査する追加論理機構を追加するこ
とができる。たとえば、待ち時間の長い演算が開始され
る（すなわち、浮動小数点除算）ときに、妥当性ビット
を検査し、命令が無効である場合は演算を中止すること
ができる。したがって、前述の説明は好ましい実施形態
を例示するものであり、本発明の範囲について述べた添
付の特許請求の範囲を参照されたい。
その趣旨または基本的特性から逸脱せずに他の特定の態
様で具体化することができる。たとえば、機能装置命令
と未処理命令ＦＩＦＯ中の命令データとの間の合致を判
定する有効論理装置の代わりに、未処理命令ＦＩＦＯ中
の対応する特定の位置を識別するタグを機能装置命令に
与えることができる。別法として、ＦＩＦＯではなく他
のデータ記憶構造を使用して命令妥当性データを記憶す
ることができる。パイプラインのそれぞれの異なる領域
に、妥当性ビットを検査する追加論理機構を追加するこ
とができる。たとえば、待ち時間の長い演算が開始され
る（すなわち、浮動小数点除算）ときに、妥当性ビット
を検査し、命令が無効である場合は演算を中止すること
ができる。したがって、前述の説明は好ましい実施形態
を例示するものであり、本発明の範囲について述べた添
付の特許請求の範囲を参照されたい。
【図１】 本発明を組み込んだマイクロプロセッサの実
施形態のブロック図である。
施形態のブロック図である。
【図２】 従来技術および本発明による、機能装置への
命令の割り当てを示す図である。
命令の割り当てを示す図である。
【図３】 本発明の一実施形態によるパイプライン段お
よび未処理命令ＦＩＦＯの図である。
よび未処理命令ＦＩＦＯの図である。
【図４】 本発明の一実施形態によるディスパッチ装置
の動作のフローチャートである。
の動作のフローチャートである。
【図５】 本発明の一実施形態における分岐装置および
未処理命令ＦＩＦＯ制御論理機構の動作のフローチャー
トである。
未処理命令ＦＩＦＯ制御論理機構の動作のフローチャー
トである。
１０ マイクロプロセッサ １２ 命令キャッシュ １４ 復号装置 １６ プリフェッチ装置 １８ 分岐装置 ２０ 変換索引バッファ ２２ キャッシュ制御／システム・インタフェース ２４ 事前復号装置 ２６ 命令バッファ ２８ ディスパッチ装置
Claims (21)
- 【請求項１】 パイプライン化された複数の機能装置
と、 分岐命令および予想ターゲット命令を含め、複数の命令
を与える少なくとも１つの命令バッファと、 前記命令バッファと前記パイプライン化された複数の機
能装置との間に結合され、分岐命令と予想ターゲット命
令の両方を単一のサイクル中に前記機構装置にディスパ
ッチするように構成された命令ディスパッチ装置とを備
えることを特徴とするマイクロプロセッサ。 - 【請求項２】 さらに、前記パイプライン化された複数
の機能装置中の各命令ごとの追跡データを格納する未処
理命令ＦＩＦＯを備え、前記追跡データが、有効ビット
を含むことを特徴とする請求項１に記載のマイクロプロ
セッサ。 - 【請求項３】 さらに、予想された分岐方向と実際の分
岐方向を比較するように構成され、分岐方向が合致し、
前記分岐が選択されたときに、予想されたターゲット・
アドレスと実際のターゲット・アドレスを比較する分岐
予想論理機構と、 前記予想された分岐方向またはターゲット・アドレスが
誤って予想されたものである場合に、前記未処理命令Ｆ
ＩＦＯ中の前記ターゲット命令およびその後に続く命令
に対応する前記追跡データに関する前記有効ビットを無
効状態にセットするように構成されたＦＩＦＯ制御論理
機構とを備えることを特徴とする請求項２に記載のマイ
クロプロセッサ。 - 【請求項４】 さらに、前記パイプライン式機能装置の
終わりに各命令ごとに前記妥当性ビットを検査し、無効
と判定された命令に関する演算の結果を記憶するのを妨
げるように構成されたパイプラインの終わり有効論理機
構を備えることを特徴とする請求項３に記載のマイクロ
プロセッサ。 - 【請求項５】 さらに、前記機能装置によって待ち時間
の長い演算が行われる前に前記パイプライン式装置の中
間段で各命令ごとに前記妥当性ビットを検査し、無効と
判定された命令に関する待ち時間の長い演算を妨げるよ
うに構成された中間有効論理機構を備えることを特徴と
する請求項３に記載のマイクロプロセッサ。 - 【請求項６】 前記待ち時間の長い演算がオフチップ・
メモリ・アクセスであることを特徴とする請求項５に記
載のマイクロプロセッサ。 - 【請求項７】 前記命令ディスパッチ装置がさらに、所
与のサイクル中に前記機能装置に単一の分岐命令しかデ
ィスパッチできないように構成されることを特徴とする
請求項１に記載のマイクロプロセッサ。 - 【請求項８】 前記命令ディスパッチ装置がさらに、所
与のサイクル中に前記機能装置に所定数の分岐命令しか
ディスパッチできないように構成されることを特徴とす
る請求項１に記載のマイクロプロセッサ。 - 【請求項９】 パイプライン化された複数の機能装置
と、 分岐命令および予想ターゲット命令を含め、複数の命令
を与える少なくとも１つの命令バッファと、 前記命令バッファと前記パイプライン化された複数の機
能装置との間に結合され、分岐命令と予想ターゲット命
令の両方を単一のサイクル中に前記機構装置にディスパ
ッチするように構成された命令ディスパッチ装置と、 有効ビットを含み、前記パイプライン化された複数の機
能装置中の各命令ごとの追跡データを含む未処理命令Ｆ
ＩＦＯと、 前記予想された分岐方向が正しく予想されているかどう
かを判定するように構成された分岐予想論理機構と、 前記予想されたターゲット命令が誤って予想されたもの
である場合に、前記未処理命令ＦＩＦＯ中の前記ターゲ
ット命令およびその後に続く命令に対応する前記追跡デ
ータに関する前記有効ビットを無効状態にセットするよ
うに構成されたＦＩＦＯ制御論理機構と、 前記パイプライン式機能装置の終わりに各命令ごとに前
記妥当性ビットを検査し、無効と判定された命令に関す
る演算の結果を記憶するのを妨げるように構成されたパ
イプラインの終わり有効論理機構とを備えることを特徴
とするマイクロプロセッサ。 - 【請求項１０】 さらに、前記機能装置によって待ち時
間の長い演算が行われる前に前記パイプライン式装置の
中間段で各命令ごとに前記妥当性ビットを検査し、無効
と判定された命令に関する待ち時間の長い演算を妨げる
ように構成された中間有効論理機構を備えることを特徴
とする請求項９に記載のマイクロプロセッサ。 - 【請求項１１】 前記待ち時間の長い演算がオフチップ
・メモリ・アクセスであることを特徴とする請求項１０
に記載のマイクロプロセッサ。 - 【請求項１２】 前記命令ディスパッチ装置がさらに、
所与のサイクル中に前記機能装置に所定数の分岐命令し
かディスパッチできないように構成されることを特徴と
する請求項１０に記載のマイクロプロセッサ。 - 【請求項１３】 前記所定の数が１であることを特徴と
する請求項１２に記載のマイクロプロセッサ。 - 【請求項１４】 パイプライン化された複数の機能装置
と、少なくとも１つの命令バッファと、命令ディスパッ
チ装置とを有するマイクロプロセッサを動作させる方法
であって、 分岐命令および予想ターゲット命令を含め、複数の命令
を前記命令バッファに与える要素を供給するステップ
と、 前記ディスパッチ装置を用いて分岐命令と予想ターゲッ
ト命令の両方を単一のサイクル中に前記機能装置にディ
スパッチする要素を供給するステップとを含むことを特
徴とする方法。 - 【請求項１５】 未処理命令ＦＩＦＯ中の前記パイプラ
イン化された複数の機能装置中の各命令ごとの追跡デー
タを記憶する要素を供給し、前記追跡データが有効ビッ
トを含むステップを含むことを特徴とする請求項１４に
記載の方法。 - 【請求項１６】 前記予想された分岐方向が正しく予想
されているかどうかを判定する要素を供給するステップ
と、 前記予想されたターゲット命令が誤って予想されたもの
である場合に、前記未処理命令ＦＩＦＯ中の前記ターゲ
ット命令およびその後に続く命令に対応する前記追跡デ
ータに関する前記有効ビットを無効状態にセットする要
素を供給するステップとを含むことを特徴とする請求項
１５に記載の方法。 - 【請求項１７】 さらに、 パイプラインの終わり有効論理機構において、前記パイ
プライン式機能装置の終わりに各命令ごとに前記妥当性
ビットを検査する要素を提供するステップと、 無効と判定された命令に関する演算の結果を記憶するの
を妨げる要素を供給するステップとを含むことを特徴と
する請求項１６に記載の方法。 - 【請求項１８】 さらに、 中間有効論理機構において、前記機能装置によって待ち
時間の長い演算が行われる前に前記パイプライン式装置
の中間段で各命令ごとに前記妥当性ビットを検査する要
素を供給するステップと、 無効と判定された命令に関する待ち時間の長い演算を妨
げるステップとを含むことを特徴とする請求項１６に記
載の方法。 - 【請求項１９】 所与のサイクル中に前記命令ディスパ
ッチ装置が前記機能装置に所定数の分岐命令しかディス
パッチできないようにするステップを含むことを特徴と
する請求項１４に記載の方法。 - 【請求項２０】 前記所定の数が１であることを特徴と
する請求項１９に記載の方法。 - 【請求項２１】 メモリと、 前記メモリに結合されたマイクロプロセッサとを備え、
前記マイクロプロセッサが、 パイプライン化された複数の機能装置と、 分岐命令および予想ターゲット命令を含め、複数の命令
を与える少なくとも１つの命令バッファと、 前記命令バッファと前記パイプライン化された複数の機
能装置との間に結合され、分岐命令と予想ターゲット命
令の両方を単一のサイクル中に前記機構装置にディスパ
ッチするように構成された命令ディスパッチ装置とを含
むことを特徴とするコンピュータ・システム。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/569,725 US5809324A (en) | 1995-12-07 | 1995-12-07 | Multiple instruction dispatch system for pipelined microprocessor without branch breaks |
| US08/569,725 | 1995-12-07 |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| JPH09274565A true JPH09274565A (ja) | 1997-10-21 |
| JPH09274565A5 JPH09274565A5 (ja) | 2004-10-21 |
| JP3779012B2 JP3779012B2 (ja) | 2006-05-24 |
Family
ID=24276603
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33912596A Expired - Lifetime JP3779012B2 (ja) | 1995-12-07 | 1996-12-05 | 分岐による中断のないパイプライン化されたマイクロプロセッサ及びその動作方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5809324A (ja) |
| EP (1) | EP0778519B1 (ja) |
| JP (1) | JP3779012B2 (ja) |
| KR (1) | KR100431975B1 (ja) |
| DE (1) | DE69626263T2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7636837B2 (en) | 2003-05-28 | 2009-12-22 | Fujitsu Limited | Apparatus and method for controlling instructions at time of failure of branch prediction |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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