JPH09274565A5

JPH09274565A5 -

Info

Publication number: JPH09274565A5
Application number: JP1996339125A
Authority: JP
Filing date: 1996-12-05
Publication date: 2004-10-21
Anticipated expiration: 2016-12-05

Claims

パイプライン化された複数の機能装置（３２−４６）と、少なくとも１つの命令バッファ（２６）と、命令ディスパッチ装置（２８）とを有するマイクロプロセッサであって、前記パイプライン化された複数の機能装置（３２−４６）中の各命令ごとの追跡データを格納する未処理命令ＦＩＦＯ（６６）を備え、その追跡データが有効ビットを含み、前記命令ディスパッチ装置が前記命令バッファと前記パイプライン化された複数の機能装置との間に結合され、前記少なくとも１つの命令バッファが分岐命令と予想ターゲット命令を含む複数の命令を備え、かつ前記命令ディスパッチ装置が分岐命令と予想ターゲット命令の両方を単一のサイクル中に前記機構装置にディスパッチするように構成されたことを特徴とするマイクロプロセッサ。
さらに、予想された分岐方向と実際の分岐方向を比較するように構成され、分岐方向が合致し、前記分岐が選択されたときに、予想されたターゲット・アドレスと実際のターゲット・アドレスを比較する分岐予想論理機構（１８）と、
前記予想された分岐方向またはターゲット・アドレスが誤って予想されたものである場合に、前記未処理命令ＦＩＦＯ中の前記ターゲット命令およびその後に続く命令に対応する前記追跡データに関する前記有効ビットを無効状態にセットするように構成されたＦＩＦＯ制御論理機構（７１）と
を備えることを特徴とする請求項１に記載のマイクロプロセッサ。
さらに、前記パイプライン式機能装置の終わりに各命令ごとに前記妥当性ビットを検査し、無効と判定された命令に関する演算の結果を記憶するのを妨げるように構成されたパイプラインの終わり有効論理機構（３２）を備えることを特徴とする請求項２に記載のマイクロプロセッサ。
さらに、前記機能装置によって待ち時間の長い演算が行われる前に前記パイプライン式装置の中間段で各命令ごとに前記妥当性ビットを検査し、無効と判定された命令に関する待ち時間の長い演算を妨げるように構成された中間有効論理機構（７０）を備えることを特徴とする請求項２に記載のマイクロプロセッサ。
前記待ち時間の長い演算がオフチップ・メモリ・アクセスであることを特徴とする請求項４に記載のマイクロプロセッサ。
前記命令ディスパッチ装置がさらに、所与のサイクル中に前記機能装置に単一の分岐命令しかディスパッチできないように構成されることを特徴とする請求項１に記載のマイクロプロセッサ。
前記命令ディスパッチ装置がさらに、所与のサイクル中に前記機能装置に所定数の分岐命令しかディスパッチできないように構成されることを特徴とする請求項１に記載のマイクロプロセッサ。
前記所定の数が１であることを特徴とする請求項７に記載のマイクロプロセッサ。
パイプライン化された複数の機能装置（３２−４６）と、少なくとも１つの命令バッファ（２６）と、命令ディスパッチ装置（２８）とを有するマイクロプロセッサを動作させる方法であって、分岐命令および予想ターゲット命令を含む複数の命令を前記命令バッファに与える要素を提供するステップと、前記ディスパッチ装置を用いて分岐命令と予想ターゲット命令の両方を単一のサイクル中に前記機能装置にディスパッチする要素を前記命令バッファから供給するステップと、前記パイプライン化された複数の機能装置中の各命令ごとに、有効ビットを含む追跡データを未処理命令ＦＩＦＯ中に記憶させる要素を提供するステップとを含むことを特徴とする方法。
前記予想された分岐方向が正しく予想されているかどうかを判定する要素を提供するステップと、前記予想されたターゲット命令が誤って予想されたものである場合に、前記未処理命令ＦＩＦＯ中の前記ターゲット命令およびその後に続く命令に対応する前記追跡データに関する前記有効ビットを無効状態にセットする要素を提供するステップとを含むことを特徴とする請求項９に記載の方法。
さらに、パイプラインの終わり有効論理機構において、前記パイプライン式機能装置の終わりに各命令ごとに前記妥当性ビットを検査する要素を提供するステップと、有効と判定された命令に関する演算の結果を記憶するのを妨げる要素を提供するステップとを含むことを特徴とする請求項１０に記載の方法。
さらに、中間有効論理機構において、前記機能装置によって待ち時間の長い演算が行われる前に前記パイプライン式装置の中間段で各命令ごとに前記妥当性ビットを検査する要素を提供するステップと、無効と判定された命令に関する待ち時間の長い演算を妨げるステップとを含むことを特徴とする請求項１０に記載の方法。
所与のサイクル中に前記命令ディスパッチ装置が前記機能装置に所定数の分岐命令しかディスパッチできないようにするステップを含むことを特徴とする請求項９に記載の方法。
前記所定の数が１であることを特徴とする請求項１３に記載の方法。
メモリと、前記メモリに結合されたマイクロプロセッサとを備え、前記マイクロプロセッサが前記請求項１ないし８に記載のいずれかの１つであることを特徴とするコンピュータ・システム。