JPH09274793A - ダイナミックランダムアクセスメモリ - Google Patents
ダイナミックランダムアクセスメモリInfo
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- JPH09274793A JPH09274793A JP8082656A JP8265696A JPH09274793A JP H09274793 A JPH09274793 A JP H09274793A JP 8082656 A JP8082656 A JP 8082656A JP 8265696 A JP8265696 A JP 8265696A JP H09274793 A JPH09274793 A JP H09274793A
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Abstract
(57)【要約】
【課題】 リフレッシュタイム試験に要する試験作業時
間を短縮する。 【解決手段】 リフレッシュテストモード信号ＴＭがＬ
状態であれば通常動作モードであり、Ｈ状態であればリ
フレッシュタイム試験モードである。通常動作モードで
あればコンデンサＣ２及びＣ３が並列に用いられてチャ
ージポンプの動作がなされ、ワード線駆動用昇圧電圧Ｖ
Ｂが効果的に高められる。一方、リフレッシュタイム試
験モードでは、コンデンサＣ２のみが用いられてチャー
ジポンプの動作がなされ、通常動作モードに比べてワー
ド線駆動用昇圧電圧ＶＢの電圧が低く抑えられる。ワー
ド線駆動用昇圧電圧ＶＢが低く抑えられると、リフレッ
シュ余裕時間が短縮されるため、リフレッシュタイム試
験に要する試験作業時間が短縮される。
間を短縮する。 【解決手段】 リフレッシュテストモード信号ＴＭがＬ
状態であれば通常動作モードであり、Ｈ状態であればリ
フレッシュタイム試験モードである。通常動作モードで
あればコンデンサＣ２及びＣ３が並列に用いられてチャ
ージポンプの動作がなされ、ワード線駆動用昇圧電圧Ｖ
Ｂが効果的に高められる。一方、リフレッシュタイム試
験モードでは、コンデンサＣ２のみが用いられてチャー
ジポンプの動作がなされ、通常動作モードに比べてワー
ド線駆動用昇圧電圧ＶＢの電圧が低く抑えられる。ワー
ド線駆動用昇圧電圧ＶＢが低く抑えられると、リフレッ
シュ余裕時間が短縮されるため、リフレッシュタイム試
験に要する試験作業時間が短縮される。
Description
【０００１】
【発明の属する技術分野】本発明は、蓄積電荷によって
ビットデータを記憶する、マトリックス状に配置された
メモリキャパシタを用いたメモリセルを、ワード線ドラ
イバで駆動されたワード線、及び列セレクタで選択され
たビット線によって選択し、該ビット線を経て書き込み
アクセス、及び読み出しアクセスを行うようにしたダイ
ナミックランダムアクセスメモリに係り、特に、メモリ
セルでビットデータを記憶するための蓄積電荷の時間経
過に従った減衰により、メモリセルへビットデータを書
き込んでからリフレッシュタイム仕様規定で定められる
リフレッシュ余裕時間の経過後に、記憶されるビットデ
ータが失われないことを保証することで、該リフレッシ
ュタイム仕様規定が満たされている良品であることを保
証するために行うリフレッシュタイム試験に要する試験
作業時間を短縮することで、該リフレッシュタイム試験
の能率向上や、試験コスト削減を図ることができるダイ
ナミックランダムアクセスメモリに関する。
ビットデータを記憶する、マトリックス状に配置された
メモリキャパシタを用いたメモリセルを、ワード線ドラ
イバで駆動されたワード線、及び列セレクタで選択され
たビット線によって選択し、該ビット線を経て書き込み
アクセス、及び読み出しアクセスを行うようにしたダイ
ナミックランダムアクセスメモリに係り、特に、メモリ
セルでビットデータを記憶するための蓄積電荷の時間経
過に従った減衰により、メモリセルへビットデータを書
き込んでからリフレッシュタイム仕様規定で定められる
リフレッシュ余裕時間の経過後に、記憶されるビットデ
ータが失われないことを保証することで、該リフレッシ
ュタイム仕様規定が満たされている良品であることを保
証するために行うリフレッシュタイム試験に要する試験
作業時間を短縮することで、該リフレッシュタイム試験
の能率向上や、試験コスト削減を図ることができるダイ
ナミックランダムアクセスメモリに関する。
【０００２】
【従来の技術】従来から用いられているＲＡＭ（random
access memory）には、ダイナミックランダムアクセス
メモリ（dynamic random access memory：以降、ＤＲＡ
Ｍと称する）がある。このＤＲＡＭでは、各メモリセル
が備えるメモリキャパシタに蓄積された電荷によって、
ビットデータを記憶する。ＤＲＡＭでは、メモリキャパ
シタの蓄積電荷の有無や多寡によって、ビットデータを
記憶するようにしている。又、ＤＲＡＭでは、マトリッ
クス状に配置されたこのようなメモリセルを、行デコー
ダで駆動されたワード線、及び列セレクタで選択された
ビット線によって選択し、該ビット線を経て書き込みア
クセス、及び読み出しアクセス、更にはリフレッシュ動
作を行うようにしている。
access memory）には、ダイナミックランダムアクセス
メモリ（dynamic random access memory：以降、ＤＲＡ
Ｍと称する）がある。このＤＲＡＭでは、各メモリセル
が備えるメモリキャパシタに蓄積された電荷によって、
ビットデータを記憶する。ＤＲＡＭでは、メモリキャパ
シタの蓄積電荷の有無や多寡によって、ビットデータを
記憶するようにしている。又、ＤＲＡＭでは、マトリッ
クス状に配置されたこのようなメモリセルを、行デコー
ダで駆動されたワード線、及び列セレクタで選択された
ビット線によって選択し、該ビット線を経て書き込みア
クセス、及び読み出しアクセス、更にはリフレッシュ動
作を行うようにしている。
【０００３】ＤＲＡＭでは、記憶するビットデータに応
じた蓄積電荷が、ＭＯＳ（metal oxide semiconductor
）トランジスタの漏れ電流や、半導体基板表面での再
結合により、時間経過に従って減少する。このため、Ｄ
ＲＡＭでは、一定周期で各メモリセルに対してリフレッ
シュ動作を行うことが特徴となっている。
じた蓄積電荷が、ＭＯＳ（metal oxide semiconductor
）トランジスタの漏れ電流や、半導体基板表面での再
結合により、時間経過に従って減少する。このため、Ｄ
ＲＡＭでは、一定周期で各メモリセルに対してリフレッ
シュ動作を行うことが特徴となっている。
【０００４】図１は、従来から用いられている一般的な
ＤＲＡＭの構成を示すブロック図である。
ＤＲＡＭの構成を示すブロック図である。
【０００５】この図１に示される従来例において、メモ
リセルＭＣがマトリックス状に配置され、メモリマトリ
ックスを構成している。このようなメモリマトリックス
に対して、ワード線駆動昇圧回路ＢＴからのワード線駆
動用昇圧電圧ＶＢを用いてワード線ドライバＷＤによっ
て駆動されるワード線ＷＬ０、ＷＬ１、及び、列セレク
タＣＳＥＬで選択されたビット線ＢＬ０〜ＢＬ３、（Ｂ
Ｌ０バー）〜（ＢＬ３バー）によって、所望のメモリセ
ルＭＣが選択され、選択された該ビット線ＢＬ０〜ＢＬ
３、（ＢＬ０バー）〜（ＢＬ３バー）を経て書き込みア
クセス、及び読み出しアクセス、あるいはリフレッシュ
動作のアクセスがなされる。列セレクタＣＳＥＬは、ビ
ット線ＢＬ０〜ＢＬ３、（ＢＬ０バー）〜（ＢＬ３バ
ー）の対の毎に、ＮチャネルＭＯＳトランジスタＴＮＡ
及びＴＮＢを有する。これらＮチャネルＭＯＳトランジ
スタＴＮＡ及びＴＮＢは、列デコーダが出力する信号Ｙ
０〜Ｙ３に従って動作する。
リセルＭＣがマトリックス状に配置され、メモリマトリ
ックスを構成している。このようなメモリマトリックス
に対して、ワード線駆動昇圧回路ＢＴからのワード線駆
動用昇圧電圧ＶＢを用いてワード線ドライバＷＤによっ
て駆動されるワード線ＷＬ０、ＷＬ１、及び、列セレク
タＣＳＥＬで選択されたビット線ＢＬ０〜ＢＬ３、（Ｂ
Ｌ０バー）〜（ＢＬ３バー）によって、所望のメモリセ
ルＭＣが選択され、選択された該ビット線ＢＬ０〜ＢＬ
３、（ＢＬ０バー）〜（ＢＬ３バー）を経て書き込みア
クセス、及び読み出しアクセス、あるいはリフレッシュ
動作のアクセスがなされる。列セレクタＣＳＥＬは、ビ
ット線ＢＬ０〜ＢＬ３、（ＢＬ０バー）〜（ＢＬ３バ
ー）の対の毎に、ＮチャネルＭＯＳトランジスタＴＮＡ
及びＴＮＢを有する。これらＮチャネルＭＯＳトランジ
スタＴＮＡ及びＴＮＢは、列デコーダが出力する信号Ｙ
０〜Ｙ３に従って動作する。
【０００６】ここで、書き込みアクセスの際には、入力
データはＤＩ及び（ＤＩバー）、バッファゲートＢ１及
びＢ２、データ線ＤＬ及び（ＤＬバー）を経て列セレク
タＣＳＥＬへ入力され、該列セレクタＣＳＥＬにて選択
されている１対のビット線ＢＬ０〜ＢＬ３、（ＢＬ０バ
ー）〜（ＢＬ３バー）へと伝達され，選択される所望の
メモリセルＭＣに書き込まれる。
データはＤＩ及び（ＤＩバー）、バッファゲートＢ１及
びＢ２、データ線ＤＬ及び（ＤＬバー）を経て列セレク
タＣＳＥＬへ入力され、該列セレクタＣＳＥＬにて選択
されている１対のビット線ＢＬ０〜ＢＬ３、（ＢＬ０バ
ー）〜（ＢＬ３バー）へと伝達され，選択される所望の
メモリセルＭＣに書き込まれる。
【０００７】一方、読み出しアクセスの際には、読み出
し対象となる所望のメモリセルＭＣに記憶されるビット
データが、列セレクタＣＳＥＬにて選択されたビット線
ＢＬ０〜ＢＬ３、（ＢＬ０バー）〜（ＢＬ３バー）を経
て該列セレクタＣＳＥＬへと入力され、データ線ＤＬ及
び（ＤＬバー）、バッファゲートＢ３及びＢ４を経て当
該ＤＲＡＭの外部へと、出力データＤＯ及び（ＤＯバ
ー）としてビットデータが読み出される。このような読
み出しアクセスの際に、ビット線ＢＬ０〜ＢＬ３、（Ｂ
Ｌ０バー）〜（ＢＬ３バー）にある、選択されたメモリ
セルＭＣに記憶されるビットデータは、図示されないセ
ンスアンプタイミング回路が出力するセンス信号ＳＡＰ
及び（ＳＡＮバー）によって制御されるセンスアンプＳ
Ａによって増幅される。
し対象となる所望のメモリセルＭＣに記憶されるビット
データが、列セレクタＣＳＥＬにて選択されたビット線
ＢＬ０〜ＢＬ３、（ＢＬ０バー）〜（ＢＬ３バー）を経
て該列セレクタＣＳＥＬへと入力され、データ線ＤＬ及
び（ＤＬバー）、バッファゲートＢ３及びＢ４を経て当
該ＤＲＡＭの外部へと、出力データＤＯ及び（ＤＯバ
ー）としてビットデータが読み出される。このような読
み出しアクセスの際に、ビット線ＢＬ０〜ＢＬ３、（Ｂ
Ｌ０バー）〜（ＢＬ３バー）にある、選択されたメモリ
セルＭＣに記憶されるビットデータは、図示されないセ
ンスアンプタイミング回路が出力するセンス信号ＳＡＰ
及び（ＳＡＮバー）によって制御されるセンスアンプＳ
Ａによって増幅される。
【０００８】図２は、この従来例で用いられるワード線
駆動昇圧回路ＢＴの回路図である。又、図３は、同じく
この従来例で用いられるワード線ドライバＷＤの回路図
である。
駆動昇圧回路ＢＴの回路図である。又、図３は、同じく
この従来例で用いられるワード線ドライバＷＤの回路図
である。
【０００９】まず、ワード線駆動昇圧回路ＢＴは図２に
示されるごとく、ＮチャネルＭＯＳトランジスタＴＮ１
及びＴＮ２と、コンデンサＣ１とにより構成されてい
る。又、ワード線ドライバＷＤは図３に示されるよう
に、デコーダＧ１と、インバータＩ１と、ＮチャネルＭ
ＯＳトランジスタＴＮ３〜ＴＮ５とにより構成されてい
る。ここで、図３ではデコーダＧ１がＡＮＤ論理ゲート
のシンボル図記号で示されているが、このデコーダＧ１
は一般的なＡＮＤ論理演算に特に限られず、当該ＤＲＡ
Ｍのデコードを行う所定の論理演算を行うものとなって
いる。
示されるごとく、ＮチャネルＭＯＳトランジスタＴＮ１
及びＴＮ２と、コンデンサＣ１とにより構成されてい
る。又、ワード線ドライバＷＤは図３に示されるよう
に、デコーダＧ１と、インバータＩ１と、ＮチャネルＭ
ＯＳトランジスタＴＮ３〜ＴＮ５とにより構成されてい
る。ここで、図３ではデコーダＧ１がＡＮＤ論理ゲート
のシンボル図記号で示されているが、このデコーダＧ１
は一般的なＡＮＤ論理演算に特に限られず、当該ＤＲＡ
Ｍのデコードを行う所定の論理演算を行うものとなって
いる。
【００１０】図４は、これらワード線駆動昇圧回路ＢＴ
及びワード線ドライバＷＤの動作を示すタイムチャート
である。
及びワード線ドライバＷＤの動作を示すタイムチャート
である。
【００１１】ここで、図４のタイムチャートを用いて、
ワード線駆動昇圧回路ＢＴ及びワード線ドライバＷＤの
動作を説明する。
ワード線駆動昇圧回路ＢＴ及びワード線ドライバＷＤの
動作を説明する。
【００１２】まず、ＤＲＡＭのメモリセルＭＣをアクセ
スする際、アドレス信号ＡＤが入力される。このアドレ
ス信号ＡＤが当該ＤＲＡＭを選択する場合、デコーダＧ
１の出力する信号Ｂは時刻ｔ１で立ち上がる。ここで、
時刻ｔ１で信号Ｂが立ち上がると、これに伴って時刻ｔ
２では、ＮチャネルＭＯＳトランジスタＴＮ３の出力側
の信号Ｃも立ち上がり始める。
スする際、アドレス信号ＡＤが入力される。このアドレ
ス信号ＡＤが当該ＤＲＡＭを選択する場合、デコーダＧ
１の出力する信号Ｂは時刻ｔ１で立ち上がる。ここで、
時刻ｔ１で信号Ｂが立ち上がると、これに伴って時刻ｔ
２では、ＮチャネルＭＯＳトランジスタＴＮ３の出力側
の信号Ｃも立ち上がり始める。
【００１３】時刻ｔ３では、信号φが立ち上がり始め
る。すると、時刻ｔ４では、該信号φの立ち上がりに伴
って、まずワード線駆動用昇圧電圧ＶＢが立ち上がり始
め、又ワード線ＷＬも立ち上がり始める。このようにワ
ード線ＷＬが立ち上がると図３に示される寄生コンデン
サＣａによって信号Ｃが上昇されるため、該信号Ｃはこ
の図４のタイムチャートに示されるごとく、時刻ｔ５以
降更に上昇し、電源電圧ＶＤＤ以上に上昇する。
る。すると、時刻ｔ４では、該信号φの立ち上がりに伴
って、まずワード線駆動用昇圧電圧ＶＢが立ち上がり始
め、又ワード線ＷＬも立ち上がり始める。このようにワ
ード線ＷＬが立ち上がると図３に示される寄生コンデン
サＣａによって信号Ｃが上昇されるため、該信号Ｃはこ
の図４のタイムチャートに示されるごとく、時刻ｔ５以
降更に上昇し、電源電圧ＶＤＤ以上に上昇する。
【００１４】続いて時刻ｔ６では、信号Ａが立ち上がり
始める。すると、該信号Ａの立ち上がりに伴って時刻ｔ
７では、ワード線駆動用昇圧電圧ＶＢの立ち上がりが更
にブーストされ、又該ワード線駆動用昇圧電圧ＶＢのブ
ーストに伴ってワード線ＷＬの立ち上がりも更にブース
トされる。これらワード線駆動用昇圧電圧ＶＢ及びワー
ド線ＷＬは、時刻ｔ７以降でこのようにブーストされる
ため、電源電圧ＶＤＤ以上となる。又、このようにワー
ド線ＷＬが立ち上がり、ブーストされて電圧が上昇され
ると、当該ＤＲＡＭの該ワード線ＷＬに対応するメモリ
セルＭＣが選択され、アクセスが可能となる。
始める。すると、該信号Ａの立ち上がりに伴って時刻ｔ
７では、ワード線駆動用昇圧電圧ＶＢの立ち上がりが更
にブーストされ、又該ワード線駆動用昇圧電圧ＶＢのブ
ーストに伴ってワード線ＷＬの立ち上がりも更にブース
トされる。これらワード線駆動用昇圧電圧ＶＢ及びワー
ド線ＷＬは、時刻ｔ７以降でこのようにブーストされる
ため、電源電圧ＶＤＤ以上となる。又、このようにワー
ド線ＷＬが立ち上がり、ブーストされて電圧が上昇され
ると、当該ＤＲＡＭの該ワード線ＷＬに対応するメモリ
セルＭＣが選択され、アクセスが可能となる。
【００１５】メモリセルＭＣへのアクセスが可能な期間
が終了すると、アドレス信号ＡＤが変更され、時刻ｔ１
０で信号Ｂが立ち下がり始める。該信号Ｂが立ち下がる
と、信号Ｃも時刻ｔ１１で立ち下がり始め、又ワード線
ＷＬも立ち下がり始める。時刻ｔ１２ではワード線ＷＬ
が電圧ＶＳＳとなっており、メモリセルＭＣの選択が完
全に終了している。
が終了すると、アドレス信号ＡＤが変更され、時刻ｔ１
０で信号Ｂが立ち下がり始める。該信号Ｂが立ち下がる
と、信号Ｃも時刻ｔ１１で立ち下がり始め、又ワード線
ＷＬも立ち下がり始める。時刻ｔ１２ではワード線ＷＬ
が電圧ＶＳＳとなっており、メモリセルＭＣの選択が完
全に終了している。
【００１６】なお、この後時刻ｔ１３では、信号（φバ
ー）が立ち上がり始める。このように信号（φバー）が
立ち上がると、時刻ｔ１４ではワード線駆動用昇圧電圧
ＶＢが立ち下がり始めている。
ー）が立ち上がり始める。このように信号（φバー）が
立ち上がると、時刻ｔ１４ではワード線駆動用昇圧電圧
ＶＢが立ち下がり始めている。
【００１７】以上、図４のタイムチャートを用いて説明
した通り、図３のワード線ドライバＷＤによって、入力
されるアドレス信号ＡＤに対応するワード線ＷＬを選択
し、該ワード線ＷＬに対応するメモリセルＭＣを選択す
ることができる。この際、図２に示されるワード線駆動
昇圧回路ＢＴによって、選択されるワード線ＷＬの電圧
は電源電圧ＶＤＤ以上にブーストされる。このようにワ
ード線ＷＬの電圧が上昇されると、書き込みアクセスの
際にはメモリセルＭＣへのビットデータに対応する電荷
の蓄積をより確実に行うことが可能となり、又読み出し
アクセスの際にはメモリセルＭＣに貯えられる電荷に対
応する電圧をより確実に読み出すことが可能となる。
した通り、図３のワード線ドライバＷＤによって、入力
されるアドレス信号ＡＤに対応するワード線ＷＬを選択
し、該ワード線ＷＬに対応するメモリセルＭＣを選択す
ることができる。この際、図２に示されるワード線駆動
昇圧回路ＢＴによって、選択されるワード線ＷＬの電圧
は電源電圧ＶＤＤ以上にブーストされる。このようにワ
ード線ＷＬの電圧が上昇されると、書き込みアクセスの
際にはメモリセルＭＣへのビットデータに対応する電荷
の蓄積をより確実に行うことが可能となり、又読み出し
アクセスの際にはメモリセルＭＣに貯えられる電荷に対
応する電圧をより確実に読み出すことが可能となる。
【００１８】ここで、図１に示されるメモリセルＭＣ
は、図５に示されるように、アクセストランジスタＴＧ
とメモリキャパシタＣＭとによって構成されている。Ｖ
ｐはプレート電位（電圧）である。
は、図５に示されるように、アクセストランジスタＴＧ
とメモリキャパシタＣＭとによって構成されている。Ｖ
ｐはプレート電位（電圧）である。
【００１９】ＤＲＡＭでは、メモリセルが有する図５に
示される符号ＣＭのようなメモリキャパシタの蓄積電荷
によって、ビットデータを記憶するようになっている。
この蓄積電荷は、ＭＯＳトランジスタの漏れ電流や、半
導体基板表面での再結合により、時間経過に従って減少
してしまう。又、メモリキャパシタの蓄積電荷が減少し
過ぎると、書き込まれたビットデータが失われてしま
う。
示される符号ＣＭのようなメモリキャパシタの蓄積電荷
によって、ビットデータを記憶するようになっている。
この蓄積電荷は、ＭＯＳトランジスタの漏れ電流や、半
導体基板表面での再結合により、時間経過に従って減少
してしまう。又、メモリキャパシタの蓄積電荷が減少し
過ぎると、書き込まれたビットデータが失われてしま
う。
【００２０】時間経過に従って蓄積電荷が漸次減少され
るものの、メモリセルへ書き込んだビットデータが保持
されることが保証される時間（以降、リフレッシュ余裕
時間と称する）を、一般的なＤＲＡＭではリフレッシュ
タイム仕様規定として規定し、ビットデータが保持でき
ることを保証している。従って、このようなリフレッシ
ュタイム仕様規定が定められたＤＲＡＭを用いる場合、
リフレッシュ余裕時間以内でそれぞれのメモリセルに対
するリフレッシュ動作を行えば、蓄積電荷の時間経過に
従った減衰によってメモリセルへ書き込んだビットデー
タが失われてしまうことがない。
るものの、メモリセルへ書き込んだビットデータが保持
されることが保証される時間（以降、リフレッシュ余裕
時間と称する）を、一般的なＤＲＡＭではリフレッシュ
タイム仕様規定として規定し、ビットデータが保持でき
ることを保証している。従って、このようなリフレッシ
ュタイム仕様規定が定められたＤＲＡＭを用いる場合、
リフレッシュ余裕時間以内でそれぞれのメモリセルに対
するリフレッシュ動作を行えば、蓄積電荷の時間経過に
従った減衰によってメモリセルへ書き込んだビットデー
タが失われてしまうことがない。
【００２１】図６は、この従来例のＤＲＡＭにおける書
き込みアクセスの動作を示すタイムチャートである。
き込みアクセスの動作を示すタイムチャートである。
【００２２】この図６では、「Ｖ（×××）」で示され
るごとく、（×××）の符号で示される各信号の電圧の
タイミングが示される。又、本従来例はこの図６におい
て、ワード線ＷＬ０のタイムチャートが実線ＷＬＡで示
され、メモリキャパシタ電圧ＤＴのタイムチャートが実
線ＤＡで示される。なお、この図６におけるワード線Ｗ
Ｌ０の一点鎖線ＷＬＢ、及びメモリキャパシタ電圧ＤＴ
の一点鎖線ＤＢは、後述する本発明の実施形態のタイム
チャートである。
るごとく、（×××）の符号で示される各信号の電圧の
タイミングが示される。又、本従来例はこの図６におい
て、ワード線ＷＬ０のタイムチャートが実線ＷＬＡで示
され、メモリキャパシタ電圧ＤＴのタイムチャートが実
線ＤＡで示される。なお、この図６におけるワード線Ｗ
Ｌ０の一点鎖線ＷＬＢ、及びメモリキャパシタ電圧ＤＴ
の一点鎖線ＤＢは、後述する本発明の実施形態のタイム
チャートである。
【００２３】この図６に示されるように、本従来例のＤ
ＲＡＭでは書き込みアクセスに際して、まず時刻ｔ３１
において、ワード線ＷＬ０が立ち上がる。続いて時刻ｔ
３２で入力データＤＩが入力される。又、時刻ｔ３１で
立ち上がり電源電圧ＶＤＤとなったワード線ＷＬ０は、
時刻ｔ３３において更に電圧が上昇される。これは、図
２を用いて前述したワード線駆動昇圧回路ＢＴから供給
されるワード線駆動用昇圧電圧ＶＢを、ワード線ドライ
バＷＤが用いているためである。
ＲＡＭでは書き込みアクセスに際して、まず時刻ｔ３１
において、ワード線ＷＬ０が立ち上がる。続いて時刻ｔ
３２で入力データＤＩが入力される。又、時刻ｔ３１で
立ち上がり電源電圧ＶＤＤとなったワード線ＷＬ０は、
時刻ｔ３３において更に電圧が上昇される。これは、図
２を用いて前述したワード線駆動昇圧回路ＢＴから供給
されるワード線駆動用昇圧電圧ＶＢを、ワード線ドライ
バＷＤが用いているためである。
【００２４】続いて時刻ｔ３４でセンス信号（ＳＡＮバ
ー）が立ち下がると、ビット線ＢＬの立ち下がりがセン
スアンプＳＡによって増幅される。又時刻ｔ３５ではセ
ンス信号ＳＡＰが立ち上がることで、センスアンプＳＡ
によって、ビット線ＢＬ１の立ち上がりが増幅されてい
る。
ー）が立ち下がると、ビット線ＢＬの立ち下がりがセン
スアンプＳＡによって増幅される。又時刻ｔ３５ではセ
ンス信号ＳＡＰが立ち上がることで、センスアンプＳＡ
によって、ビット線ＢＬ１の立ち上がりが増幅されてい
る。
【００２５】ここで、本従来例のセンスアンプＳＡで
は、センス信号（ＳＡＮバー）が立ち下がると、ビット
線ＢＬの立ち下がりが増幅され、あるいはビット線（Ｂ
Ｌバー）の立ち下がりが増幅される。即ち、センス信号
（ＳＡＮバー）が立ち下がると、立ち下がり中のビット
線ＢＬあるいはビット線（ＢＬバー）の増幅がなされ
る。一方、センス信号ＳＡＰが立ち上がると、センスア
ンプＳＡは、立ち上がっているビット線ＢＬを増幅し、
あるいは立ち上がっているビット線（ＢＬバー）を増幅
する。
は、センス信号（ＳＡＮバー）が立ち下がると、ビット
線ＢＬの立ち下がりが増幅され、あるいはビット線（Ｂ
Ｌバー）の立ち下がりが増幅される。即ち、センス信号
（ＳＡＮバー）が立ち下がると、立ち下がり中のビット
線ＢＬあるいはビット線（ＢＬバー）の増幅がなされ
る。一方、センス信号ＳＡＰが立ち上がると、センスア
ンプＳＡは、立ち上がっているビット線ＢＬを増幅し、
あるいは立ち上がっているビット線（ＢＬバー）を増幅
する。
【００２６】時刻ｔ３６で書き込み信号ＷＥが立ち上が
ると、図１のバッファゲートＢ１を経て入力データＤＩ
がデータ線ＤＬへ出力される。又バッファゲートＢ２を
経て、入力データ（ＤＩバー）がデータ線（ＤＬバー）
へ出力される。
ると、図１のバッファゲートＢ１を経て入力データＤＩ
がデータ線ＤＬへ出力される。又バッファゲートＢ２を
経て、入力データ（ＤＩバー）がデータ線（ＤＬバー）
へ出力される。
【００２７】続いて、入力されるアドレス信号に応じて
出力されるデコード信号Ｙ０が時刻ｔ３７において立ち
上がる。すると、データ線ＤＬの信号はビット線ＢＬへ
出力され、データ線（ＤＬバー）の信号はビット線（Ｂ
Ｌバー）へ出力される。これに伴って、この図６の時刻
ｔ３８では、これらビット線ＢＬやビット線（ＢＬバ
ー）の論理状態が変化する。又、該時刻ｔ３８の直後
に、ワード線ＷＬ０及びビット線ＢＬ０又ビット線（Ｂ
Ｌ０バー）で選択されるメモリセルＭＣにおいて、図５
に図示されるメモリキャパシタ電圧ＤＴが立ち上がっ
て、該メモリセルＭＣのメモリキャパシタＣＭへ蓄積電
荷が貯えられ、ビットデータが書き込まれている。
出力されるデコード信号Ｙ０が時刻ｔ３７において立ち
上がる。すると、データ線ＤＬの信号はビット線ＢＬへ
出力され、データ線（ＤＬバー）の信号はビット線（Ｂ
Ｌバー）へ出力される。これに伴って、この図６の時刻
ｔ３８では、これらビット線ＢＬやビット線（ＢＬバ
ー）の論理状態が変化する。又、該時刻ｔ３８の直後
に、ワード線ＷＬ０及びビット線ＢＬ０又ビット線（Ｂ
Ｌ０バー）で選択されるメモリセルＭＣにおいて、図５
に図示されるメモリキャパシタ電圧ＤＴが立ち上がっ
て、該メモリセルＭＣのメモリキャパシタＣＭへ蓄積電
荷が貯えられ、ビットデータが書き込まれている。
【００２８】なお、時刻ｔ３９においてワード線ＷＬ０
が完全に立ち下がる。すると、これまで選択状態であっ
たメモリセルＭＣの、図５に示されるアクセストランジ
スタＴＧがオフ状態となる。該時刻ｔ３９以降について
は、メモリキャパシタ電圧ＤＴの大きさは、メモリキャ
パシタＣＭに貯えられる蓄積電荷の量に依存している。
又、該蓄積電荷は、アクセストランジスタＴＧの漏れ電
流や、半導体基板表面での再結合により、時間経過に従
って減少する。従って、この図６のタイムチャートで
も、メモリキャパシタ電圧ＤＴは時刻ｔ３９以降、漸次
低下している。
が完全に立ち下がる。すると、これまで選択状態であっ
たメモリセルＭＣの、図５に示されるアクセストランジ
スタＴＧがオフ状態となる。該時刻ｔ３９以降について
は、メモリキャパシタ電圧ＤＴの大きさは、メモリキャ
パシタＣＭに貯えられる蓄積電荷の量に依存している。
又、該蓄積電荷は、アクセストランジスタＴＧの漏れ電
流や、半導体基板表面での再結合により、時間経過に従
って減少する。従って、この図６のタイムチャートで
も、メモリキャパシタ電圧ＤＴは時刻ｔ３９以降、漸次
低下している。
【００２９】ここで、製造されるＤＲＡＭにおいて、何
等かの原因で、ＭＯＳトランジスタの漏れ電流が多くな
ってしまったり、半導体基板表面での再結合の度合が強
くなってしまい、これによって、メモリセルに記憶する
ビットデータに応じた蓄積電荷の時間経過に従った減衰
の度合が強くなってしまうと、前述のリフレッシュタイ
ム仕様規定に適合しない、製品不良が発生してしまうこ
とがある。
等かの原因で、ＭＯＳトランジスタの漏れ電流が多くな
ってしまったり、半導体基板表面での再結合の度合が強
くなってしまい、これによって、メモリセルに記憶する
ビットデータに応じた蓄積電荷の時間経過に従った減衰
の度合が強くなってしまうと、前述のリフレッシュタイ
ム仕様規定に適合しない、製品不良が発生してしまうこ
とがある。
【００３０】このような不良品では、そのＤＲＡＭのリ
フレッシュタイム仕様規定で定められるリフレッシュ余
裕時間に従ったリフレッシュ動作を行っているにもかか
わらず、メモリセルへ書き込んだビットデータが失われ
てしまうことがある。従って、このような不良品を判別
し、取り除くことがＤＲＡＭの製造工程中で行われてい
る。
フレッシュタイム仕様規定で定められるリフレッシュ余
裕時間に従ったリフレッシュ動作を行っているにもかか
わらず、メモリセルへ書き込んだビットデータが失われ
てしまうことがある。従って、このような不良品を判別
し、取り除くことがＤＲＡＭの製造工程中で行われてい
る。
【００３１】製造されたＤＲＡＭがそのリフレッシュタ
イム仕様規定を満たしているか否かによって良品、ある
いは不良品を判別する製品テスト（以降、リフレッシュ
タイム試験と称する）は、一般的には、すべてのメモリ
セルに対してビットデータの書き込みを行った後、ある
いはリフレッシュ動作を行った後に、リフレッシュタイ
ム仕様規定で規定されるリフレッシュ余裕時間の直後に
それぞれのメモリセルに書き込まれているビットデータ
を読み出すことによって行う。又、このようなリフレッ
シュタイム試験では、不良品をより確実に除去するため
に、このようなメモリセルに対するビットデータ書き込
み（あるいはリフレッシュ動作）及びビットデータの読
み出しという一連の動作を全てのメモリセルに対して行
うことを、繰り返して行うのが一般的である。
イム仕様規定を満たしているか否かによって良品、ある
いは不良品を判別する製品テスト（以降、リフレッシュ
タイム試験と称する）は、一般的には、すべてのメモリ
セルに対してビットデータの書き込みを行った後、ある
いはリフレッシュ動作を行った後に、リフレッシュタイ
ム仕様規定で規定されるリフレッシュ余裕時間の直後に
それぞれのメモリセルに書き込まれているビットデータ
を読み出すことによって行う。又、このようなリフレッ
シュタイム試験では、不良品をより確実に除去するため
に、このようなメモリセルに対するビットデータ書き込
み（あるいはリフレッシュ動作）及びビットデータの読
み出しという一連の動作を全てのメモリセルに対して行
うことを、繰り返して行うのが一般的である。
【００３２】
【発明が解決しようとする課題】ここで、このようなリ
フレッシュタイム試験に要する試験作業時間は、すべて
のメモリセルに対して１サイクルテストを行う場合、リ
フレッシュ余裕時間とすべてのメモリセルに対してアク
セスするのに要する時間との合計となる。ここで、この
ようなテストをＮサイクル行うとすれば、このようなテ
スト時間はＮ倍要することになる。
フレッシュタイム試験に要する試験作業時間は、すべて
のメモリセルに対して１サイクルテストを行う場合、リ
フレッシュ余裕時間とすべてのメモリセルに対してアク
セスするのに要する時間との合計となる。ここで、この
ようなテストをＮサイクル行うとすれば、このようなテ
スト時間はＮ倍要することになる。
【００３３】このように、リフレッシュタイム試験には
所定の時間を要し、これに伴って試験コストが発生す
る。このような試験時間やコストは削減される程、ＤＲ
ＡＭの製造工数やコストの削減という面でより好ましい
ものである。
所定の時間を要し、これに伴って試験コストが発生す
る。このような試験時間やコストは削減される程、ＤＲ
ＡＭの製造工数やコストの削減という面でより好ましい
ものである。
【００３４】本発明は、前記従来の問題点を解決するべ
くなされたもので、メモリセルでビットデータを記憶す
るための蓄積電荷の時間経過に従った減衰により、メモ
リセルへビットデータを書き込んでからリフレッシュタ
イム仕様規定で定められるリフレッシュ余裕時間の経過
後に、記憶されるビットデータが失われないことを保証
することで、該リフレッシュタイム仕様規定が満たされ
ている良品であることを保証するために行うリフレッシ
ュタイム試験に要する試験作業時間を短縮することで、
該リフレッシュタイム試験の能率向上や、試験コスト削
減を図ることができるＤＲＡＭを提供することを目的と
する。
くなされたもので、メモリセルでビットデータを記憶す
るための蓄積電荷の時間経過に従った減衰により、メモ
リセルへビットデータを書き込んでからリフレッシュタ
イム仕様規定で定められるリフレッシュ余裕時間の経過
後に、記憶されるビットデータが失われないことを保証
することで、該リフレッシュタイム仕様規定が満たされ
ている良品であることを保証するために行うリフレッシ
ュタイム試験に要する試験作業時間を短縮することで、
該リフレッシュタイム試験の能率向上や、試験コスト削
減を図ることができるＤＲＡＭを提供することを目的と
する。
【００３５】
【課題を解決するための手段】本発明のＤＲＡＭは、蓄
積電荷によってビットデータを記憶する、マトリックス
状に配置されたメモリキャパシタを用いたメモリセル
を、ワード線ドライバで駆動されたワード線、及び列セ
レクタで選択されたビット線によって選択し、該ビット
線を経て書き込みアクセス、及び読み出しアクセスを行
うようにしたダイナミックランダムアクセスメモリにお
いて、通常動作モード、あるいはリフレッシュタイム仕
様規定を満たしているかテストするリフレッシュタイム
試験モードのいずれかのモード設定をし、該設定を示す
リフレッシュテストモード信号を得るモード選択回路
と、前記ワード線ドライバでワード線を駆動するための
電源として用いるワード線駆動用昇圧電圧を電源電圧か
ら発生する機能を有すると共に、前記通常モードの際の
前記ワード線駆動用昇圧電圧の大きさに比べて、前記リ
フレッシュタイム試験モードの際の前記ワード線駆動用
昇圧電圧の大きさを抑える機能を有するワード線駆動昇
圧回路を備えたことにより、前記課題を解決したもので
ある。
積電荷によってビットデータを記憶する、マトリックス
状に配置されたメモリキャパシタを用いたメモリセル
を、ワード線ドライバで駆動されたワード線、及び列セ
レクタで選択されたビット線によって選択し、該ビット
線を経て書き込みアクセス、及び読み出しアクセスを行
うようにしたダイナミックランダムアクセスメモリにお
いて、通常動作モード、あるいはリフレッシュタイム仕
様規定を満たしているかテストするリフレッシュタイム
試験モードのいずれかのモード設定をし、該設定を示す
リフレッシュテストモード信号を得るモード選択回路
と、前記ワード線ドライバでワード線を駆動するための
電源として用いるワード線駆動用昇圧電圧を電源電圧か
ら発生する機能を有すると共に、前記通常モードの際の
前記ワード線駆動用昇圧電圧の大きさに比べて、前記リ
フレッシュタイム試験モードの際の前記ワード線駆動用
昇圧電圧の大きさを抑える機能を有するワード線駆動昇
圧回路を備えたことにより、前記課題を解決したもので
ある。
【００３６】以下、本発明の作用について簡単に説明す
る。
る。
【００３７】近年のＤＲＡＭにおいては、入力されるア
ドレス信号に応じてワード線をワード線ドライバで駆動
する際、電源電圧より高い電圧を電源として用いるのが
一般的である。これによって、選択されるワード線をよ
り高い電圧に駆動することができ、対象となるメモリセ
ルに対する書き込みアクセスや読み出しアクセス又リフ
レッシュ動作をより確実に又速やかに行うことができ
る。特に書き込みアクセスの場合、このようにワード線
をより高い電圧に駆動することで、該メモリセルのメモ
リキャパシタへより多くの蓄積電荷を蓄えることがで
き、これに伴ってリフレッシュタイム仕様規定で定める
リフレッシュ余裕時間を延長することが可能となる。
ドレス信号に応じてワード線をワード線ドライバで駆動
する際、電源電圧より高い電圧を電源として用いるのが
一般的である。これによって、選択されるワード線をよ
り高い電圧に駆動することができ、対象となるメモリセ
ルに対する書き込みアクセスや読み出しアクセス又リフ
レッシュ動作をより確実に又速やかに行うことができ
る。特に書き込みアクセスの場合、このようにワード線
をより高い電圧に駆動することで、該メモリセルのメモ
リキャパシタへより多くの蓄積電荷を蓄えることがで
き、これに伴ってリフレッシュタイム仕様規定で定める
リフレッシュ余裕時間を延長することが可能となる。
【００３８】ここで、ワード線ドライバでワード線を駆
動するために用いる電源の電圧を、以降、ワード線駆動
用昇圧電圧と称する。すると本発明においては、従来通
りの書き込みアクセス、及び読み出しアクセス又リフレ
ッシュ動作を行うための通常動作モードに加えて、特に
リフレッシュタイム試験を行うのに好適な、リフレッシ
ュタイム試験モードと称するモードを新たに設けるよう
にしている。本発明においては、通常動作モードの際の
ワード線駆動用昇圧電圧の大きさに比べて、前述のリフ
レッシュタイム試験モードの際のワード線駆動用昇圧電
圧の大きさを低く抑えるようにしている。
動するために用いる電源の電圧を、以降、ワード線駆動
用昇圧電圧と称する。すると本発明においては、従来通
りの書き込みアクセス、及び読み出しアクセス又リフレ
ッシュ動作を行うための通常動作モードに加えて、特に
リフレッシュタイム試験を行うのに好適な、リフレッシ
ュタイム試験モードと称するモードを新たに設けるよう
にしている。本発明においては、通常動作モードの際の
ワード線駆動用昇圧電圧の大きさに比べて、前述のリフ
レッシュタイム試験モードの際のワード線駆動用昇圧電
圧の大きさを低く抑えるようにしている。
【００３９】すると、このリフレッシュタイム試験モー
ドにおける書き込みアクセスやリフレッシュ動作では、
ワード線ドライバで駆動されたワード線の電圧が低くな
るため、メモリセルのメモリキャパシタへ貯えられる蓄
積電荷が少なくなり、従ってリフレッシュ余裕時間も短
くなる。
ドにおける書き込みアクセスやリフレッシュ動作では、
ワード線ドライバで駆動されたワード線の電圧が低くな
るため、メモリセルのメモリキャパシタへ貯えられる蓄
積電荷が少なくなり、従ってリフレッシュ余裕時間も短
くなる。
【００４０】本発明においては、通常動作モードにおけ
るリフレッシュタイム仕様規定で規定されるリフレッシ
ュ余裕時間と、ワード線駆動用昇圧電圧の電圧の大きさ
が小さく抑えられたリフレッシュタイム試験モードにお
けるリフレッシュ余裕時間とには一定の関係があるもの
として前提している。このような前提の下で、前述のよ
うにリフレッシュ余裕時間が通常動作モードに比べて短
縮されるリフレッシュタイム試験モードにおいて、すべ
てのメモリセルに対してデータの書き込みを行った後、
あるいはリフレッシュ動作を行った後に、該リフレッシ
ュ余裕時間経過後に読み出しアクセスを行うことで、リ
フレッシュタイム試験を行うようにしている。リフレッ
シュタイム試験モードでは通常動作モードに比べてリフ
レッシュ余裕時間が短縮されるため、このようにリフレ
ッシュタイム試験モードでリフレッシュタイム試験を行
えば、試験時間を短縮することができ、試験コスト削減
等をも図ることができる。
るリフレッシュタイム仕様規定で規定されるリフレッシ
ュ余裕時間と、ワード線駆動用昇圧電圧の電圧の大きさ
が小さく抑えられたリフレッシュタイム試験モードにお
けるリフレッシュ余裕時間とには一定の関係があるもの
として前提している。このような前提の下で、前述のよ
うにリフレッシュ余裕時間が通常動作モードに比べて短
縮されるリフレッシュタイム試験モードにおいて、すべ
てのメモリセルに対してデータの書き込みを行った後、
あるいはリフレッシュ動作を行った後に、該リフレッシ
ュ余裕時間経過後に読み出しアクセスを行うことで、リ
フレッシュタイム試験を行うようにしている。リフレッ
シュタイム試験モードでは通常動作モードに比べてリフ
レッシュ余裕時間が短縮されるため、このようにリフレ
ッシュタイム試験モードでリフレッシュタイム試験を行
えば、試験時間を短縮することができ、試験コスト削減
等をも図ることができる。
【００４１】このように本発明によれば、メモリセルで
ビットデータを記憶するための蓄積電荷の時間経過に従
った減衰により、メモリセルへビットデータを書き込ん
でからリフレッシュタイム仕様規定で定められるリフレ
ッシュ余裕時間の経過後に、記憶されるビットデータが
失われないことを保証することで、該リフレッシュタイ
ム仕様規定が満たされている良品であることを保証する
ために行うリフレッシュタイム試験に要する試験作業時
間を短縮することで、該リフレッシュタイム試験の能率
向上や、試験コスト削減を図ることができるという優れ
た効果を得ることができる。
ビットデータを記憶するための蓄積電荷の時間経過に従
った減衰により、メモリセルへビットデータを書き込ん
でからリフレッシュタイム仕様規定で定められるリフレ
ッシュ余裕時間の経過後に、記憶されるビットデータが
失われないことを保証することで、該リフレッシュタイ
ム仕様規定が満たされている良品であることを保証する
ために行うリフレッシュタイム試験に要する試験作業時
間を短縮することで、該リフレッシュタイム試験の能率
向上や、試験コスト削減を図ることができるという優れ
た効果を得ることができる。
【００４２】
【発明の実施の形態】以下、図を用いて本発明の実施の
形態を詳細に説明する。
形態を詳細に説明する。
【００４３】図７は、本発明が適用されたＤＲＡＭの実
施形態に用いられるワード線駆動昇圧回路ＢＴの回路図
である。
施形態に用いられるワード線駆動昇圧回路ＢＴの回路図
である。
【００４４】本実施形態のＤＲＡＭは、基本的に前述し
た図１のＤＲＡＭと同じである。本実施形態は、この図
７に示されるワード線駆動昇圧回路ＢＴのみ前述した図
１の従来例と異なり、図２に示した従来例のワード線駆
動昇圧回路ＢＴに対して、この図７に示されるようなワ
ード線駆動昇圧回路ＢＴが用いられている。
た図１のＤＲＡＭと同じである。本実施形態は、この図
７に示されるワード線駆動昇圧回路ＢＴのみ前述した図
１の従来例と異なり、図２に示した従来例のワード線駆
動昇圧回路ＢＴに対して、この図７に示されるようなワ
ード線駆動昇圧回路ＢＴが用いられている。
【００４５】この図７において、本実施形態のワード線
駆動昇圧回路ＢＴは、インバータＩ２〜Ｉ４と、ＮＯＲ
論理ゲートＧ２と、コンデンサＣ２及びＣ３と、Ｎチャ
ネルＭＯＳトランジスタＴＮ６及びＴＮ７とにより構成
されている。このうち、ＮチャネルＭＯＳトランジスタ
ＴＮ６及びＴＮ７は、前述の図２に示した従来例のワー
ド線駆動昇圧回路ＢＴのＮチャネルＭＯＳトランジスタ
ＴＮ１及びＴＮ２に相当する。
駆動昇圧回路ＢＴは、インバータＩ２〜Ｉ４と、ＮＯＲ
論理ゲートＧ２と、コンデンサＣ２及びＣ３と、Ｎチャ
ネルＭＯＳトランジスタＴＮ６及びＴＮ７とにより構成
されている。このうち、ＮチャネルＭＯＳトランジスタ
ＴＮ６及びＴＮ７は、前述の図２に示した従来例のワー
ド線駆動昇圧回路ＢＴのＮチャネルＭＯＳトランジスタ
ＴＮ１及びＴＮ２に相当する。
【００４６】ここで、図２の従来例のワード線駆動昇圧
回路ＢＴと比べると、この図７の本実施形態のものは、
リフレッシュテストモード信号ＴＭが新たに追加されて
いる。このリフレッシュテストモード信号ＴＭは、通常
動作モードあるいはリフレッシュタイム試験モードのい
ずれかのモード設定を行う、本発明が適用された信号で
ある。本実施形態のリフレッシュテストモード信号ＴＭ
では、Ｌ状態であれば通常動作モードが示され、Ｈ状態
であればリフレッシュタイム試験モードが示される。
回路ＢＴと比べると、この図７の本実施形態のものは、
リフレッシュテストモード信号ＴＭが新たに追加されて
いる。このリフレッシュテストモード信号ＴＭは、通常
動作モードあるいはリフレッシュタイム試験モードのい
ずれかのモード設定を行う、本発明が適用された信号で
ある。本実施形態のリフレッシュテストモード信号ＴＭ
では、Ｌ状態であれば通常動作モードが示され、Ｈ状態
であればリフレッシュタイム試験モードが示される。
【００４７】なお、このリフレッシュテストモード信号
ＴＭは、本実施形態ではＤＲＡＭの外部から入力されて
いる。なお、このようなリフレッシュテストモード信号
ＴＭをＤＲＡＭで得る手段を、本発明ではモード選択回
路と称しているが、本実施形態ではこのモード選択回路
はリフレッシュテストモード信号ＴＭを入力するための
端子や配線となっている。しかしながら、本発明はこの
モード選択回路を具体的に限定するものではなく、例え
ばこのようなリフレッシュテストモード信号ＴＭをＤＲ
ＡＭ内部で生成するものであってもよい。
ＴＭは、本実施形態ではＤＲＡＭの外部から入力されて
いる。なお、このようなリフレッシュテストモード信号
ＴＭをＤＲＡＭで得る手段を、本発明ではモード選択回
路と称しているが、本実施形態ではこのモード選択回路
はリフレッシュテストモード信号ＴＭを入力するための
端子や配線となっている。しかしながら、本発明はこの
モード選択回路を具体的に限定するものではなく、例え
ばこのようなリフレッシュテストモード信号ＴＭをＤＲ
ＡＭ内部で生成するものであってもよい。
【００４８】本実施形態において、まず通常動作モード
では、リフレッシュテストモード信号ＴＭがＬ状態とな
る。すると、ＮＯＲ論理ゲートＧ２はインバータＩ４の
出力に対して、あたかもインバータとして動作する。こ
のとき、信号Ａに対してインバータＩ３の出力及びＮＯ
Ｒ論理ゲートＧ２の出力は、同時にＨ状態となり、ある
いは同時にＬ状態となるため、コンデンサＣ２及びＣ３
はあたかも、信号Ａに対して並列接続されたようにな
る。従って、本実施形態のワード線駆動昇圧回路ＢＴに
おいて、通常動作モードでは、チャージポンプとしての
動作において、コンデンサＣ２及びＣ３が並列接続され
たものとして用いられる。
では、リフレッシュテストモード信号ＴＭがＬ状態とな
る。すると、ＮＯＲ論理ゲートＧ２はインバータＩ４の
出力に対して、あたかもインバータとして動作する。こ
のとき、信号Ａに対してインバータＩ３の出力及びＮＯ
Ｒ論理ゲートＧ２の出力は、同時にＨ状態となり、ある
いは同時にＬ状態となるため、コンデンサＣ２及びＣ３
はあたかも、信号Ａに対して並列接続されたようにな
る。従って、本実施形態のワード線駆動昇圧回路ＢＴに
おいて、通常動作モードでは、チャージポンプとしての
動作において、コンデンサＣ２及びＣ３が並列接続され
たものとして用いられる。
【００４９】これに対して、本実施形態におけるリフレ
ッシュタイム試験モードでは、リフレッシュテストモー
ド信号ＴＭがＨ状態となる。すると、信号Ａにはかかわ
らず、ＮＯＲ論理ゲートＧ２の出力は常時Ｌ状態とな
る。このため、ワード線駆動昇圧回路ＢＴのチャージポ
ンプとしての動作には、リフレッシュタイム試験モード
ではコンデンサＣ２のみが用いられる。
ッシュタイム試験モードでは、リフレッシュテストモー
ド信号ＴＭがＨ状態となる。すると、信号Ａにはかかわ
らず、ＮＯＲ論理ゲートＧ２の出力は常時Ｌ状態とな
る。このため、ワード線駆動昇圧回路ＢＴのチャージポ
ンプとしての動作には、リフレッシュタイム試験モード
ではコンデンサＣ２のみが用いられる。
【００５０】このように本実施形態のワード線駆動昇圧
回路ＢＴのチャージポンプとしての動作では、通常動作
モードではコンデンサＣ２及びＣ３が並列接続されたも
のとして用いられ、一方、リフレッシュタイム試験モー
ドではコンデンサＣ２のみが用いられる。このため、該
ワード線駆動昇圧回路ＢＴの通常動作モードでは、コン
デンサＣ２及びＣ３を並列に用いてより多くの電荷を供
給することができ、能率良くワード線駆動用昇圧電圧Ｖ
Ｂを上昇させることができる。これに対して、リフレッ
シュタイム試験モードでは、コンデンサＣ２のみが用い
られるため、通常動作モードに比べてチャージポンプと
して供給できる電荷は少なくなり、従って通常動作モー
ドに比べて、ワード線駆動用昇圧電圧ＶＢの電圧はより
低く抑えられる傾向となる。
回路ＢＴのチャージポンプとしての動作では、通常動作
モードではコンデンサＣ２及びＣ３が並列接続されたも
のとして用いられ、一方、リフレッシュタイム試験モー
ドではコンデンサＣ２のみが用いられる。このため、該
ワード線駆動昇圧回路ＢＴの通常動作モードでは、コン
デンサＣ２及びＣ３を並列に用いてより多くの電荷を供
給することができ、能率良くワード線駆動用昇圧電圧Ｖ
Ｂを上昇させることができる。これに対して、リフレッ
シュタイム試験モードでは、コンデンサＣ２のみが用い
られるため、通常動作モードに比べてチャージポンプと
して供給できる電荷は少なくなり、従って通常動作モー
ドに比べて、ワード線駆動用昇圧電圧ＶＢの電圧はより
低く抑えられる傾向となる。
【００５１】なお、この図７に示されるワード線駆動昇
圧回路ＢＴと図３の前述のワード線ドライバＷＤとの動
作は、前述の図４のタイムチャートに示す通りである。
圧回路ＢＴと図３の前述のワード線ドライバＷＤとの動
作は、前述の図４のタイムチャートに示す通りである。
【００５２】この図４において、まずワード線駆動用昇
圧電圧ＶＢのタイムチャートは、従来例の実線ＶＢＡに
対して、本実施形態は一点鎖線ＶＢＢで示される。この
一点鎖線ＶＢＢに示されるごとく、本実施形態によれ
ば、ワード線駆動用昇圧電圧ＶＢを従来例に比べて低く
抑えることができる。
圧電圧ＶＢのタイムチャートは、従来例の実線ＶＢＡに
対して、本実施形態は一点鎖線ＶＢＢで示される。この
一点鎖線ＶＢＢに示されるごとく、本実施形態によれ
ば、ワード線駆動用昇圧電圧ＶＢを従来例に比べて低く
抑えることができる。
【００５３】次にこの図４においてワード線ＷＬについ
て考える。ワード線ＷＬのタイムチャートは、実線ＷＬ
Ａによって従来例が示され、一点鎖線ＷＬＢによって本
実施形態のものが示される。ここで、この一点鎖線ＷＬ
Ｂに示されるごとく、本実施形態のワード線ＷＬは従来
例に比べて電圧が低く抑えられている。
て考える。ワード線ＷＬのタイムチャートは、実線ＷＬ
Ａによって従来例が示され、一点鎖線ＷＬＢによって本
実施形態のものが示される。ここで、この一点鎖線ＷＬ
Ｂに示されるごとく、本実施形態のワード線ＷＬは従来
例に比べて電圧が低く抑えられている。
【００５４】次に信号Ｃについては、実線ＣＡによって
従来例が示され、一点鎖線ＣＢによって本実施形態が示
される。この一点鎖線ＣＢから明らかなごとく、信号Ｃ
についても本実施形態では従来例に比べ低く抑えられて
いる。
従来例が示され、一点鎖線ＣＢによって本実施形態が示
される。この一点鎖線ＣＢから明らかなごとく、信号Ｃ
についても本実施形態では従来例に比べ低く抑えられて
いる。
【００５５】このように、本実施形態では図７に示され
るワード線駆動昇圧回路ＢＴを用いることで、本発明が
適用されたＤＲＡＭを提供することができる。従って、
本実施形態によれば、メモリセルでビットデータを記憶
するための蓄積電荷の時間経過に従った減衰により、メ
モリセルへビットデータを書き込んでからリフレッシュ
タイム仕様規定で定められるリフレッシュ余裕時間の経
過後に、記憶されるビットデータが失われないことを保
証することで、該リフレッシュタイム仕様規定が満たさ
れている良品であることを保証するために行うリフレッ
シュタイム試験に要する試験作業時間を短縮すること
で、該リフレッシュタイム試験の能率向上や、試験コス
ト削減を図ることができるＤＲＡＭを提供することがで
きるという優れた効果を得ることができる。
るワード線駆動昇圧回路ＢＴを用いることで、本発明が
適用されたＤＲＡＭを提供することができる。従って、
本実施形態によれば、メモリセルでビットデータを記憶
するための蓄積電荷の時間経過に従った減衰により、メ
モリセルへビットデータを書き込んでからリフレッシュ
タイム仕様規定で定められるリフレッシュ余裕時間の経
過後に、記憶されるビットデータが失われないことを保
証することで、該リフレッシュタイム仕様規定が満たさ
れている良品であることを保証するために行うリフレッ
シュタイム試験に要する試験作業時間を短縮すること
で、該リフレッシュタイム試験の能率向上や、試験コス
ト削減を図ることができるＤＲＡＭを提供することがで
きるという優れた効果を得ることができる。
【００５６】
【発明の効果】以上説明した通り、本発明によれば、メ
モリセルでビットデータを記憶するための蓄積電荷の時
間経過に従った減衰により、メモリセルへビットデータ
を書き込んでからリフレッシュタイム仕様規定で定めら
れるリフレッシュ余裕時間の経過後に、記憶されるビッ
トデータが失われないことを保証することで、該リフレ
ッシュタイム仕様規定が満たされている良品であること
を保証するために行うリフレッシュタイム試験に要する
試験作業時間を短縮することで、該リフレッシュタイム
試験の能率向上や、試験コスト削減を図ることができる
ＤＲＡＭを提供することができるという優れた効果を得
ることができる。
モリセルでビットデータを記憶するための蓄積電荷の時
間経過に従った減衰により、メモリセルへビットデータ
を書き込んでからリフレッシュタイム仕様規定で定めら
れるリフレッシュ余裕時間の経過後に、記憶されるビッ
トデータが失われないことを保証することで、該リフレ
ッシュタイム仕様規定が満たされている良品であること
を保証するために行うリフレッシュタイム試験に要する
試験作業時間を短縮することで、該リフレッシュタイム
試験の能率向上や、試験コスト削減を図ることができる
ＤＲＡＭを提供することができるという優れた効果を得
ることができる。
【図１】従来例のＤＲＡＭの回路図
【図２】前記従来例に用いられるワード線駆動昇圧回路
の回路図
の回路図
【図３】前記従来例に用いられるワード線ドライバの回
路図
路図
【図４】前記ワード線駆動昇圧回路及び前記ワード線ド
ライバの動作を示すタイムチャート
ライバの動作を示すタイムチャート
【図５】前記従来例に用いられるメモリセルの回路図
【図６】前記従来例の動作を示すタイムチャート
【図７】本発明が適用されたＤＲＡＭの実施形態に用い
られるワード線駆動昇圧回路の回路図
られるワード線駆動昇圧回路の回路図
ＭＣ…メモリセル ＳＡ…センスアンプ ＴＧ…アクセストランジスタ ＣＭ…メモリキャパシタ ＢＴ…ワード線駆動昇圧回路 ＷＤ…ワード線ドライバ ＣＳＥＬ…列セレクタ Ｃ１〜Ｃ４…コンデンサ Ｇ１…デコーダ Ｇ２…ＮＯＲ論理ゲート Ｉ１〜Ｉ４…インバータ ＷＬ、ＷＬ０、ＷＬ１、ＷＬｉ…ワード線 ＢＬ０〜ＢＬ３、（ＢＬ０バー）〜（ＢＬ３バー）…ビ
ット線 ＤＬ、（ＤＬバー）…データ線 ＤＩ、（ＤＩバー）…入力データ ＤＯ、（ＤＯバー）…出力データ Ｖｐ…プレート電位 ＶＢ…ワード線駆動用昇圧電圧 ＡＤ…アドレス信号 Ａ〜Ｃ、φ、（φバー）…信号 ＶＤＤ…電源電圧 ＶＳＳ…グランド ＳＡＰ、（ＳＡＮバー）…センス信号 Ｙ０〜Ｙ３…デコード信号 ＤＴ…メモリキャパシタ電圧 ＴＭ…リフレッシュテストモード信号 ｔ１〜ｔ７、ｔ１０〜ｔ１４、ｔ３１〜ｔ３９…時刻 ＴＮ１〜ＴＮ７、ＴＮＡ、ＴＮＢ…ＮチャネルＭＯＳト
ランジスタ Ｂ１〜Ｂ４…バッファゲート
ット線 ＤＬ、（ＤＬバー）…データ線 ＤＩ、（ＤＩバー）…入力データ ＤＯ、（ＤＯバー）…出力データ Ｖｐ…プレート電位 ＶＢ…ワード線駆動用昇圧電圧 ＡＤ…アドレス信号 Ａ〜Ｃ、φ、（φバー）…信号 ＶＤＤ…電源電圧 ＶＳＳ…グランド ＳＡＰ、（ＳＡＮバー）…センス信号 Ｙ０〜Ｙ３…デコード信号 ＤＴ…メモリキャパシタ電圧 ＴＭ…リフレッシュテストモード信号 ｔ１〜ｔ７、ｔ１０〜ｔ１４、ｔ３１〜ｔ３９…時刻 ＴＮ１〜ＴＮ７、ＴＮＡ、ＴＮＢ…ＮチャネルＭＯＳト
ランジスタ Ｂ１〜Ｂ４…バッファゲート
Claims (1)
- 【請求項１】蓄積電荷によってビットデータを記憶す
る、マトリックス状に配置されたメモリキャパシタを用
いたメモリセルを、ワード線ドライバで駆動されたワー
ド線、及び列セレクタで選択されたビット線によって選
択し、該ビット線を経て書き込みアクセス、及び読み出
しアクセスを行うようにしたダイナミックランダムアク
セスメモリにおいて、 通常動作モード、あるいはリフレッシュタイム仕様規定
を満たしているかテストするリフレッシュタイム試験モ
ードのいずれかのモード設定をし、該設定を示すリフレ
ッシュテストモード信号を得るモード選択回路と、 前記ワード線ドライバでワード線を駆動するための電源
として用いるワード線駆動用昇圧電圧を電源電圧から発
生する機能を有すると共に、前記通常モードの際の前記
ワード線駆動用昇圧電圧の大きさに比べて、前記リフレ
ッシュタイム試験モードの際の前記ワード線駆動用昇圧
電圧の大きさを抑える機能を有するワード線駆動昇圧回
路を備えたことを特徴とするダイナミックランダムアク
セスメモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8082656A JPH09274793A (ja) | 1996-04-04 | 1996-04-04 | ダイナミックランダムアクセスメモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8082656A JPH09274793A (ja) | 1996-04-04 | 1996-04-04 | ダイナミックランダムアクセスメモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09274793A true JPH09274793A (ja) | 1997-10-21 |
Family
ID=13780487
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8082656A Pending JPH09274793A (ja) | 1996-04-04 | 1996-04-04 | ダイナミックランダムアクセスメモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09274793A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0978846A3 (en) * | 1998-08-03 | 2005-06-08 | International Business Machines Corporation | Timing of wordline activation for DC burn-in of a dram with the self-refresh |
| US6954103B2 (en) | 2002-05-20 | 2005-10-11 | Renesas Technology Corp. | Semiconductor device having internal voltage generated stably |
| JP2011502326A (ja) * | 2007-10-29 | 2011-01-20 | アギア システムズ インコーポレーテッド | メモリ・デバイスをテストする方法および機器 |
| JP2011128451A (ja) * | 2009-12-18 | 2011-06-30 | Toshiba Corp | 記憶制御装置、電子機器、および記憶制御方法 |
-
1996
- 1996-04-04 JP JP8082656A patent/JPH09274793A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0978846A3 (en) * | 1998-08-03 | 2005-06-08 | International Business Machines Corporation | Timing of wordline activation for DC burn-in of a dram with the self-refresh |
| US6954103B2 (en) | 2002-05-20 | 2005-10-11 | Renesas Technology Corp. | Semiconductor device having internal voltage generated stably |
| JP2011502326A (ja) * | 2007-10-29 | 2011-01-20 | アギア システムズ インコーポレーテッド | メモリ・デバイスをテストする方法および機器 |
| KR101492667B1 (ko) * | 2007-10-29 | 2015-02-12 | 에이저 시스템즈 엘엘시 | 반도체 메모리 디바이스 테스트 방법, 반도체 메모리 디바이스 테스트 회로, 집적 회로 및 ａｔｅ 장치 |
| JP2011128451A (ja) * | 2009-12-18 | 2011-06-30 | Toshiba Corp | 記憶制御装置、電子機器、および記憶制御方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20060306 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060314 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20060704 |