JPS6160515B2 - - Google Patents
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- JPS6160515B2 JPS6160515B2 JP57111519A JP11151982A JPS6160515B2 JP S6160515 B2 JPS6160515 B2 JP S6160515B2 JP 57111519 A JP57111519 A JP 57111519A JP 11151982 A JP11151982 A JP 11151982A JP S6160515 B2 JPS6160515 B2 JP S6160515B2
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- Japan
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- word line
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- clock pulse
- word
- selection means
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
- G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
- G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
- G11C11/418—Address circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/18—Address timing or clocking circuits; Address control signal generation or management, e.g. for row address strobe [RAS] or column address strobe [CAS] signals
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
Description
【発明の詳細な説明】
(1) 発明の技術分野
本発明は半導体装置に関し、特に、MOSスタ
テイツク型半導体記憶装置に関する。
テイツク型半導体記憶装置に関する。
(2) 従来技術と問題点
一般に、MOSスタテイツク型半導体記憶装置
においては、ワード線とビツト線対との各交差点
にフリツプフロツプとして構成されたスタテイツ
ク型メモリセルが設けられ、行アドレスバツフ
ア、行アドレスデコーダ、列アドレスバツフア、
列アドレスデコーダ等のアドレス手段によつて１
つのワード線および１つのビツト線対が選択さ
れ、すなわち、１つのメモリセルが選択される。
この場合、実際のワード線の選択は、行アドレス
デコーダが選択行を決定した後に、ワード線ドラ
イバクロツク信号によつて行われる。このように
して１つのワード線が選択されると、そのワード
線に接続された多数の非選択メモリセルもビツト
線対に電気的に接続される。たとえば、16Kビツ
トメモリであれば、127個の非選択メモリセルも
ビツト線対に電気的に接続される。この結果、電
流がビツト線からメモリセルに流れることにな
る。スタテイツク型半導体記憶装置の消費電力は
主にこのようなビツト線負荷の駆動によるもので
ある。
においては、ワード線とビツト線対との各交差点
にフリツプフロツプとして構成されたスタテイツ
ク型メモリセルが設けられ、行アドレスバツフ
ア、行アドレスデコーダ、列アドレスバツフア、
列アドレスデコーダ等のアドレス手段によつて１
つのワード線および１つのビツト線対が選択さ
れ、すなわち、１つのメモリセルが選択される。
この場合、実際のワード線の選択は、行アドレス
デコーダが選択行を決定した後に、ワード線ドラ
イバクロツク信号によつて行われる。このように
して１つのワード線が選択されると、そのワード
線に接続された多数の非選択メモリセルもビツト
線対に電気的に接続される。たとえば、16Kビツ
トメモリであれば、127個の非選択メモリセルも
ビツト線対に電気的に接続される。この結果、電
流がビツト線からメモリセルに流れることにな
る。スタテイツク型半導体記憶装置の消費電力は
主にこのようなビツト線負荷の駆動によるもので
ある。
従来、選択状態であれば、すなわち、外部信号
（RAS信号等）を受信した後であれば、ワード線
ドライバクロツク信号がハイレベルとなり、常
に、いずれかのワード線が選択状態にあり、従つ
て、消費電力が大きいという問題点があつた。
（RAS信号等）を受信した後であれば、ワード線
ドライバクロツク信号がハイレベルとなり、常
に、いずれかのワード線が選択状態にあり、従つ
て、消費電力が大きいという問題点があつた。
(3) 発明の目的
本発明の目的は、アドレス変化後の所定時間の
みワード線ドライバクロツク信号を発生させると
いう構想にもとづき、ワード線が選択状態にある
時間を少なくして、ビツト線からメモリセルへ流
れる電流を減少させると共に行アドレスデコーダ
における電力消費も減少させ、従つて、消費電力
を低減し、前述の従来形における問題点を解決す
ることにある。
みワード線ドライバクロツク信号を発生させると
いう構想にもとづき、ワード線が選択状態にある
時間を少なくして、ビツト線からメモリセルへ流
れる電流を減少させると共に行アドレスデコーダ
における電力消費も減少させ、従つて、消費電力
を低減し、前述の従来形における問題点を解決す
ることにある。
(4) 発明の構成
上述の目的を達成するために本発明によれば、
複数のワード線と複数のビツト線対との交差点に
設けられたスタテイツク型メモリセルと、前記ワ
ード線を選択するワード線選択手段と、前記ビツ
ト線を選択するビツト線選択手段と、前記ビツト
線を介して読み出されたデータをラツチする出力
バツフアと、入力アドレスの変化を検知する第１
の検知手段と、前記ワード線選択手段の出力が前
記ワード線の端部まで到達したことを検知する第
２の検知手段とを備え、前記ワード線選択手段及
び前記ビツト線選択手段が前記第１の検知手段の
出力が生じてから第２の検知手段の出力が生じる
までの期間のみ選択動作を行ない、前記出力バツ
フアが前記期間にデータをラツチするようにした
ことを特徴とするスタテイツク型半導体記憶装置
が提供される。
複数のワード線と複数のビツト線対との交差点に
設けられたスタテイツク型メモリセルと、前記ワ
ード線を選択するワード線選択手段と、前記ビツ
ト線を選択するビツト線選択手段と、前記ビツト
線を介して読み出されたデータをラツチする出力
バツフアと、入力アドレスの変化を検知する第１
の検知手段と、前記ワード線選択手段の出力が前
記ワード線の端部まで到達したことを検知する第
２の検知手段とを備え、前記ワード線選択手段及
び前記ビツト線選択手段が前記第１の検知手段の
出力が生じてから第２の検知手段の出力が生じる
までの期間のみ選択動作を行ない、前記出力バツ
フアが前記期間にデータをラツチするようにした
ことを特徴とするスタテイツク型半導体記憶装置
が提供される。
(5) 発明の実施例
以下、図面により本発明を説明する。
第１図は本発明に係るスタテイツク型半導体記
憶装置の一実施例を示すブロツク回路図である。
第１図において、公知のスタテイツク型メモリセ
ルCij（ｉ、ｊ＝０、１、…、ｎ−１）がｎ行ｎ
列のマトリクス状に配列され、各メモリセルは１
つのワード線と１対のビツト線とに接続されてい
る。たとえば、メモリセルC00はワード線WL0、
ビツト線BL0，０に接続されている。ワード
線WL0，WL1，…WLo-1の選択は行アドレスデコ
ーダRDの行選択信号X0，X1，…，Ｘo-1によつて
行われる。この場合、行アドレスデコーダRDは
行アドレスバツフアRBのアドレス信号A0，
０，A1，１，…Ａl-1，l-1（２l＝ｎ）をデコ
ードするが、上述の行選択信号X0，X1，…，Ｘo
−１の発生はワード線ドライバWDのワード線ドラ
イバクロツク信号φｗの発生を条件とする。ま
た、ビツト線BL0，０，BL1，１，…，
BLo-1，o-1は列選択ゲートＱB0，ＱB0′，ＱB
１，ＱB1′，…，ＱB，ｎ−１，ＱB，ｎ−1′にそ
れぞれ接続され、各ゲート対は列選択信号Y0，
Y1，…，Ｙo-1によつて制御される。すなわち、
ビツト線対の選択は列アドレスデコーダCDの列
選択信号Y0，Y1，…，Ｙo-1によつて行われ、こ
の場合、列アドレスデコーダCDは列アドレスバ
ツフアCBのアドレス信号A0′，0′，…，Ａl-1′，
l-1′をデコードする。ビツト線対は選択された
列選択ゲートを介してデータビツト線DB，に
接続される。データビツト線DB，にはセンス
アンプSAが接続され、さらにその後段に出力バ
ツフアOBが接続されている。
憶装置の一実施例を示すブロツク回路図である。
第１図において、公知のスタテイツク型メモリセ
ルCij（ｉ、ｊ＝０、１、…、ｎ−１）がｎ行ｎ
列のマトリクス状に配列され、各メモリセルは１
つのワード線と１対のビツト線とに接続されてい
る。たとえば、メモリセルC00はワード線WL0、
ビツト線BL0，０に接続されている。ワード
線WL0，WL1，…WLo-1の選択は行アドレスデコ
ーダRDの行選択信号X0，X1，…，Ｘo-1によつて
行われる。この場合、行アドレスデコーダRDは
行アドレスバツフアRBのアドレス信号A0，
０，A1，１，…Ａl-1，l-1（２l＝ｎ）をデコ
ードするが、上述の行選択信号X0，X1，…，Ｘo
−１の発生はワード線ドライバWDのワード線ドラ
イバクロツク信号φｗの発生を条件とする。ま
た、ビツト線BL0，０，BL1，１，…，
BLo-1，o-1は列選択ゲートＱB0，ＱB0′，ＱB
１，ＱB1′，…，ＱB，ｎ−１，ＱB，ｎ−1′にそ
れぞれ接続され、各ゲート対は列選択信号Y0，
Y1，…，Ｙo-1によつて制御される。すなわち、
ビツト線対の選択は列アドレスデコーダCDの列
選択信号Y0，Y1，…，Ｙo-1によつて行われ、こ
の場合、列アドレスデコーダCDは列アドレスバ
ツフアCBのアドレス信号A0′，0′，…，Ａl-1′，
l-1′をデコードする。ビツト線対は選択された
列選択ゲートを介してデータビツト線DB，に
接続される。データビツト線DB，にはセンス
アンプSAが接続され、さらにその後段に出力バ
ツフアOBが接続されている。
ワード線ドライバWDはクロツクパルス発生回
路CK1のクロツクパルスCP1によつてセツトさ
れ、クロツクパルス発生回路CK2のクロツクパル
スCP2によつてセツトされる。クロツクパルス発
生回路CK1はアドレス信号A0，A1，…，Ａl-1，
A0′，A1′，…，Ａl-1′の変化を検出してクロツク
パルスCP1を発生するのに対し、クロツクパルス
発生回路CK2は行選択信号X0，X1，…，Ｘo-1の
立上りを検出してクロツクパルスCP2を発生す
る。このクロツクパルス発生回路CK2はワード線
WL0，WL1，…，WLo-1において行アドレスデコ
ーダRDと反対側の終端に位置する。つまり、ク
ロツクパルス発生回路CK2は行選択信号がワード
線の終端まで伝播したときを検出してクロツクパ
ルスCP2を発生している。
路CK1のクロツクパルスCP1によつてセツトさ
れ、クロツクパルス発生回路CK2のクロツクパル
スCP2によつてセツトされる。クロツクパルス発
生回路CK1はアドレス信号A0，A1，…，Ａl-1，
A0′，A1′，…，Ａl-1′の変化を検出してクロツク
パルスCP1を発生するのに対し、クロツクパルス
発生回路CK2は行選択信号X0，X1，…，Ｘo-1の
立上りを検出してクロツクパルスCP2を発生す
る。このクロツクパルス発生回路CK2はワード線
WL0，WL1，…，WLo-1において行アドレスデコ
ーダRDと反対側の終端に位置する。つまり、ク
ロツクパルス発生回路CK2は行選択信号がワード
線の終端まで伝播したときを検出してクロツクパ
ルスCP2を発生している。
第２図は第１図のメモリセルC00，C01，C10，
C11の回路図である。第２図において、各メモリ
セルは、負荷R1，R2、交差結合されフリツプフ
ロツプを構成する駆動トランジスタQ1，Q2，ト
ランスフアゲートトランジスタQ3，Q4から構成
されている。トランスフアゲートトランジスタ
Q3，Q4はビツト線BL0，０（もしくはBL1，
１）に接続され、これらのオン、オフはワー
ド線WL0（もしくはWL1）上の行選択信号X0（も
しくはX1）によつて制御される。たとえば、行選
択信号X0がハイとなれば、電流ＩLOがビツト線
BL0からメモリセルC00のオン状態のトランジス
タQ1へ流れ、また、電流ＩL1がビツト線BL1から
メモリセルC01のオン状態のトランジスタQ1へ流
れる。すなわち、この場合、メモリセルC00が選
択セルであつても、非選択セルC01にも電流が流
れる。このような非選択セルは16Kビツトメモリ
であれば127個存在するので、このような電流を
減少させることは消費電力の点から有利となる。
本発明はワード線たとえばWL0が選択状態であつ
ても行選択信号X0がハイレベルにある時間を少
なくし、これにより、消費電力を低減している。
C11の回路図である。第２図において、各メモリ
セルは、負荷R1，R2、交差結合されフリツプフ
ロツプを構成する駆動トランジスタQ1，Q2，ト
ランスフアゲートトランジスタQ3，Q4から構成
されている。トランスフアゲートトランジスタ
Q3，Q4はビツト線BL0，０（もしくはBL1，
１）に接続され、これらのオン、オフはワー
ド線WL0（もしくはWL1）上の行選択信号X0（も
しくはX1）によつて制御される。たとえば、行選
択信号X0がハイとなれば、電流ＩLOがビツト線
BL0からメモリセルC00のオン状態のトランジス
タQ1へ流れ、また、電流ＩL1がビツト線BL1から
メモリセルC01のオン状態のトランジスタQ1へ流
れる。すなわち、この場合、メモリセルC00が選
択セルであつても、非選択セルC01にも電流が流
れる。このような非選択セルは16Kビツトメモリ
であれば127個存在するので、このような電流を
減少させることは消費電力の点から有利となる。
本発明はワード線たとえばWL0が選択状態であつ
ても行選択信号X0がハイレベルにある時間を少
なくし、これにより、消費電力を低減している。
再び第１図に戻り、第３図Ａ〜Ｉを参照してそ
の回路動作を説明する。第３図Ａに示すように、
行アドレス信号A0，A1，…，Ａl-1、列アドレス
信号A0′，A1′，…，Ａl-1のいずれか１つが変化
すると、クロツクパルス発生回路CK1はその変化
を検出して第３図Ｂに示すクロツクパルスCP1を
発生する。これにより、ワード線ドライバWDは
セツトされて第３図Ｃに示すワードドライバクロ
ツク信号φｗを発生し、引き続いて、第３図Ｄに
示すように選択されたワード線の行選択信号が変
化する。このようにして、選択動作が進むと、選
択ワード線の終端の電位がハイに変化する。これ
をクロツクパルス発生回路CK2が検出して第３図
Ｅに示すクロツクパルスCP2を発生する。これに
より、ワード線ドライバWDはリセツトされ、そ
のワードドライバクロツク信号φｗは第３図Ｃに
示すようにローに変化し、次いで、行選択信号Ｘ
も第３図Ｄに示すようにローに変化する。従つ
て、ワード線の選択状態はクロツクパルスCP1と
クロツクパルスCP2との間のみ保持されることに
なる。
の回路動作を説明する。第３図Ａに示すように、
行アドレス信号A0，A1，…，Ａl-1、列アドレス
信号A0′，A1′，…，Ａl-1のいずれか１つが変化
すると、クロツクパルス発生回路CK1はその変化
を検出して第３図Ｂに示すクロツクパルスCP1を
発生する。これにより、ワード線ドライバWDは
セツトされて第３図Ｃに示すワードドライバクロ
ツク信号φｗを発生し、引き続いて、第３図Ｄに
示すように選択されたワード線の行選択信号が変
化する。このようにして、選択動作が進むと、選
択ワード線の終端の電位がハイに変化する。これ
をクロツクパルス発生回路CK2が検出して第３図
Ｅに示すクロツクパルスCP2を発生する。これに
より、ワード線ドライバWDはリセツトされ、そ
のワードドライバクロツク信号φｗは第３図Ｃに
示すようにローに変化し、次いで、行選択信号Ｘ
も第３図Ｄに示すようにローに変化する。従つ
て、ワード線の選択状態はクロツクパルスCP1と
クロツクパルスCP2との間のみ保持されることに
なる。
この間、選択ビツト線対は列選択信号Y0，
Y1，…，Ｙo-1の１つによつてデータビツト線対
DB，に接続され、この電位は第３図Ｆに示す
ごとく変化する。このデータビツト線対DB，
の電位はセンスアンプSAによつて増幅され、第
３図Ｇに示すセンスデータSD，が得られる。
このセンスデータSD，は出力バツフアOB内
のラツチ回路にラツチされる。このラツチ回路の
出力をＤ，とすれば、第３図Ｈのごとく示さ
れ、従つて、出力バツフアOBの出力ＤOUTは第３
図Ｉのごとくなる。つまり、ラツチ回路のデータ
Ｄ，の決定は上記クロツクパルスCP1とクロツ
クパルスCP2との間で行われているので、クロツ
クパルスCP2の発生後には、ワード線を選択状態
に保持する必要はない。この観点から、本発明に
おいては、クロツクパルスCP2の発生後はワード
線の選択状態を解除し、これにより、メモリセル
の消費電力を低減している。
Y1，…，Ｙo-1の１つによつてデータビツト線対
DB，に接続され、この電位は第３図Ｆに示す
ごとく変化する。このデータビツト線対DB，
の電位はセンスアンプSAによつて増幅され、第
３図Ｇに示すセンスデータSD，が得られる。
このセンスデータSD，は出力バツフアOB内
のラツチ回路にラツチされる。このラツチ回路の
出力をＤ，とすれば、第３図Ｈのごとく示さ
れ、従つて、出力バツフアOBの出力ＤOUTは第３
図Ｉのごとくなる。つまり、ラツチ回路のデータ
Ｄ，の決定は上記クロツクパルスCP1とクロツ
クパルスCP2との間で行われているので、クロツ
クパルスCP2の発生後には、ワード線を選択状態
に保持する必要はない。この観点から、本発明に
おいては、クロツクパルスCP2の発生後はワード
線の選択状態を解除し、これにより、メモリセル
の消費電力を低減している。
第４図は第１図のワード線ドライバWDの回路
図である。第４図において、Q41，Q42は負荷ト
ランジスタ、Q43，Q44はフリツプフロツプを構
成するトランジスタ、Q45，Q46は入力トランジ
スタである。すなわち、クロツクパルスCP1はセ
ツトパルスとして作用し、クロツクパルスCP2は
リセツトパルスとして作用する。従つて、ワード
ドライバクロツク信号φｗはクロツクパルスCP1
によつてセツトされ、クロツクパルスCP2によつ
てリセツトされる。
図である。第４図において、Q41，Q42は負荷ト
ランジスタ、Q43，Q44はフリツプフロツプを構
成するトランジスタ、Q45，Q46は入力トランジ
スタである。すなわち、クロツクパルスCP1はセ
ツトパルスとして作用し、クロツクパルスCP2は
リセツトパルスとして作用する。従つて、ワード
ドライバクロツク信号φｗはクロツクパルスCP1
によつてセツトされ、クロツクパルスCP2によつ
てリセツトされる。
第５図Ａは第１図のクロツクパルス発生回路
CK1のブロツク回路図である。第５図Ａにおい
て、クロツクパルス発生回路CK1は、各アドレス
信号A0，A1，…，Ａl-1，A0′，A1′，…，Ａl-1′に
対してパルス発生回路PG1と、オアゲートOR1と
を有している。このパルス発生回路PG1はその入
力の変化を検出して一定幅のパルスを発生するも
のである。たとえば、パルス発生回路PG1は、第
５図Ｂに示すように、ナンドゲートG1〜G4、ノ
アゲートG5，G6、オアゲートG7、キヤパシタ
C1，C2により構成される。この場合、ゲート
G1，G2，G5、キヤパシタC1は立上り検出回路を
構成し、ゲートG1，G3，G4，G6、キヤパシタC2
は立上り検出回路を構成する。従つて、ゲート
G7の出力はアドレス信号Aiの立上りおよび立下
り、つまり変化を検出してパルスCP1を発生する
ことになる。このようなパルス発生回路PG1を各
アドレス信号に対して設けることによりアドレス
信号のいずれかが変化したときに、クロツクパル
ス発生回路CK1はクロツクパルスCP1を発生する
ことになる。
CK1のブロツク回路図である。第５図Ａにおい
て、クロツクパルス発生回路CK1は、各アドレス
信号A0，A1，…，Ａl-1，A0′，A1′，…，Ａl-1′に
対してパルス発生回路PG1と、オアゲートOR1と
を有している。このパルス発生回路PG1はその入
力の変化を検出して一定幅のパルスを発生するも
のである。たとえば、パルス発生回路PG1は、第
５図Ｂに示すように、ナンドゲートG1〜G4、ノ
アゲートG5，G6、オアゲートG7、キヤパシタ
C1，C2により構成される。この場合、ゲート
G1，G2，G5、キヤパシタC1は立上り検出回路を
構成し、ゲートG1，G3，G4，G6、キヤパシタC2
は立上り検出回路を構成する。従つて、ゲート
G7の出力はアドレス信号Aiの立上りおよび立下
り、つまり変化を検出してパルスCP1を発生する
ことになる。このようなパルス発生回路PG1を各
アドレス信号に対して設けることによりアドレス
信号のいずれかが変化したときに、クロツクパル
ス発生回路CK1はクロツクパルスCP1を発生する
ことになる。
第６図Ａは第１図のクロツクパルス発生回路
CK2のブロツク回路図である。第６図Ａにおい
て、クロツクパルス発生回路CK2は、各行アドレ
ス信号X1，X2，…，Ｘo-1に対してパルス発生回
路PG2と、オア回路OR2とを有している。このパ
ルス発生回路PG2はその入力の立上りを検出して
一定幅のパルスを発生するものである。たとえ
ば、パルス発生回路PG2は、第６図Ｂに示すよう
に、ナドゲートG8，G9、オアゲートG10、キヤパ
シタC3により構成される。
CK2のブロツク回路図である。第６図Ａにおい
て、クロツクパルス発生回路CK2は、各行アドレ
ス信号X1，X2，…，Ｘo-1に対してパルス発生回
路PG2と、オア回路OR2とを有している。このパ
ルス発生回路PG2はその入力の立上りを検出して
一定幅のパルスを発生するものである。たとえ
ば、パルス発生回路PG2は、第６図Ｂに示すよう
に、ナドゲートG8，G9、オアゲートG10、キヤパ
シタC3により構成される。
(6) 発明の効果
以上説明したように本発明によれば、ワード線
が選択状態にある時間を少なくしているので、ビ
ツト線からメモリセルへ流れる電流及び行アドレ
スデコーダにおける電力消費を減少させることが
でき、従つて、消費電力を低減できる。
が選択状態にある時間を少なくしているので、ビ
ツト線からメモリセルへ流れる電流及び行アドレ
スデコーダにおける電力消費を減少させることが
でき、従つて、消費電力を低減できる。
第１図は本発明に係るスタテイツク型半導体記
憶装置の一実施例を示すブロツク回路図、第２図
は第１図のメモリセルC00，C01，C10，C11の回路
図、第３図Ａ〜Ｉは第１図の回路内に現われる信
号のタイミング図、第４図は第１図のワード線ド
ライバWDの回路図、第５図Ａは第１図のクロツ
クパルス発生回路CK1のブロツク回路図、第５図
Ｂは第５図Ａのパルス発生回路PG1の論理回路
図、第６図Ａは第１図のクロツクパルス発生回路
CK2のブロツク回路図、第６図Ｂは第６図Ａのパ
ルス発生回路PG2の論理回路図である。 C00〜Ｃo-1，ｎ−１：スタテイツク型メモリセ
ル、WL0，WL1，…，WLo-1：ワード線、BL0，
０，…，BLo-1，o-1：ビツト線、RD：行ア
ドレスデコーダ、RB：行アドレスバツフア、
CD：列アドレスデコーダ、CB：列アドレスバツ
フア、SA：センスアンプ、OB：出力バツフア、
CK1，CK2：クロツクパルス発生回路、WD：ワ
ード線ドライバ、φｗ：ワードドライバクロツク
信号。
憶装置の一実施例を示すブロツク回路図、第２図
は第１図のメモリセルC00，C01，C10，C11の回路
図、第３図Ａ〜Ｉは第１図の回路内に現われる信
号のタイミング図、第４図は第１図のワード線ド
ライバWDの回路図、第５図Ａは第１図のクロツ
クパルス発生回路CK1のブロツク回路図、第５図
Ｂは第５図Ａのパルス発生回路PG1の論理回路
図、第６図Ａは第１図のクロツクパルス発生回路
CK2のブロツク回路図、第６図Ｂは第６図Ａのパ
ルス発生回路PG2の論理回路図である。 C00〜Ｃo-1，ｎ−１：スタテイツク型メモリセ
ル、WL0，WL1，…，WLo-1：ワード線、BL0，
０，…，BLo-1，o-1：ビツト線、RD：行ア
ドレスデコーダ、RB：行アドレスバツフア、
CD：列アドレスデコーダ、CB：列アドレスバツ
フア、SA：センスアンプ、OB：出力バツフア、
CK1，CK2：クロツクパルス発生回路、WD：ワ
ード線ドライバ、φｗ：ワードドライバクロツク
信号。
Claims (1)
- １ 複数のワード線と複数のビツト線対との交差
点に設けられたスタテイツク型メモリセルと、前
記ワード線を選択するワード線選択手段と、前記
ビツト線を選択するビツト線選択手段と、前記ビ
ツト線を介して読み出されたデータをラツチする
出力バツフアと、入力アドレスの変化を検知する
第１の検知手段と、前記ワード線選択手段の出力
が前記ワード線の端部まで到達したことを検知す
る第２の検知手段とを備え、前記ワード線選択手
段及び前記ビツト線選択手段が前記第１の検知手
段の出力が生じてから第２の検知手段の出力が生
じるまでの期間のみ選択動作を行ない、前記出力
バツフアが前記期間にデータをラツチするように
したことを特徴とするスタテイツク型半導体記憶
装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57111519A JPS593781A (ja) | 1982-06-30 | 1982-06-30 | スタテイツク型半導体記憶装置 |
| US06/508,505 US4539661A (en) | 1982-06-30 | 1983-06-28 | Static-type semiconductor memory device |
| EP83303761A EP0098164B1 (en) | 1982-06-30 | 1983-06-29 | Static type semiconductor memory device |
| DE8383303761T DE3378939D1 (en) | 1982-06-30 | 1983-06-29 | Static type semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57111519A JPS593781A (ja) | 1982-06-30 | 1982-06-30 | スタテイツク型半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS593781A JPS593781A (ja) | 1984-01-10 |
| JPS6160515B2 true JPS6160515B2 (ja) | 1986-12-20 |
Family
ID=14563375
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57111519A Granted JPS593781A (ja) | 1982-06-30 | 1982-06-30 | スタテイツク型半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS593781A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63308413A (ja) * | 1987-06-09 | 1988-12-15 | Matsushita Electric Ind Co Ltd | 位相同期ル−プ回路 |
| JPH032716U (ja) * | 1989-05-31 | 1991-01-11 |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5968889A (ja) * | 1982-10-08 | 1984-04-18 | Toshiba Corp | 半導体記憶装置 |
| JPS59221891A (ja) * | 1983-05-31 | 1984-12-13 | Toshiba Corp | スタテイツク型半導体記憶装置 |
| US5995132A (en) * | 1997-10-30 | 1999-11-30 | Eastman Kodak Company | Method and apparatus for printing interdigitated images |
| US6252621B1 (en) | 1998-08-03 | 2001-06-26 | Eastman Kodak Company | Printing lenticular images |
| US6069680A (en) * | 1998-08-03 | 2000-05-30 | Eastman Kodak Company | Flying spot laser printer apparatus and a method of printing suitable for printing lenticular images |
| US6191802B1 (en) | 1998-10-20 | 2001-02-20 | Eastman Kodak Company | Optical apparatus and method for increasing intensity of multimode laser beams and a printer for printing lenticular images utilizing such laser beams |
| US6486937B2 (en) | 1999-12-30 | 2002-11-26 | Eastman Kodak Company | Method and apparatus for printing large format lenticular images |
-
1982
- 1982-06-30 JP JP57111519A patent/JPS593781A/ja active Granted
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63308413A (ja) * | 1987-06-09 | 1988-12-15 | Matsushita Electric Ind Co Ltd | 位相同期ル−プ回路 |
| JPH032716U (ja) * | 1989-05-31 | 1991-01-11 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS593781A (ja) | 1984-01-10 |
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