JPH0927491A - 半導体装置 - Google Patents
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- JPH0927491A JPH0927491A JP7173494A JP17349495A JPH0927491A JP H0927491 A JPH0927491 A JP H0927491A JP 7173494 A JP7173494 A JP 7173494A JP 17349495 A JP17349495 A JP 17349495A JP H0927491 A JPH0927491 A JP H0927491A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 36
- 239000010410 layer Substances 0.000 claims abstract description 52
- 239000011229 interlayer Substances 0.000 claims abstract description 13
- 230000007261 regionalization Effects 0.000 abstract description 4
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 19
- 229910052814 silicon oxide Inorganic materials 0.000 description 19
- 229920002120 photoresistant polymer Polymers 0.000 description 15
- 238000004519 manufacturing process Methods 0.000 description 9
- 239000000758 substrate Substances 0.000 description 9
- 238000007796 conventional method Methods 0.000 description 6
- 238000000034 method Methods 0.000 description 6
- 238000005530 etching Methods 0.000 description 4
- 238000001459 lithography Methods 0.000 description 4
- 238000000059 patterning Methods 0.000 description 2
- 239000000470 constituent Substances 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
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- 239000012528 membrane Substances 0.000 description 1
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】
【課題】 半導体装置の下層配線と上層配線との間に形
成される層間絶縁膜表面の段差を小さくし、３層配線，
４層配線などの多層配線におけるパターン形成を容易に
する。 【解決手段】 ダミーパターン５を一辺が１μｍの正方
形の平面形状とし、配線を通すべき２μｍピッチのグリ
ッドの交点に配置するとともに、配線２の周囲１μｍ以
内にはダミーパターン５を配置していない。これによ
り、配線２間の最短距離が４μｍ以上である場合に、少
なくとも１つのダミーパターン５を設け、また、配線２
間のスペースに占めるダミーパターン５の面積比を約２
５％としている。
成される層間絶縁膜表面の段差を小さくし、３層配線，
４層配線などの多層配線におけるパターン形成を容易に
する。 【解決手段】 ダミーパターン５を一辺が１μｍの正方
形の平面形状とし、配線を通すべき２μｍピッチのグリ
ッドの交点に配置するとともに、配線２の周囲１μｍ以
内にはダミーパターン５を配置していない。これによ
り、配線２間の最短距離が４μｍ以上である場合に、少
なくとも１つのダミーパターン５を設け、また、配線２
間のスペースに占めるダミーパターン５の面積比を約２
５％としている。
Description
【０００１】
【発明の属する技術分野】この発明は、多層配線構造を
有する半導体装置に関するものである。
有する半導体装置に関するものである。
【０００２】
【従来の技術】近年、半導体装置の集積度，特性を向上
するため、２層配線や３層配線などの多層配線構造が広
く用いられている。さらに低コストで層間絶縁膜の平坦
化を行うために、ダミーパターンの採用が検討されてい
る。以下、ダミーパターンを用いない場合と用いた場合
との従来の半導体装置について説明する。
するため、２層配線や３層配線などの多層配線構造が広
く用いられている。さらに低コストで層間絶縁膜の平坦
化を行うために、ダミーパターンの採用が検討されてい
る。以下、ダミーパターンを用いない場合と用いた場合
との従来の半導体装置について説明する。
【０００３】図３はダミーパターンを用いない場合の従
来の半導体装置の製造方法を示す工程順断面図であり、
１は半導体基板、２は膜厚０．７μｍのＡｌＳｉＣｕ膜
よりなる下層の配線、３は下層の配線２と上層の配線
（図示せず）との間に形成される層間絶縁膜となる酸化
シリコン膜、４はフォトレジストである。このダミーパ
ターンを用いない場合の従来の半導体装置の製造方法
は、まず、図３（ａ）に示すように、半導体基板１上に
膜厚０．７μｍのＡｌＳｉＣｕ膜を形成し、これを所望
のパターンに成形して下層の配線２を形成する。次に、
図３（ｂ）に示すように、半導体基板１上に配線２を覆
うように膜厚２．０μｍの酸化シリコン膜３を形成した
後、図３（ｃ）に示すように、膜厚１．５μｍのフォト
レジスト４を塗布する。次に、図３（ｄ）に示すよう
に、フォトレジスト４のみを選択的にエッチングする条
件によってフォトレジスト４をエッチングする。さら
に、図３（ｅ）に示すように、フォトレジスト４と酸化
シリコン膜３の両方をエッチングすることによって、酸
化シリコン膜３表面の平坦化を行う。この後、平坦化し
た酸化シリコン膜３上に上層の配線（図示せず）を形成
することになる。
来の半導体装置の製造方法を示す工程順断面図であり、
１は半導体基板、２は膜厚０．７μｍのＡｌＳｉＣｕ膜
よりなる下層の配線、３は下層の配線２と上層の配線
（図示せず）との間に形成される層間絶縁膜となる酸化
シリコン膜、４はフォトレジストである。このダミーパ
ターンを用いない場合の従来の半導体装置の製造方法
は、まず、図３（ａ）に示すように、半導体基板１上に
膜厚０．７μｍのＡｌＳｉＣｕ膜を形成し、これを所望
のパターンに成形して下層の配線２を形成する。次に、
図３（ｂ）に示すように、半導体基板１上に配線２を覆
うように膜厚２．０μｍの酸化シリコン膜３を形成した
後、図３（ｃ）に示すように、膜厚１．５μｍのフォト
レジスト４を塗布する。次に、図３（ｄ）に示すよう
に、フォトレジスト４のみを選択的にエッチングする条
件によってフォトレジスト４をエッチングする。さら
に、図３（ｅ）に示すように、フォトレジスト４と酸化
シリコン膜３の両方をエッチングすることによって、酸
化シリコン膜３表面の平坦化を行う。この後、平坦化し
た酸化シリコン膜３上に上層の配線（図示せず）を形成
することになる。
【０００４】図４はダミーパターンを用いた場合の従来
の半導体装置の製造方法を示す工程順断面図であり、１
〜４は図３の構成要素と同じであり、６は下層の配線２
と同じＡｌＳｉＣｕ膜からなるダミーパターンである。
このダミーパターンを用いた場合の従来の半導体装置の
製造方法は、まず、図４（ａ）に示すように、半導体基
板１上に膜厚０．７μｍのＡｌＳｉＣｕ膜を形成し、こ
れを所望のパターンに成形して下層の配線２とダミーパ
ターン６を形成する。ダミーパターン６の形状は一辺が
１μｍの正方形であり、３．５μｍピッチのグリッドの
交点に配置してある。また、下層の配線２の周囲μｍ以
内にはダミーパターン６を形成しない。この結果、配線
２間の最短距離が５．５μｍ以上である場合に、少なく
とも１つダミーパターン６が存在する。また、ダミーパ
ターン面積比は約８％となる。このダミーパターン面積
比とは、配線２間のスペースの面積に対する配線２間の
スペースに含まれるダミーパターン６の面積の総和の割
合である。
の半導体装置の製造方法を示す工程順断面図であり、１
〜４は図３の構成要素と同じであり、６は下層の配線２
と同じＡｌＳｉＣｕ膜からなるダミーパターンである。
このダミーパターンを用いた場合の従来の半導体装置の
製造方法は、まず、図４（ａ）に示すように、半導体基
板１上に膜厚０．７μｍのＡｌＳｉＣｕ膜を形成し、こ
れを所望のパターンに成形して下層の配線２とダミーパ
ターン６を形成する。ダミーパターン６の形状は一辺が
１μｍの正方形であり、３．５μｍピッチのグリッドの
交点に配置してある。また、下層の配線２の周囲μｍ以
内にはダミーパターン６を形成しない。この結果、配線
２間の最短距離が５．５μｍ以上である場合に、少なく
とも１つダミーパターン６が存在する。また、ダミーパ
ターン面積比は約８％となる。このダミーパターン面積
比とは、配線２間のスペースの面積に対する配線２間の
スペースに含まれるダミーパターン６の面積の総和の割
合である。
【０００５】次に、図４（ｂ）に示すように、半導体基
板１上に配線２とダミーパターン６を覆うように膜厚
２．０μｍの酸化シリコン膜３を形成した後、図４
（ｃ）に示すように、膜厚１．５μｍのフォトレジスト
４を塗布する。次に、図４（ｄ）に示すように、フォト
レジスト４のみを選択的にエッチングする条件によって
フォトレジスト４をエッチングする。さらに、図４
（ｅ）に示すように、フォトレジスト４と酸化シリコン
膜３の両方をエッチングすることによって、酸化シリコ
ン膜３表面の平坦化を行う。この後、平坦化した酸化シ
リコン膜３上に上層の配線（図示せず）を形成すること
になる。
板１上に配線２とダミーパターン６を覆うように膜厚
２．０μｍの酸化シリコン膜３を形成した後、図４
（ｃ）に示すように、膜厚１．５μｍのフォトレジスト
４を塗布する。次に、図４（ｄ）に示すように、フォト
レジスト４のみを選択的にエッチングする条件によって
フォトレジスト４をエッチングする。さらに、図４
（ｅ）に示すように、フォトレジスト４と酸化シリコン
膜３の両方をエッチングすることによって、酸化シリコ
ン膜３表面の平坦化を行う。この後、平坦化した酸化シ
リコン膜３上に上層の配線（図示せず）を形成すること
になる。
【０００６】
【発明が解決しようとする課題】しかしながら上記従来
の半導体装置では、図３（ｅ）に示すように、層間絶縁
膜となる酸化シリコン膜３表面に、配線２のある部分と
配線２のない部分との間で段差Ｘが発生する。この段差
Ｘが０．６μｍ以上と大きい場合、次のリソグラフィー
工程で配線上とそれ以外の部分の両方での０．５μｍル
ールでのパターン形成が困難となる。そこで図４（ｅ）
に示すように、ダミーパターン６を形成することによっ
て、配線２のある部分と配線２のない部分との間の酸化
シリコン膜３表面の段差Ｘを０．３μｍに抑制すること
ができる。しかしながら、３層配線，４層配線などの多
層配線では段差が層毎に足し合わされるので、上層にな
るほどパターン形成が困難となるという課題がある。
の半導体装置では、図３（ｅ）に示すように、層間絶縁
膜となる酸化シリコン膜３表面に、配線２のある部分と
配線２のない部分との間で段差Ｘが発生する。この段差
Ｘが０．６μｍ以上と大きい場合、次のリソグラフィー
工程で配線上とそれ以外の部分の両方での０．５μｍル
ールでのパターン形成が困難となる。そこで図４（ｅ）
に示すように、ダミーパターン６を形成することによっ
て、配線２のある部分と配線２のない部分との間の酸化
シリコン膜３表面の段差Ｘを０．３μｍに抑制すること
ができる。しかしながら、３層配線，４層配線などの多
層配線では段差が層毎に足し合わされるので、上層にな
るほどパターン形成が困難となるという課題がある。
【０００７】この発明は上記従来の課題を解決するもの
で、下層配線と上層配線との間に形成される層間絶縁膜
表面の段差を小さくし、３層配線，４層配線などの多層
配線でもパターン形成を容易にできる半導体装置を提供
することを目的とする。
で、下層配線と上層配線との間に形成される層間絶縁膜
表面の段差を小さくし、３層配線，４層配線などの多層
配線でもパターン形成を容易にできる半導体装置を提供
することを目的とする。
【０００８】
【課題を解決するための手段】請求項１記載の半導体装
置は、上層配線と下層配線との間に層間絶縁膜を形成
し、下層配線間に下層配線のダミーパターンを形成した
半導体装置であって、下層配線間のスペースの面積に対
する下層配線間のスペースに含まれるダミーパターンの
面積の総和の割合を２０％以上としたことを特徴とす
る。
置は、上層配線と下層配線との間に層間絶縁膜を形成
し、下層配線間に下層配線のダミーパターンを形成した
半導体装置であって、下層配線間のスペースの面積に対
する下層配線間のスペースに含まれるダミーパターンの
面積の総和の割合を２０％以上としたことを特徴とす
る。
【０００９】請求項２記載の半導体装置は、請求項１記
載の半導体装置において、下層配線のダミーパターンを
下層配線間の格子状の交差点に点在させて設けている。
このように、下層配線間のスペースの面積に対する下層
配線間のスペースに含まれるダミーパターンの面積の総
和の割合を２０％以上としたことにより、下層配線のあ
る部分と下層配線のない部分との間における層間絶縁膜
の表面の段差を０．１５μｍ以下にすることができる。
載の半導体装置において、下層配線のダミーパターンを
下層配線間の格子状の交差点に点在させて設けている。
このように、下層配線間のスペースの面積に対する下層
配線間のスペースに含まれるダミーパターンの面積の総
和の割合を２０％以上としたことにより、下層配線のあ
る部分と下層配線のない部分との間における層間絶縁膜
の表面の段差を０．１５μｍ以下にすることができる。
【００１０】
【発明の実施の形態】以下、この発明の実施の形態につ
いて、図面を参照しながら説明する。図１はこの発明の
実施の形態における半導体装置の製造方法を示す工程順
断面図であり、１は半導体基板、２は膜厚０．７μｍの
ＡｌＳｉＣｕ膜よりなる下層の配線、３は下層の配線２
と上層の配線（図示せず）との間に形成される層間絶縁
膜となる酸化シリコン膜、４はフォトレジスト、５は下
層の配線２と同じＡｌＳｉＣｕ膜からなるダミーパター
ンである。
いて、図面を参照しながら説明する。図１はこの発明の
実施の形態における半導体装置の製造方法を示す工程順
断面図であり、１は半導体基板、２は膜厚０．７μｍの
ＡｌＳｉＣｕ膜よりなる下層の配線、３は下層の配線２
と上層の配線（図示せず）との間に形成される層間絶縁
膜となる酸化シリコン膜、４はフォトレジスト、５は下
層の配線２と同じＡｌＳｉＣｕ膜からなるダミーパター
ンである。
【００１１】この実施の形態の半導体装置では、ダミー
パターン５を一辺が１μｍの正方形の平面形状とし、配
線を通すべき２μｍピッチのグリッドの交点に配置する
とともに、配線２の周囲１μｍ以内にはダミーパターン
５を配置していない。このようにすることにより、配線
２間の最短距離が４μｍ以上である場合に、少なくとも
１つのダミーパターン５を設け、また、配線２間のスペ
ースに占めるダミーパターン５の面積比を約２５％とし
ている。
パターン５を一辺が１μｍの正方形の平面形状とし、配
線を通すべき２μｍピッチのグリッドの交点に配置する
とともに、配線２の周囲１μｍ以内にはダミーパターン
５を配置していない。このようにすることにより、配線
２間の最短距離が４μｍ以上である場合に、少なくとも
１つのダミーパターン５を設け、また、配線２間のスペ
ースに占めるダミーパターン５の面積比を約２５％とし
ている。
【００１２】この半導体装置の製造方法は、まず、図１
（ａ）に示すように、半導体基板１上に膜厚０．７μｍ
のＡｌＳｉＣｕ膜を形成し、これを所望のパターンに成
形して下層の配線２と上述したダミーパターン５とを形
成する。次に、図１（ｂ）に示すように、半導体基板１
上に配線２とダミーパターン５を覆うように膜厚２．０
μｍの酸化シリコン膜３を形成した後、図１（ｃ）に示
すように、膜厚１．５μｍのフォトレジスト４を塗布す
る。次に、図１（ｄ）に示すように、フォトレジスト４
のみを選択的にエッチングする条件によってフォトレジ
スト４をエッチングする。さらに、図１（ｅ）に示すよ
うに、フォトレジスト４と酸化シリコン膜３の両方をエ
ッチングすることによって、酸化シリコン膜３表面の平
坦化を行う。この後、平坦化した酸化シリコン膜３上に
上層の配線（図示せず）を形成することになる。
（ａ）に示すように、半導体基板１上に膜厚０．７μｍ
のＡｌＳｉＣｕ膜を形成し、これを所望のパターンに成
形して下層の配線２と上述したダミーパターン５とを形
成する。次に、図１（ｂ）に示すように、半導体基板１
上に配線２とダミーパターン５を覆うように膜厚２．０
μｍの酸化シリコン膜３を形成した後、図１（ｃ）に示
すように、膜厚１．５μｍのフォトレジスト４を塗布す
る。次に、図１（ｄ）に示すように、フォトレジスト４
のみを選択的にエッチングする条件によってフォトレジ
スト４をエッチングする。さらに、図１（ｅ）に示すよ
うに、フォトレジスト４と酸化シリコン膜３の両方をエ
ッチングすることによって、酸化シリコン膜３表面の平
坦化を行う。この後、平坦化した酸化シリコン膜３上に
上層の配線（図示せず）を形成することになる。
【００１３】図２に、層間絶縁膜となる酸化シリコン膜
３表面における配線２のある部分と配線２のない部分の
間の段差Ｘと、ダミーパターン面積比との関係を示す。
ここで、ダミーパターン面積比とは、配線２間のスペー
スの面積に対する配線２間のスペースに含まれるダミー
パターン５の面積の総和の割合をいう。図２より明らか
なように、この実施の形態の半導体装置のようにダミー
パターン面積比が２５％の場合には、酸化シリコン膜３
表面における配線２のある部分と配線２のない部分の間
の段差Ｘは約０．１μｍと小さくなり、０．５μｍルー
ルでの次のリソグラフィー工程において上層の配線（図
示せず）のパターン形成が容易になる。
３表面における配線２のある部分と配線２のない部分の
間の段差Ｘと、ダミーパターン面積比との関係を示す。
ここで、ダミーパターン面積比とは、配線２間のスペー
スの面積に対する配線２間のスペースに含まれるダミー
パターン５の面積の総和の割合をいう。図２より明らか
なように、この実施の形態の半導体装置のようにダミー
パターン面積比が２５％の場合には、酸化シリコン膜３
表面における配線２のある部分と配線２のない部分の間
の段差Ｘは約０．１μｍと小さくなり、０．５μｍルー
ルでの次のリソグラフィー工程において上層の配線（図
示せず）のパターン形成が容易になる。
【００１４】なお、ダミーパターン面積比が２０％以上
であれば、配線のある部分と配線のない部分の間の段差
は０．１５μｍ以下となるため、３層配線，４層配線と
なっても０．５μｍルールでのリソグラフィー工程のパ
ターン形成が容易になる。なお、一般にダミーパターン
のない領域が１０μｍ以上の範囲に広がると配線のある
部分との間に段差が生じる。この実施の形態の半導体装
置では、配線２間の最短距離が４μｍ以上である場合
に、少なくとも１つのダミーパターン５が存在するの
で、上記段差の発生を防止することができる。
であれば、配線のある部分と配線のない部分の間の段差
は０．１５μｍ以下となるため、３層配線，４層配線と
なっても０．５μｍルールでのリソグラフィー工程のパ
ターン形成が容易になる。なお、一般にダミーパターン
のない領域が１０μｍ以上の範囲に広がると配線のある
部分との間に段差が生じる。この実施の形態の半導体装
置では、配線２間の最短距離が４μｍ以上である場合
に、少なくとも１つのダミーパターン５が存在するの
で、上記段差の発生を防止することができる。
【００１５】
【発明の効果】以上のようにこの発明の半導体装置は、
下層配線間のスペースの面積に対する下層配線間のスペ
ースに含まれるダミーパターンの面積の総和の割合を２
０％以上としたことにより、下層配線のある部分と下層
配線のない部分との間における層間絶縁膜の表面の段差
を０．１５μｍ以下にすることができ、３層配線，４層
配線となっても０．５μｍルールでの次のリソグラフィ
ー工程において上層の配線のパターン形成を容易に行う
ことができる。
下層配線間のスペースの面積に対する下層配線間のスペ
ースに含まれるダミーパターンの面積の総和の割合を２
０％以上としたことにより、下層配線のある部分と下層
配線のない部分との間における層間絶縁膜の表面の段差
を０．１５μｍ以下にすることができ、３層配線，４層
配線となっても０．５μｍルールでの次のリソグラフィ
ー工程において上層の配線のパターン形成を容易に行う
ことができる。
【図１】この発明の実施の形態における半導体装置の製
造方法を示す工程順断面図。
造方法を示す工程順断面図。
【図２】層間絶縁膜表面における配線のある部分と配線
のない部分の間の段差のダミーパターン面積比の依存性
を示す図。
のない部分の間の段差のダミーパターン面積比の依存性
を示す図。
【図３】ダミーパターンを用いない場合の従来の半導体
装置の製造方法を示す工程順断面図。
装置の製造方法を示す工程順断面図。
【図４】ダミーパターンを用いた場合の従来の半導体装
置の製造方法を示す工程順断面図。
置の製造方法を示す工程順断面図。
１ 半導体基板 ２ 下層の配線 ３ 酸化シリコン膜（層間絶縁膜） ４ フォトレジスト ５ ダミーパターン
Claims (2)
- 【請求項１】 上層配線と下層配線との間に層間絶縁膜
を形成し、前記下層配線間に前記下層配線のダミーパタ
ーンを形成した半導体装置であって、 前記下層配線間のスペースの面積に対する前記下層配線
間のスペースに含まれる前記ダミーパターンの面積の総
和の割合を２０％以上としたことを特徴とする半導体装
置。 - 【請求項２】 下層配線のダミーパターンを前記下層配
線間の格子状の交差点に点在させて設けた請求項１記載
の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7173494A JPH0927491A (ja) | 1995-07-10 | 1995-07-10 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7173494A JPH0927491A (ja) | 1995-07-10 | 1995-07-10 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0927491A true JPH0927491A (ja) | 1997-01-28 |
Family
ID=15961557
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7173494A Pending JPH0927491A (ja) | 1995-07-10 | 1995-07-10 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0927491A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100422912B1 (ko) * | 2001-05-16 | 2004-03-12 | 아남반도체 주식회사 | 반도체 소자의 접촉부 및 그 형성 방법 |
| US6884550B2 (en) | 2001-08-21 | 2005-04-26 | Oki Electric Industry Co., Ltd. | Semiconductor device manufacturing mask substrate and semiconductor device manufacturing method |
| JP2007260952A (ja) * | 2006-03-27 | 2007-10-11 | Oki Data Corp | 半導体複合装置、ｌｅｄヘッド、及び画像形成装置 |
| JP2009071283A (ja) * | 2007-08-07 | 2009-04-02 | Rohm Co Ltd | 半導体装置 |
-
1995
- 1995-07-10 JP JP7173494A patent/JPH0927491A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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