JPH09275196A

JPH09275196A - 半導体装置及びその製造方法

Info

Publication number: JPH09275196A
Application number: JP8081388A
Authority: JP
Inventors: Tadashi Ikeda; 直史池田
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1996-04-03
Filing date: 1996-04-03
Publication date: 1997-10-21
Also published as: US6168994B1; US5859459A

Abstract

(57)【要約】【課題】反転耐圧及びパンチスルー耐圧を確保しなが
ら、素子分離幅が小さい半導体装置及びこのような半導
体装置を複雑なプロセスを用いずに容易かつ確実に製造
することができる半導体装置の製造方法を提供する。【解決手段】素子分離を必要とする隣接する素子相互の
ソース、ドレイン領域を、分離溝の下に、共通する幅広
の不純物拡散層線として形成する。そして、ゲート絶縁
膜と分離絶縁膜とを覆う第１導電膜に対して、分離を行
うパターニングを行う。同時に、ここで用いる耐エッチ
ング膜を利用して同じパターンで分離絶縁膜を貫通し、
基板までエッチングを行い、基板に素子分離溝（トレン
チ）を形成し、この素子分離溝で基板に形成した不純物
拡散層線を分断してソース線とドレイン線を形成する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ＥＥＰＲＯＭ（Electr
ically Erasable Programmable ROM）等の半導体装置及
びその製造方法に関する。

【０００２】

【従来の技術】近年、ＥＥＰＲＯＭのような電気的に書
き込み、消去ができる不揮発性メモリの開発が盛んであ
る。また、低コストで、高密度を達成できるフラッシュ
メモリが注目されている。フラッシュメモリの中で、図
１６に示すようなメモリアレイ構成を持つフラッシュＥ
ＥＰＲＯＭが知られている。このフラッシュＥＥＰＲＯ
Ｍは、メモリトランジスタＭＴｒがマトリックス状に配
置され、図面縦方向にビット線（ドレイン線）ＢＬとソ
ース線ＳＬが配線され、図面縦方向のメモリトランジス
タＭＴｒは、これらのビット線ＢＬとソース線ＳＬを共
有する。ワードライン（制御ゲート）ＷＬは、ビット線
ＢＬと直交して配線され、各メモリトランジスタＭＴｒ
の制御ゲートを構成している。ワードラインＷＬ方向の
メモリトランジスタＭＴｒ相互は素子分離されている。

【０００３】このメモリの書き込み、消去は、制御ゲー
トＷＬを正バイアスとしてチャネル全面を用いたＦ−Ｎ
（Fowler Nordheim ）トンネリングにより、浮遊ゲート
ＦＧ中に電子を注入してデータの書き込みを行い、一
方、制御ゲートＷＬを負バイアスとして浮遊ゲートＦＧ
中から電子を引き抜くことにより消去を行う。この方式
は、他の方式に比べさまざまな利点を有する。

【０００４】例えば、ＣＨＥ（Channel Hot Electron）
注入方式に比較して、書き込み時の消費電力が少ないた
め、内部昇圧回路による書き込みを高速化できる。ま
た、書き込み回数に関しても、書き込み、消去共にチャ
ネル全面のＦ−Ｎトンネリング注入の方が有利であるこ
とが知られている。

【０００５】Ｆ−Ｎトンネリングにより浮遊ゲート中か
ら電子を引き抜いてデータの書き込みを行う方式におい
ても、データ書き込み時にバンド間トンネル電流が流れ
るため、内部昇圧による書き込み速度に問題がある。更
に、同じチャネル全面のＦ−Ｎトンネリング注入を用い
るＮＡＮＤ型と比べると、ランダムアクセスが速いとい
う点で有利である。

【０００６】以上のような特徴を有するメモリセルの従
来の製造方法の一例について、図面を用いて簡単に説明
する。図１４は工程断面図であり、図１５は平面図であ
る。まず、図１４（ａ）に示すように、半導体基板１０
０にＬＯＣＯＳ法を用いて、素子分離領域２００を形成
する。

【０００７】次に、図１４（ｂ）、図１５（ａ）に示す
ように、パッド酸化膜２０２、及びシリコン窒化膜２０
３を形成してフォトリソグラフィ技術及びドライエッチ
法を用いてチャネル領域となる部分を覆うようにパター
ニングする。この時、シリコン窒化膜２０３の応力緩和
のためにパッド酸化膜２０２とシリコン窒化膜２０３と
の間に多結晶シリコンを形成する場合がある。続いて、
シリコン窒化膜２０３をマスクにして、リンあるいは砒
素をイオン注入して不純物拡散層１０１を形成する。

【０００８】次に、熱酸化すると、シリコン窒化膜２０
３が酸化のマスクとなるため、図１４（ｂ）、図１５
（ｂ）に示すように、比較的厚い酸化膜２０４が形成さ
れる。この時、酸化膜２０４の下にドレイン線（ビット
線）１０２及びソース線１０３が形成される。

【０００９】次に、図１４（ｄ）、図１５（ｃ）に示す
ように、シリコン窒化膜とパッド酸化膜とを剥離し、チ
ャネル領域を露出させる。続いて、図１４（ｅ）に示す
ように、熱酸化してトンネル酸化膜２０５を形成する。

【００１０】次に、図１４（ｆ）に示すように、浮遊ゲ
ートとなる多結晶シリコン３０１を形成し、パターニン
グする。この時、図１５（ｄ）に示すように、ビット線
の延伸方向（図中Ｂ−Ｂ’方向）には多結晶シリコンを
カットしない。続いてチャネルストップの形成のための
イオン注入を行う。反転耐圧を確保するため、注入量は
１０¹⁷／ｃｍ³オーダーの高濃度にする必要がある。ま
た、チャネルストップ１０４は、接合耐圧確保のため
に、ビット線１０３あるいはソース線１０２と間隔をあ
ける必要がある。このイオン注入は、浮遊ゲート３０１
形成時のマスクと共有することが可能であるが、浮遊ゲ
ート３０１上に形成するＯＮＯ膜（酸化シリコン、窒化
シリコン、酸化シリコン膜の３層膜）形成時の熱による
拡散を防ぐために、ＯＮＯ膜を形成した後、再びフォト
リソグラフィー工程を経てイオン注入を行ってもよい。

【００１１】次に、ＯＮＯ膜２０６を形成した後、制御
ゲートとなる多結晶シリコン３０２を堆積し、レジスト
膜を形成し、パターニングした後、制御ゲート３０２、
ＯＮＯ膜２０６、及び浮遊ゲート３０１を一度にエッチ
ングする。更に、制御ゲート形成時のレジストをマスク
として、ボロンのイオン注入によりビット線方向（Ｂ−
Ｂ’）に隣り合うメモリセルの分離を行う。これによ
り、図１４（ｇ）、図１５（ｅ）に示すような構造のメ
モリセルを得ることができる。

【００１２】

【発明が解決しようとする課題】しかしながら、上記し
た方式では、書き込み時に２０Ｖ程度の高電圧を必要と
するため、ビット線に隣り合うメモリセル間の素子分離
における反転耐圧及びパンチスルー耐圧の確保が困難に
なるという問題がある。

【００１３】ＬＯＣＯＳ法等による分離では、反転耐圧
を確保するために、ＬＯＣＯＳ膜厚を厚くしようとする
と、寸法変換差によりバーズビークの幅の分、分離幅が
大きくなり、集積度が低下する。ＬＯＣＯＳの代わりに
パンチスルー耐圧が大きいトレンチ分離を採用すること
も考えられるが、分離幅の大きい箇所と分離幅が小さい
箇所とを同時に形成するためには、例えばＣＭＰ（化学
的機械的研磨）などの特殊なプロセス技術を用いた複雑
な埋め込み平坦化工程が必要になり、コストの上昇を招
くという問題がある。

【００１４】また、チャネルストップの濃度を増やすこ
とも考えられるが、接合耐圧を確保するためには、ソー
ス、ドレイン領域とチャネルストップイオン注入領域と
の間隔を設ける必要があり、やはり分離幅を大きくする
必要を生じてしまい、集積度の低下を招く。

【００１５】本発明は、上記事情に鑑みなされたもの
で、反転耐圧及びパンチスルー耐圧を確保しながら、素
子分離幅が小さい半導体装置及びこのような半導体装置
を複雑なプロセスを用いずに容易かつ確実に製造するこ
とができる半導体装置の製造方法を提供することを目的
とする。

【００１６】

【課題を解決するための手段】本発明は、上記目的を達
成するため、半導体基板と、半導体基板表面に形成され
たゲート絶縁膜と、該ゲート絶縁膜の両側方に形成され
た分離絶縁膜と、該分離絶縁膜下面の基板に形成された
不純物拡散層と、該ゲート絶縁膜と分離絶縁膜の上に形
成された第１導電膜と、該第１導電膜、分離絶縁膜、及
び不純物拡散層をそれぞれ分断して貫通し、基板面と垂
直方向に形成され、絶縁材料で埋め込まれた素子分離溝
とを有する半導体装置を提供する。

【００１７】また、本発明は、上記目的を達成するた
め、半導体基板に互いに沿って延在する複数の不純物拡
散層線を形成する工程と、該不純物拡散層線の領域の上
に分離絶縁膜を形成する工程と、該不純物拡散線層間の
領域にゲート絶縁膜を形成する工程と、該ゲート絶縁膜
と分離絶縁膜を覆う第１導電膜を形成する工程と、該第
１導電膜の上に耐エッチング層を形成する工程と、該耐
エッチング層をパターニングする工程と、該パターニン
グした耐エッチング層をマスクとして上記第１導電膜、
分離絶縁膜及び基板をエッチングすることにより、基板
に上記不純物拡散層線を分断してソース線とドレイン線
とを形成する素子分離溝を形成する工程と、該素子分離
溝を絶縁材料で埋める工程とを有することを特徴とする
半導体装置の製造方法を提供する。

【００１８】本発明の半導体装置は、ゲート絶縁膜を介
して基板と第１導電膜とが対向し、ゲート絶縁膜の両側
方に存する分離絶縁層の下に拡散層が形成されている構
造の素子間の素子分離を、上記第１導電膜と分離絶縁膜
と拡散層とを分断して貫通して基板に掘られた素子分離
溝（トレンチ）で行っている構造を有する。

【００１９】そのため、反転耐圧及びパンチスルー耐圧
が高く、分離幅も小さいトレンチ分離により、分離が必
要な素子の分離を行っているので、反転耐圧及びパンチ
スルー耐圧を確保しながら集積度を向上させることがで
きる。また、分離幅が小さいメモリ領域だけにトレンチ
分離を採用し、広い分離幅を必要とする周辺回路等には
ＬＯＣＯＳを採用する手法を利用することができるの
で、広い幅の溝を埋め込むような困難なプロセスを回避
でき、コスト上昇を防止することができる。

【００２０】また、本発明の半導体装置の製造方法は、
まず、素子分離を必要とする隣接する素子相互のソー
ス、ドレイン領域を、分離溝の下に、共通する幅広の不
純物拡散層線として形成する。そして、ゲート絶縁膜と
分離絶縁膜とを覆う第１導電膜に対して、分離を行うパ
ターニングを行う。同時に、ここで用いる耐エッチング
膜を利用して同じパターンで分離絶縁膜を貫通し、基板
までエッチングを行い、基板に素子分離溝（トレンチ）
を形成し、この素子分離溝で基板に形成した不純物拡散
層線を分断してソース線とドレイン線を形成するように
したものである。

【００２１】そのため、反転耐圧及びパンチスルー耐圧
が高く分離幅が小さいトレンチ分離を、第１導電膜のパ
ターニングと同時に自己整合的に形成することができる
ので、極めて容易な工程でメモリセル面積を増加させる
ことなく確実に素子分離を行うことができる。また、分
離幅が小さい例えばメモリ領域だけにトレンチ分離を採
用し、広い分離幅を必要とする周辺回路等にはＬＯＣＯ
Ｓを採用することができるので、広い分離幅の溝を埋め
込むような困難なプロセスを回避でき、コスト上昇を抑
制することができる。

【００２２】

【発明の実施の形態】以下、本発明の実施の形態につい
て具体的に説明するが、本発明は、下記の実施形態に限
定されるものではない。図１は、本発明の半導体装置の
一形態を示すもので分離ソース型に適用した例である。
（ａ）は断面図、（ｂ）は平面図であり、（ａ）は
（ｂ）のＡ−Ａ線に沿った断面図である。また、その回
路を図２に示す。

【００２３】この半導体装置の断面構造を説明すると、
基板１０表面に１０ｎｍ程度の膜厚のゲート絶縁膜２１
とその両側方に３０〜１００ｎｍ程度の膜厚の分離絶縁
膜２３が形成されている。分離絶縁膜２３の下の基板１
０には不純物拡散層（ソース、ドレイン）１２、１３が
形成されている。また、ゲート絶縁膜２１と分離絶縁膜
２３の上には第１導電膜３１が積層され、フローティン
グゲートを構成している。そして、これらの第１導電膜
３１、分離絶縁膜２３、及び不純物拡散層１２、１３が
分離されている領域の基板には、素子分離溝４０が形成
されている。この素子分離溝４０は、その内壁には酸化
膜２５が形成されている共に、絶縁材料２６で埋め込ま
れている。絶縁材料２６の上面は素子分離溝４０とほぼ
同じ高さとなっている。また、素子分離溝４０の下側の
基板には、チャネルストップ１４が形成され、分離を完
全にしている。上記第１導電膜３１を覆って例えばＯＮ
Ｏ膜２７が形成されており、これにより、第１導電膜３
１が周囲から絶縁されている。また、ＯＮＯ膜２７の上
には第２導電膜３２が形成され、第２導電膜３２がコン
トロールゲートを構成する。

【００２４】次に、平面構造を説明すると、第２導電膜
３２は、図面左右方向に延伸し、ワードラインＷＬを構
成する。また、ビット線ＢＬ（ドレイン１２）とソース
線ＳＬ（ソース１３）が並列してワード線ＷＬと直交し
て延伸している。ワードラインＷＬとゲート絶縁膜２１
が交差する部分にメモリトランジスタＭＴｒ１〜ＭＴｒ
４が形成され、フローティングゲート３１はメモリトラ
ンジスタのワードラインＷＬ下に設けられている。トレ
ンチ分離ＴＩ（素子分離溝４０）は、ソース線ＳＬとビ
ット線ＢＬを分離して、ワード線ＷＬ方向に隣接するメ
モリトランジスタ相互を分離している。一方、図面上下
方向に並ぶメモリトランジスタは、ビット線ＢＬとソー
ス線ＳＬを共有する。

【００２５】また、図２の回路について説明すると、一
対のソース線ＳＬとビット線（ドレイン）ＢＬが並列し
ており、一対のソース線ＳＬとビット線ＢＬを共有する
メモリトランジスタ（図面でＭＴｒ２とＭＴｒ４、及び
ＭＴｒ１とＭＴｒ３）がソース線ＳＬとビット線ＢＬに
沿って複数個設けられている。ワード線ＷＬがビット線
ＢＬと直交して設けられ、それぞれ各メモリトランジス
タの制御ゲートを構成している。また、ソース線ＳＬと
ビット線ＢＬを共有しないワード線ＷＬ方向のメモリト
ランジスタ相互（ビット線と直交する列）は、ビット線
ＢＬとソース線ＳＬとを分断する素子分離溝（トレン
チ）ＴＩにより分離されている。

【００２６】このメモリの書き込み、消去は、例えば制
御ゲート３２、ＷＬを２０Ｖ程度の正バイアスとしてチ
ャネル全面を用いたＦ−Ｎトンネリングにより、浮遊ゲ
ート３１、ＦＧ中に電子を注入してデータの書き込みを
行い、一方、制御ゲート３２、ＷＬを負バイアスとして
浮遊ゲート３１、ＦＧ中から電子を引き抜くことにより
消去を行う。

【００２７】上記半導体装置は、ワード線ＷＬ方向に隣
接するメモリ素子ＭＴｒ１とＭＴｒ２の間、及びＭＴｒ
３とＭＴｒ４の間が、深い素子分離溝４０、ＴＩにより
トレンチ分離されているので、ＬＯＣＯＳ法に比べては
るかに高い反転耐圧及びパンチスルー耐圧が得られる。
従って、書き込み時、制御ゲート、ＷＬ３２に高いバイ
アス電圧を印加しても、問題は生じない。また、ＬＯＣ
ＯＳと異なり、分離領域を広げるバーズビークがないの
で、素子分離領域を小さくでき、集積度を向上させるこ
とができる。

【００２８】上述した半導体装置の製造方法の一例を図
３〜図９で説明する。なお、各図における（ａ）は断面
図、（ｂ）は平面図である。まず、図３に示すように、
シリコン基板１０にパッド酸化膜２１、次にシリコン窒
化膜２２を堆積し、フォトリソグラフィ技術及びドライ
エッチング法を用いてパターニングする。この時、シリ
コン窒化膜２２の応力緩和のためにパッド酸化膜２１と
シリコン窒化膜２２との間に多結晶シリコンを形成する
場合がある。なお、この工程前に、周辺回路などのメモ
リセル以外の回路部にはＬＯＣＯＳを形成しておく。続
いてシリコン窒化膜２２をマスクとしてリンあるいは砒
素をイオン注入して不純物拡散層線１１を形成する。こ
の不純物拡散層線１１は、後に素子分離溝で分断されて
ソース、ドレインを構成する。

【００２９】次に、図４に示すように、シリコン窒化膜
２２をマスクとして熱酸化して、酸化膜（分離絶縁膜）
２３を形成する。この酸化膜２３の膜厚は、電子がトン
ネルしない程度の厚さであればよい。具体的には通常の
ＬＯＣＯＳの厚さよりは薄く、３０〜１００ｎｍ程度と
することが好ましい。不純物拡散層線１１は、この酸化
膜２３の下に埋め込まれ、埋込拡散層となっている。

【００３０】そして、図５に示すように、シリコン窒化
膜２２とパッド酸化膜２１とを剥離した後、熱酸化して
トンネル酸化膜２４を例えば１０ｎｍ程度の膜厚で形成
する。その後、図６に示すように、浮遊ゲートとなる第
１導電層３１を多結晶シリコンのＣＶＤ法などで堆積す
る。次いで、レジストＲ１をスピンコートなどで塗布
し、フォトリソグラフィを利用してレジストＲ１をパタ
ーニングした後、レジストＲ１を耐エッチング層として
第１導電層３１をパターニングする。このとき、図６
（ｂ）に示すように、不純物拡散層線１１の延伸方向
（図中Ｂ−Ｂ方向）にはカットせず、酸化膜２３の幅方
向中央部を不純物拡散層線１１の延伸方向にエッチング
する。

【００３１】続いて、本発明においては、図７に示すよ
うに、更にレジストＲ１をマスクとして酸化膜２３、及
び基板１０を連続的にエッチングして、基板に素子分離
溝（トレンチ）４０を形成する。これにより、不純物拡
散層線１１は分離溝４０により分断され、自己整合的に
ソース線１２とビット線１３が形成される。

【００３２】素子分離溝４０を形成した後、必要によ
り、イオン注入を行ってチャネルストップ１４を形成す
る。この場合、本実施態様では、ソースとドレインは連
続しているので、側壁反転の観点から分離溝の側壁にイ
オン注入する必要はなく、底面のみにチャネルストップ
１４を形成することが好ましい。

【００３３】次に、図８に示すように、熱酸化を行い、
分離溝４０の内壁に熱酸化膜２５を形成した後、ＣＶＤ
法などで酸化珪素などの絶縁膜２６を堆積し、分離溝４
０を絶縁材料で埋める。続いて、図９に示すように、絶
縁膜２６をエッチバックすることにより、浮遊ゲート２
３を露出させると共に、分離溝４０に絶縁膜２６を残
す。このとき、エッチング量は多めにして浮遊ゲート２
３の側面を露出させることが好ましく、これにより浮遊
ゲート２３の表面積を大きくできるので、カップリング
レシオが有利になる。また、絶縁性を確保するために、
エッチバック後の分離溝を埋めた絶縁膜２６の表面はシ
リコン基板１０の表面より高くする必要があるが、酸化
膜２３の厚さ分のマージンがあるので、制御は容易であ
る。酸化膜２３の厚さは、この観点からも選定されるべ
きである。

【００３４】次に、図１に戻って、例えば厚さ２０ｎｍ
程度のＯＮＯ膜２７を形成した後、制御ゲートとなる多
結晶シリコン３２を堆積する。レジスト膜を形成した
後、これをパターニングしてレジスト膜をマスクとして
制御ゲート用多結晶シリコン膜３２、ＯＮＯ膜２７、及
び浮遊ゲート用多結晶シリコン３１を一度にエッチング
する。更に、同じレジスト膜をマスクとして、ボロンの
イオン注入を行い、ビット線１３方向に隣り合うメモリ
セルの分離を行う。これにより、図１に示すような構造
のメモリセル領域を得ることができる。

【００３５】図１（ｂ）には、一つのメモリセルを破線
で示した。最小寸法をＦとすると、最小のピッチでメモ
リセルを配置した場合、面積が６Ｆ²という非常に小さ
い値が得られる。本製造工程によれば、分離溝は、浮遊
ゲート形成時の同じマスクで自己整合的に形成するの
で、メモリセル面積を増大させることなく素子分離を行
うことができる。また、上記方法は、ＬＯＣＯＳ分離法
とトレンチ分離法を併用でき、周辺回路などの分離幅の
広いところはＬＯＣＯＳ法で、メモリセル内の狭い部分
のみにトレンチ分離を用いているため、分離幅の広いと
ころを埋め込む困難で複雑なプロセス、例えばバイアス
ＥＣＲＣＶＤ、ＣＭＰ（化学的機械的研磨）、選択エ
ピタキシャル成長等を使う必要がなく、極めて容易な工
程で素子分離できる。

【００３６】なお、素子分離溝４０の断面形状は、上記
例では垂直にエッチングして略矩形状に形成している
が、図１０に示すように、底面にいくに従い漸次幅広と
なる逆テーパー状でもよい。図１０には、上記と同じ部
材には同じ符号を付してある。通常のトレンチであれば
電界集中を避けるために、底面にいくに従い漸次幅が狭
くなるテーパー状とするのがよいが、本発明における分
離溝は分離溝側壁にチャネルストップのためのイオン注
入を避ける観点から、分離溝の断面形状は矩形状又は底
面の方が広いテーパー状とすることが好ましい。このよ
うな形状の分離溝を形成するには、例えばエッチングガ
ス（例えばＣｌ₂とＮ₂）のガス比を制御することによ
り行うことができる。

【００３７】また、上記説明では、分離ソース型に適用
した例を示したが、本発明の半導体装置はこれに限られ
るものではなく、例えば図１１に示すような構造の半導
体装置に適用が可能である。図１１に示した半導体装置
は、半導体基板１０表面にゲート絶縁膜２１が形成さ
れ、このゲート絶縁膜２１の両側方に分離絶縁膜２３が
形成されている。分離絶縁膜２３下面の基板には、不純
物拡散層１２、１３が形成され、ゲート絶縁膜２１と分
離絶縁膜２３の上には、第１導電膜３１が形成されてい
る。また、第１導電膜３１、分離絶縁膜２３を貫通し、
基板面と垂直方向に素子分離溝４０が形成され、この素
子分離溝４０は、絶縁材料２６で埋め込まれている。

【００３８】次に、本発明をＭＮＯＳ（Metal Nitride
Oxide Semiconductor ）型ＥＥＰＲＯＭに適用する例を
説明する。このＭＮＯＳの構造は、例えば図１２に示す
ように、ゲート酸化膜２１の上に、例えばシリコンナイ
トライド膜（トラップ絶縁層）２８、及び酸化シリコン
膜２９を積層し、その上にポリシリコン、アルミニウム
などのゲート電極３３を積層したものである。書き込
み、消去は、ゲート絶縁膜２１に高電圧を印加すること
により、トンネル電流を流し、シリコンナイトライド膜
に電子を捕獲させるものである。

【００３９】この構造を上記工程で実現できる。例え
ば、図９に至る工程までは同様とすることができる。但
し、第１導電膜３１は、酸化膜２３の保護として用い、
後のエッチングで除去するので、ポリシリコン以外でも
差し支えない。この場合、もし、第１導電膜３１の代わ
りにＯＮＯ膜を形成すると、素子分離溝４０を絶縁材料
２６で埋め込む際のエッチバック時に、ＯＮＯ膜も同時
にエッチングされてしまう。また、第１導電膜３１を形
成しないで直接レジスト膜のパターンだけで素子分離溝
４０を形成すると、やはり、素子分離溝４０を絶縁材料
２６で埋め込む際のエッチバック時に、今度は酸化膜２
３がエッチングされてしまう。このため、第１導電膜３
１などの何らかの保護膜が必要である。また、ゲート酸
化膜（トンネル酸化膜）の膜厚も１０ｎｍより薄くても
よい。

【００４０】図９に示した状態、即ち、第１導電膜３１
をパターニングして、素子分離溝４０を形成した後、こ
の素子分離溝４０を絶縁材料２６で埋め込んだ状態か
ら、ポリシリコン膜３１を除去する。そして、図１３に
示すように、シリコンナイトライド膜２８を例えば１０
ｎｍ程度の膜厚で成膜した後、シリコンナイトライド膜
２８を熱酸化して酸化シリコン膜２９を４ｎｍ程度の膜
厚で形成する。なお、この酸化シリコン膜２９の形成工
程は省略することもある。その後、ポリシリコン又はア
ルミニウムなどのゲート電極膜３３を形成する。そし
て、ゲート電極膜３３、酸化シリコン膜２９、シリコン
ナイトライド膜２８をエッチングによりパターニングし
て、図１３に示すようなＭＮＯＳを得ることができる。

【００４１】

【発明の効果】本発明の半導体装置は、高い反転耐圧及
びパンチスルー耐圧を有すると共に、専有面積の小さな
素子分離領域を有する。また、本発明の半導体装置の製
造方法によれば、かかる半導体装置を容易にかつ確実に
製造することができる。

【図面の簡単な説明】

【図１】本発明の半導体装置をフラッシュメモリに適用
した例を示すもので、（ａ）は断面図、（ｂ）は平面図
である。

【図２】図１に示した半導体装置の回路図である。

【図３】本発明の半導体装置の製造工程の一例を示すも
ので、（ａ）は断面図、（ｂ）は平面図である。

【図４】図３の続きの工程を示すもので、（ａ）は断面
図、（ｂ）は平面図である。

【図５】図４の続きの工程を示すもので、（ａ）は断面
図、（ｂ）は平面図である。

【図６】図５の続きの工程を示すもので、（ａ）は断面
図、（ｂ）は平面図である。

【図７】図６の続きの工程を示すもので、（ａ）は断面
図、（ｂ）は平面図である。

【図８】図７の続きの工程を示すもので、（ａ）は断面
図、（ｂ）は平面図である。

【図９】図８の続きの工程を示すもので、（ａ）は断面
図、（ｂ）は平面図である。

【図１０】本発明の半導体装置の変形例を示す断面図で
ある。

【図１１】本発明の半導体装置の一般的な構造を示す断
面図である。

【図１２】ＭＮＯＳ型不揮発性メモリの構造を示す断面
図である。

【図１３】ＭＮＯＳに本発明を適用した例を示す断面図
である。

【図１４】（ａ）〜（ｇ）は、従来のフラッシュメモリ
の製造工程を断面図で説明するフローチャートである。

【図１５】（ａ）〜（ｅ）は、図１２の工程を平面図で
説明するフローチャートである。

【図１６】図１２、図１３に示したフラッシュメモリの
回路図である。

【符号の説明】

１０…基板、１１…不純物拡散層線、１２…ソース線、
１３…ビット線（ドレイン線）、１４…チャネルストッ
プ、２３…分離絶縁膜、２４…ゲート絶縁膜（トンネル
酸化膜）、２７…ＯＮＯ膜、２８…シリコンナイトライ
ド膜（トラップ絶縁層）、２９…酸化シリコン膜、３１
…第１導電膜（浮遊ゲート）、３２…第２導電膜（制御
ゲート）、４０…分離溝、ＷＬ…ワード線、ＢＬ…ビッ
ト線、ＳＬ…ソース線、ＭＴｒ１〜ＭＴｒ４…メモリト
ランジスタ、ＴＩ…分離溝。

Claims

【特許請求の範囲】

【請求項１】半導体基板と、半導体基板表面に形成されたゲート絶縁膜と、該ゲート絶縁膜の両側方に形成された分離絶縁膜と、該分離絶縁膜下面の基板に形成された不純物拡散層と、該ゲート絶縁膜と分離絶縁膜の上に形成された第１導電
膜と、該第１導電膜、分離絶縁膜、及び不純物拡散層をそれぞ
れ分断して貫通し、基板面と垂直方向に形成され、絶縁
材料で埋め込まれた素子分離溝とを有する半導体装置。
【請求項２】上記素子分離溝により分断されている不純
物拡散層が不揮発性メモリ素子のソース線とドレイン線
を構成し、これらを共通する不揮発性メモリ素子がソー
ス線とドレイン線に沿って配置されている請求項１記載
の半導体装置。
【請求項３】上記素子分離溝が、略矩形状又は底部に行
くに従い漸次幅広となる断面形状を有する請求項１記載
の半導体装置。
【請求項４】半導体基板と、半導体基板表面に形成されたゲート絶縁膜と、該ゲート絶縁膜の両側方に形成された分離絶縁膜と、該分離絶縁膜下面の基板に形成された不純物拡散層と、該分離絶縁膜、及び不純物拡散層をそれぞれ分断して貫
通し、基板面と垂直方向に形成され、絶縁材料で埋め込
まれた素子分離溝と上記ゲート絶縁膜上に形成されたト
ラップ絶縁層と、該トラップ絶縁層上に形成された導電膜とを有する半導
体装置。
【請求項５】半導体基板に互いに沿って延在する複数の
不純物拡散層線を形成する工程と、該不純物拡散層線の領域の上に分離絶縁膜を形成する工
程と、該不純物拡散線層間の領域にゲート絶縁膜を形成する工
程と、該ゲート絶縁膜と分離絶縁膜を覆う第１導電膜を形成す
る工程と、該第１導電膜の上に耐エッチング層を形成する工程と、該耐エッチング層をパターニングする工程と、該パターニングした耐エッチング層をマスクとして上記
第１導電膜、分離絶縁膜及び基板をエッチングすること
により、基板に上記不純物拡散層線を分断してソース線
とドレイン線とを形成する素子分離溝を形成する工程
と、該素子分離溝を絶縁材料で埋める工程とを有することを
特徴とする半導体装置の製造方法。
【請求項６】パターニングした第１導電膜上に絶縁膜及
び第２導電膜を形成した後、これらの第１導電膜、絶縁
膜、及び第２導電膜を一度にパターニングする工程を有
する請求項５記載の半導体装置の製造方法。
【請求項７】上記素子分離溝を形成した後、素子分離溝
の底部の基板に不純物を導入する請求項５記載の半導体
装置の製造方法。