JPH10154802A

JPH10154802A - 不揮発性半導体記憶装置の製造方法

Info

Publication number: JPH10154802A
Application number: JP8311534A
Authority: JP
Inventors: Toshiyuki Hayakawa; 俊之早川
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1996-11-22
Filing date: 1996-11-22
Publication date: 1998-06-09
Also published as: US5976934A

Abstract

(57)【要約】【課題】メモリセル側でデータの書込みあるいは消去
の際に印加するバイアスの上昇を招くことなく、周辺回
路側では高耐圧系トランジスタの絶縁耐圧を高めること
が可能となる不揮発性半導体記憶装置の製造方法の提
供。【解決手段】周辺回路領域３１における半導体基板１
１上に第３のゲート絶縁膜３を介して形成された第１の
ポリシリコン導電層３２について、ゲート電極状にパタ
ーニングした後酸化雰囲気下熱処理を施すことでゲート
バーズビーク３ａを形成し、引き続いて第１のポリシリ
コン導電層３２とこの上方に積層した第２のポリシリコ
ン導電層をメモリセルアレイ領域３１で加工して積層ゲ
ート構造を得る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は不揮発性半導体記憶
装置の製造方法に関し、特に電気的にデータの書き込み
及び消去が可能な不揮発性半導体記憶装置の製造方法に
関する。

【０００２】

【従来の技術】不揮発性半導体記憶装置は、電源を切っ
てもデータが消えない等の利点があるため、近年大幅に
需要が増大している。電気的に一括消去可能な不揮発性
半導体記憶装置であるフラッシュメモリは、２トランジ
スタ型のバイト型不揮発性半導体記憶装置と異なり、１
トランジスタでメモリセルを構成することができる。こ
の結果、メモリセルを小さくすることが可能となり、大
容量の磁気ディスクの代替用途等が期待されている。

【０００３】こうしたフラッシュメモリの中でも、特に
高集積化に有利なものとしてＮＡＮＤ型ＥＥＰＲＯＭが
知られている。これは、次のような構造を有する。すな
わち、複数のメモリセルを例えばカラム方向に並べ、こ
れらのセルのうちの互いに隣り合うセル同士のソースと
ドレインを順次直列に接続する。このような接続によ
り、複数のメモリセルが直列接続された単位セル群（Ｎ
ＡＮＤセル）を構成し、こうした単位セル群を一単位と
してビット線に接続する。

【０００４】一方メモリセルは、通常電荷蓄積層となる
浮遊ゲートと制御ゲートとが積層された積層ゲート構造
を有する。メモリセルは、ｐ型基板またはｎ型基板に形
成されたｐ型ウェル内にマトリックス状に集積形成され
る。ＮＡＮＤセルのドレイン側は、選択ゲートを介して
ビット線に接続される。ＮＡＮＤセルのソース側は、選
択ゲートを介してソース線（基準電位配線）に接続され
る。各メモリセルの制御ゲートは、ロウ方向に配設され
たワード線に接続されている。

【０００５】またこのＮＡＮＤセルへのデータの書込み
は、まず消去動作によってＮＡＮＤセル内のすべてのメ
モリセルについてトランジスタのしきい値が負にされた
後、ビット線から最も離れた位置のメモリセルから順次
行なわれる。具体的には、選択されたメモリセルの制御
ゲートに高電圧を印加し、それよりビット線側にあるメ
モリセルの制御ゲート及び選択ゲートには中間電位を印
加したうえで、ビット線に書込みデータに応じて０Ｖま
たは中間電位を与える。

【０００６】すなわちここでビット線に０Ｖが与えられ
ると、ソース及びドレイン領域間のチャネル領域で発生
した電子がＦＮトンネル現象で浮遊ゲートに注入され
る。この結果、選択されたメモリセルのトランジスタの
しきい値が正方向にシフトし、“０”のデータが書込ま
れる。逆にビット線に中間電位が与えられたときは、浮
遊ゲートに電子が注入されることはなくトランジスタの
しきい値は負のままで、選択されたメモリセルはデータ
“１”の状態をとる。

【０００７】さらに、こうして書込まれたデータの消去
に当っては、すべての制御ゲートを０Ｖとし、ビット線
及びソース線を浮遊状態としたうえで、例えばメモリセ
ルがｎ型基板に形成されたｐ型ウェル内に形成されてい
る場合、ｐ型ウェル及びｎ型基板と選択ゲートに高電圧
を印加する。これにより、すべてのメモリセルにおいて
浮遊ゲート中の電子がＦＮトンネル現象でｐ型ウェルに
抜き取られ、メモリセルのトランジスタのしきい値が負
方向にシフトする。すなわち、データの消去はすべての
メモリセルに対して同時に行なわれる。

【０００８】一般にＮＡＮＤセルにおいては、上述した
ようなデータの書込み及び消去の際に、電子が浮遊ゲー
トに十分に注入あるいは抜き取られるためには、制御ゲ
ートまたはｐ型ウェル及びｎ型基板に高電圧を印加した
とき、浮遊ゲートと基板との間にも実効的に高い電界が
供給される必要がある。ここで、この浮遊ゲートと基板
との間の電界の大きさは、制御ゲートと浮遊ゲートとの
間の絶縁膜による容量と、浮遊ゲートと基板との間の絶
縁膜による容量の比、すなわちカップリング比によって
決定される。

【０００９】具体的には、書込み時では制御ゲートに印
加した電圧にこのカップリング比を乗じた値、消去時で
は基板に印加した電圧にカップリング比を乗じた値が浮
遊ゲートと基板との間に印加される電圧となる。従っ
て、例えば０．６５のカップリング比を有し、浮遊ゲー
トと基板との間の絶縁膜が膜厚０．０１μｍのシリコン
酸化膜からなるＮＡＮＤセルにおいて、電子がＦＮトン
ネル現象で浮遊ゲートに十分に注入あるいは抜き取られ
るためには、制御ゲートまたはｐ型ウェル及びｎ型基板
に２０Ｖの高バイアスを印加し、浮遊ゲートと基板との
間の絶縁膜に約１３ＭＶ／ｃｍの電界を供給することが
必要となる。なお、ここでのカップリング比と書込みあ
るいは消去動作時におけるバイアスとの関係は、基板ホ
ットエレクトロンを利用してデータの書込みを行なうＮ
ＯＲ型のメモリセル等についても全く同様である。

【００１０】

【発明が解決しようとする課題】ところで、上述したよ
うな浮遊ゲートと制御ゲートの積層ゲート構造を有する
不揮発性半導体記憶装置においては、メモリセルへのデ
ータの書込み及び消去の際これらの動作を制御する特定
の周辺回路が、制御ゲートあるいはｐ型ウェルやｎ型基
板に印加される高電圧で駆動される。このため、こうし
た周辺回路を形成するトランジスタの少なくとも一部に
ついては、絶縁耐圧が高く特にチャネル下におけるドレ
イン耐圧の十分な高耐圧系トランジスタとする必要があ
る。

【００１１】そこでこれまでは、半導体基板上に周辺回
路の一部を成すＭＯＳトランジスタをメモリセルのトラ
ンジスタと併せて形成した後、後酸化によりＭＯＳトラ
ンジスタのゲート電極の主面の酸化を進行させ、ゲート
電極と半導体基板との間にゲートバーズビークを形成す
ることが試みられている。すなわちゲートバーズビーク
を形成することで、特にゲート電極の両端での電界集中
が抑制され、十分なドレイン耐圧等を有する高耐圧系ト
ランジスタが実現可能となる。ここで図１５に、こうし
て得られる半導体記憶装置の部分縦断面図を示す。

【００１２】図示される通りこのような半導体記憶装置
は、ｐ型シリコン半導体基板等の半導体基板４１上のメ
モリセルアレイ領域５０において、シリコン酸化膜等か
らなる第１のゲート絶縁膜４２及び第２のゲート絶縁膜
４４を介して、ポリシリコンを主体とする浮遊ゲート４
３及び制御ゲート４５が順次積層された積層ゲート構造
を有している。一方周辺回路領域５１については、シリ
コン酸化膜等からなる第３のゲート絶縁膜４８を介して
ポリシリコンを主体とするゲート電極４９が設けられて
いる。また半導体基板４１においては、メモリセルアレ
イ領域５０、周辺回路領域５１ともゲートの両側でｎ⁺
型拡散層からなるソース及びドレイン領域４６がそれぞ
れ形成されており、これらの全面を覆って後酸化膜４７
が半導体基板４１上に形成されている。なお図中４０
は、半導体基板４１の素子分離領域に選択的に形成され
たフィールド酸化膜である。

【００１３】さらに、図中の４７ａがゲート電極４９と
半導体基板４１との間に形成されたゲートバーズビーク
である。上述した通りこうしたゲートバーズビーク４７
ａが形成されることで、ゲート電極４９の両端の形状が
鈍りゲート電極４９の両端での電界集中が回避され、か
つゲート電極４９と半導体基板４１との間の第３のゲー
ト絶縁膜４８に対し十分な厚さを確保でき、結果的に得
られるＭＯＳトランジスタにおいてドレイン耐圧を始め
とする絶縁耐圧が向上する。ここでゲートバーズビーク
４７ａは、従来浮遊ゲート４３及び制御ゲート４５の積
層ゲート構造、ゲート電極４９や、ソース及びドレイン
領域４６等がすべて形成された後、酸化雰囲気下熱処理
を施すことで形成している。

【００１４】しかしながら、こうして周辺回路領域５１
内のＭＯＳトランジスタに対し後酸化によるゲートバー
ズビーク４７ａの形成を試みると、同時にメモリセルア
レイ領域５０内の浮遊ゲート４３と制御ゲート４５との
間においても、ゲートバーズビーク４７ｂの形成が進行
する。然るに、浮遊ゲート４３と制御ゲート４５との間
でゲートバーズビーク４７ｂの形成が進行するにつれ、
浮遊ゲート４３及び制御ゲート４５間に介在する第２の
ゲート絶縁膜４４の実効的な厚さが増大するとともにそ
の実効面積が小さくなり、容量が低減する。このため、
第２のゲート絶縁膜４４による容量と第１のゲート絶縁
膜４２による容量の比であるカップリング比の値が減少
して、ＮＡＮＤセル等へのデータの書込み及び消去の際
に必要な印加電圧が上昇し、ひいては不揮発性半導体記
憶装置の消費電力が増大するおそれがあるうえ、周辺回
路領域５１側の高耐圧系トランジスタについてさらなる
絶縁耐圧の向上が必要となり兼ねない。

【００１５】上述したように、浮遊ゲートと制御ゲート
の積層ゲート構造を有する不揮発性半導体記憶装置にお
いては、周辺回路の一部を成す高耐圧系トランジスタに
対し、ゲート電極と半導体基板との間に後酸化によるゲ
ートバーズビークを形成してその絶縁耐圧を高めること
が以前より試みられているが、これではメモリセルのト
ランジスタについても同様にゲートバーズビークが形成
されて、メモリセルへデータを書込みまたは消去するう
えで必要な印加電圧が上昇してしまうという問題があっ
た。本発明はこうした問題を解決して、メモリセル側で
データの書込みあるいは消去の際に印加するバイアスの
上昇を招くことなく、周辺回路側では高耐圧系トランジ
スタの絶縁耐圧を高めることが可能となる不揮発性半導
体記憶装置の製造方法を提供することを目的としてい
る。

【００１６】

【課題を解決するための手段】上記目的を達成するため
になされた本発明は、半導体基板上にメモリセルアレイ
領域及び周辺回路領域がそれぞれ画定されてなる不揮発
性半導体記憶装置の製造方法であって、前記半導体基板
のメモリセルアレイ領域及び周辺回路領域上に絶縁膜を
成膜する工程と、前記絶縁膜上に第１の導電層を形成す
る工程と、前記第１の導電層をパターニングして前記周
辺回路領域でゲート電極状に加工する工程と、前記第１
の導電層のパターニング後酸化雰囲気下前記第１の導電
層に対して熱処理を施す工程と、前記半導体基板のメモ
リセルアレイ領域及び周辺回路領域で第２の導電層を前
記第１の導電層上方に積層する工程と、前記半導体基板
のメモリセルアレイ領域で前記第１及び第２の導電層を
パターニングして所望の形状に加工する工程と、前記半
導体基板の周辺回路領域で前記第２の導電層を除去する
工程とを具備するものであり（第１の態様）、また前記
半導体基板のメモリセルアレイ領域及び周辺回路領域上
に絶縁膜を成膜する工程と、前記絶縁膜上に第１の導電
層を形成する工程と、前記第１の導電層をパターニング
して前記周辺回路領域でゲート電極状に加工する工程
と、前記第１の導電層のパターニング後酸化雰囲気下前
記第１の導電層に対して熱処理を施す工程と、前記半導
体基板のメモリセルアレイ領域及び周辺回路領域で第２
の導電層を前記第１の導電層上方に積層する工程と、前
記半導体基板のメモリセルアレイ領域で前記第１及び第
２の導電層をパターニングして所望の形状に加工する一
方、前記周辺回路領域では前記第２の導電層を除去し前
記第１の導電層の側壁側のみに選択的に残存させる工程
と、前記第１の導電層の側壁側に選択的に残存した前記
第２の導電層に酸化雰囲気下熱処理を施す工程とを具備
するものである（第２の態様）。すなわち本発明の不揮
発性半導体記憶装置の製造方法は、半導体基板のメモリ
セルアレイ領域上及び周辺回路領域上ともに絶縁膜を介
して第１の導電層を形成し、周辺回路領域側で第１の導
電層をゲート電極状に加工後熱処理を施してゲートバー
ズビークを形成させ、引き続いて第１の導電層上方に第
２の導電層を積層したうえでメモリセルアレイ領域に対
し所望の形状への加工を行なうことを特徴としている。

【００１７】上述したように本発明の不揮発性半導体記
憶装置の製造方法においては、半導体基板上に絶縁膜を
介して積層形成された第１及び第２の導電層がメモリセ
ルアレイ領域側で所望の形状に加工される前に、周辺回
路領域側ではゲート電極状に加工された第１の導電層に
ゲートバーズビーク形成のための熱処理が施される。こ
のためこうした熱処理の際、メモリセルアレイ領域側に
ついてはゲートバーズビークの形成はほとんど進行せ
ず、ひいては例えば浮遊ゲートと制御ゲートの積層ゲー
ト構造を有するメモリセルを形成する場合に、制御ゲー
トと浮遊ゲートとの間の絶縁膜による容量と、浮遊ゲー
トと基板との間の絶縁膜による容量の比、すなわちカッ
プリング比の減少が抑えられる。

【００１８】なおここで、第１の導電層に対する熱処理
の前にメモリセルアレイ領域で第１の導電層を部分的に
加工しても別段差し支えなく、要はメモリセルアレイ領
域における第１及び第２の導電層を最終形状に加工する
のが、周辺回路領域側でのゲートバーズビーク形成のた
めの熱処理の後であればよい。例えば、浮遊ゲートと制
御ゲートの積層ゲート構造を有するメモリセルを形成す
る場合、浮遊ゲートとなる第１の導電層を形成後その熱
処理前にメモリセルアレイ領域で所定の加工を行なって
もよく、具体的には周辺回路領域において第１の導電層
をゲート電極状に加工する際、製造工程数低減の観点か
らメモリセルアレイ領域側では素子分離領域上に対応し
て、第１の導電層にスリット状のスペースを設けても構
わない。

【００１９】またこうした第１の導電層への熱処理時、
周辺回路領域で第１の導電層の下面側にゲートバーズビ
ークが形成されるとともに、第１の導電層の上面や側壁
には熱酸化膜が形成される。従って本発明においては、
この熱酸化膜をそのままメモリセルアレイ領域で第１及
び第２の導電層間の絶縁膜に適用することができ、さら
なる製造工程数の減少が可能となる。

【００２０】一方本発明では、上述した通り第１の導電
層を加工して周辺回路を形成するトランジスタのゲート
電極が得られるので、周辺回路領域で第１の導電層の上
方に積層される第２の導電層は不要となる。すなわち、
周辺回路領域で積層された第２の導電層は別途除去する
必要が生じる。ここで第２の導電層の除去は、メモリセ
ルアレイ領域における第１及び第２の導電層の加工とは
全く別に行なわれてもよいし（本発明の第１の態様）、
これら第１及び第２の導電層の加工と同時に行なっても
よい（本発明の第２の態様）。

【００２１】具体的に本発明の第１の態様においては、
例えばＲＩＥ（反応性イオンエッチング）等の異方性エ
ッチングを利用しメモリセルアレイ領域における第１及
び第２の導電層の加工を行なう一方、周辺回路領域につ
いては例えばＣＤＥ（ケミカルドライエッチング）等の
等方性エッチングを利用して第２の導電層を除去する。
すなわちこの場合は、ゲート電極状の第１の導電層の上
面や側壁に熱酸化膜等を介して積層された周辺回路領域
の第２の導電層が、等方性エッチングを利用することで
第１の導電層の上面側、側壁側に拘らず完全に除去され
得る。

【００２２】また本発明の第２の態様は、例えばＲＩＥ
（反応性イオンエッチング）等の異方性エッチングを利
用しメモリセルアレイ領域における第１及び第２の導電
層の加工を行なう際、周辺回路領域の第２の導電層を併
せて除去するというものである。ただし本発明の第２の
態様では、異方性エッチングを利用して周辺回路領域の
第２の導電層の除去が行なわれるので、ゲート電極状の
第１の導電層の側壁側には選択的に第２の導電層が残存
する。そこで、こうして第１導電層の側壁側に選択的に
残存した第２の導電層に対し、酸化雰囲気下熱処理を施
す。この結果、周辺回路領域において第１導電層の側壁
側に選択的に残存する第２の導電層が酸化されてゲート
側壁酸化膜が生成し、ひいては周辺回路を形成するトラ
ンジスタの絶縁耐圧を一段と高めることが可能となる。

【００２３】上述したように周辺回路領域の第２の導電
層を除去し、かつメモリセルアレイ領域における第１及
び第２の導電層を所望の最終形状に加工した後、本発明
では一般的にこれらメモリセルアレイ領域の第１及び第
２の導電層、並びに周辺回路領域でゲート電極状に加工
された第１の導電層をマスクとして、イオン注入法等で
半導体基板内に不純物をドープする。こうして、メモリ
セルのトランジスタや周辺回路を形成する高耐圧系トラ
ンジスタのソース及びドレイン領域が得られる。従っ
て、例えば浮遊ゲートと制御ゲートの積層ゲート構造に
おけるカップリング比の十分なメモリセルのトランジス
タ、及びゲートバーズビークを形成することで絶縁耐圧
の向上した周辺回路側の高耐圧系トランジスタを備えて
なる不揮発性半導体記憶装置を製造することができる。

【００２４】本発明は、メモリセルアレイ領域側で浮遊
ゲートと制御ゲートの積層ゲート構造を有するメモリセ
ルを備え、このメモリセルにおいて半導体基板と第１の
導電層からなる浮遊ゲートとの間の絶縁膜がトンネル酸
化膜となる不揮発性半導体記憶装置の製造に、特に好適
である。すなわち本発明のより好ましい態様は、半導体
基板上にメモリセルアレイ領域及び周辺回路領域がそれ
ぞれ画定され、前記半導体基板内に形成された第１のソ
ース及びドレイン領域と、これら第１のソース及びドレ
イン領域間で前記半導体基板上に形成された第１のゲー
ト絶縁膜と、この第１のゲート絶縁膜上に形成された電
荷蓄積層となる浮遊ゲートと、この浮遊ゲート上に形成
された第２のゲート絶縁膜と、この第２のゲート絶縁膜
上に形成された制御ゲートとからなるメモリセル；及び
前記半導体基板内に形成された第２のソース及びドレイ
ン領域と、これら第２のソース及びドレイン領域間で前
記半導体基板上に形成された第３のゲート絶縁膜と、こ
の第３のゲート絶縁膜上に形成されたゲート電極とから
なる周辺回路の一部を成すＭＯＳトランジスタを備えて
なる不揮発性半導体記憶装置の製造方法であって、前記
半導体基板のメモリセルアレイ領域及び周辺回路領域上
に前記第１及び第３のゲート絶縁膜を成膜する工程と、
前記第１及び第３のゲート絶縁膜上に第１の導電層を形
成する工程と、前記第１の導電層をパターニングして前
記半導体基板のメモリセルアレイ領域ではスリット状の
スペースを設ける一方、前記周辺回路領域で前記ゲート
電極に加工する工程と、前記第１の導電層のパターニン
グ後酸化雰囲気下前記第１の導電層に対して熱処理を施
し熱酸化膜を形成する工程と、前記半導体基板の少なく
ともメモリセルアレイ領域で第２の導電層を前記第１の
導電層上方に積層する工程と、前記半導体基板のメモリ
セルアレイ領域で前記第２の導電層、熱酸化膜及び第１
の導電層を順次パターニングして前記制御ゲート、第２
のゲート絶縁膜及び浮遊ゲートを形成する工程とを具備
するものである。

【００２５】本発明のより好ましい態様では、上述した
ような本発明の第１及び第２の態様の場合と同様に、周
辺回路領域において第１の導電層をゲート電極状に加工
する際、メモリセルアレイ領域側では素子分離領域上に
対応して、第１の導電層にスリット状のスペースを設け
ても構わない。またここでも、第１の導電層への熱処理
時に周辺回路領域で第１の導電層の下面側にゲートバー
ズビークが形成されるとともに、第１の導電層の上面や
側壁には熱酸化膜が形成される。従って、メモリセルア
レイ領域で得られた熱酸化膜をそのまま浮遊ゲートと制
御ゲートの間の第２のゲート絶縁膜に適用することが可
能である。すなわち、例えばポリシリコンを主体とする
第１の導電層を形成し熱処理時にその表面を熱酸化する
と、浮遊ゲートと制御ゲートの間の第２のゲート絶縁膜
として好適なシリコン酸化膜が生成され得る。

【００２６】ただし本発明においては、この熱酸化膜を
単層で第２のゲート絶縁膜としてもよいが、特に上述し
たような浮遊ゲートと制御ゲートの積層ゲート構造を有
するメモリセルを備えた不揮発性半導体記憶装置を製造
する場合は、熱酸化膜上にさらに窒化膜と酸化膜を堆積
してなるシリコン酸化膜、シリコン窒化膜及びシリコン
酸化膜の積層膜、所謂ＯＮＯ（Oxide-Nitride-Oxide ）
積層膜を第２のゲート絶縁膜とすることが好ましい。な
おこうした不揮発性半導体記憶装置の製造に際しても、
メモリセルアレイ領域における浮遊ゲート及び制御ゲー
トの積層ゲート構造、並びに周辺回路領域に形成された
ゲート電極をそれぞれマスクとしてイオン注入法等で半
導体基板内に不純物をドープすれば、本発明の第１及び
第２の態様と全く同様に、メモリセルのトランジスタや
周辺回路側の高耐圧系トランジスタのソース及びドレイ
ン領域を容易に得ることができる。

【００２７】

【発明の実施の形態】以下、図面に基づき本発明の実施
形態を説明する。まず図１、図２は、本発明で製造され
る不揮発性半導体記憶装置の一例としてＮＡＮＤ型ＥＥ
ＰＲＯＭを示す図であり、図１（ａ）は一つのＮＡＮＤ
セルの平面図、図１（ｂ）は一つのＮＡＮＤセルの回路
図、図２（ａ）は図１（ａ）中のＡ−Ａ´線断面図、図
２（ｂ）は図１（ａ）中のＢ−Ｂ´線断面図である。ま
た図３は、ＮＡＮＤ型ＥＥＰＲＯＭのメモリセルの回路
図を示す。図示される通り、ここでは８個のメモリセル
Ｍ１〜Ｍ８が直列に接続されて一つのＮＡＮＤセルを構
成している。

【００２８】すなわち各メモリセルは、ｐ型シリコン半
導体基板１１上に電荷蓄積層となる浮遊ゲート１４（１
４−１，１４−２，…，１４−８）と制御ゲート１６
（１６−１，１６−２，…，１６−８）とが積層された
積層ゲート構造を有する。こうした積層ゲート構造にお
いて、半導体基板１１と浮遊ゲート１４の間の第１のゲ
ート絶縁膜１３が電子を浮遊ゲート１４に注入または抜
き取る際のトンネル酸化膜となり、浮遊ゲート１４と制
御ゲート１６は第２のゲート絶縁膜１５を介して容量結
合している。また各ｎ型拡散層１９は、隣接する二つの
メモリセルの一方ではソースとして、他方ではドレイン
として共用され、これにより各メモリセルが直列に接続
されることになる。

【００２９】一方ＮＡＮＤセルのドレイン側とソース側
には、それぞれメモリセルの浮遊ゲート１４、制御ゲー
ト１６と同じプロセスによって形成された選択ゲート１
４−９，１６−９及び１４−１０，１６−１０が設けら
れている。なお、選択ゲート１４−９，１６−９及び１
４−１０，１６−１０は、ともに図示されない所望部分
で１層目と２層目とが導通接続されている。また、こう
して素子形成されたｐ型シリコン半導体基板１１の上方
は、層間絶縁膜１７により覆われている。この層間絶縁
膜１７の上にビット線１８が配設されており、ビット線
１８はＮＡＮＤセルの一端のドレイン側ｎ型拡散層１９
にコンタクトさせられている。

【００３０】さらに、行方向に並ぶ複数のＮＡＮＤセル
の同一行の制御ゲート１４は、共通に接続され、行方向
に走る制御ゲート線ＣＧ１，ＣＧ２，…，ＣＧ８として
配設されており、これら制御ゲート線はいわゆるワード
線となっている。また、選択ゲート１４−９，１６−９
及び１４−１０，１６−１０も、それぞれ行方向に走る
選択ゲート線ＳＧ１，ＳＧ２として配設されている。

【００３１】次に、こうした不揮発性半導体記憶装置の
製造方法を図面を参照しながら詳述する。図４、図５
は、本発明の第１の実施形態の製造方法を工程順に示す
部分縦断面図である。なお図中、３０は上述したような
積層ゲート構造を有する多数のメモリセルがマトリック
ス状に形成されるメモリセルアレイ領域、３１はこうし
たメモリセルに対する周辺回路が形成される周辺回路領
域である。また、図４、図５中のＡ−Ａ´線断面図を図
６、図７に示す。

【００３２】第１の実施形態では、まずｐ型シリコン半
導体基板１１の素子分離領域に、必要に応じてｐ型の不
純物を注入した後例えば選択酸化法でフィールド酸化膜
１２を形成する。次いで図４（ａ）、図６（ａ）に示さ
れるように、メモリセルアレイ領域３０で第１のゲート
絶縁膜１３となる厚さ８〜２５ｎｍ程度の熱酸化膜を、
また周辺回路領域３１では第３のゲート絶縁膜３等とな
る厚さ２５〜５０ｎｍ程度の熱酸化膜を形成する。具体
的には、例えば第３のゲート絶縁膜３等となる厚さ２５
〜５０ｎｍ程度の熱酸化膜を半導体基板１１全面に形成
した後、フォトリソグラフィー技術を利用して周辺回路
領域３１をレジスト膜で覆う一方メモリセルアレイ領域
３０を露出させ、メモリセルアレイ領域３０の熱酸化膜
をエッチング除去する。続いて周辺回路領域３１のレジ
スト膜を剥離したうえで、再度半導体基板１１面を熱酸
化してメモリセルアレイ領域３０で第１のゲート絶縁膜
１３となる厚さ８〜２５ｎｍ程度の熱酸化膜を形成す
る。

【００３３】次に、メモリセルアレイ領域３０及び周辺
回路領域３１の熱酸化膜上に第１のポリシリコン導電層
３２を、５０〜２００ｎｍ程度堆積させる。ただしここ
での第１のポリシリコン導電層３２は、通常例えばＰＯ
Ｃｌ₃ を用いてＰを１×１０²⁰〜４×１０²⁰ｃｍ^-3程度
ドープすることで低抵抗化される。この後、フォトリソ
グラフィー技術を利用して第１のポリシリコン導電層３
２上に所定のレジストパターンを形成し、これをマスク
として第１のポリシリコン導電層３２のエッチングを行
ない、レジストパターンを剥離する。こうして、メモリ
セルアレイ領域３０側でフィールド酸化膜１２上にスリ
ット状のスペースが設けられるとともに、周辺回路領域
３１においては図４（ｂ）、図６（ｂ）に示される通
り、第１のポリシリコン導電層３２がゲート電極状に加
工される。

【００３４】続いて第１のポリシリコン導電層３２に対
し、大気中等の酸化雰囲気下熱処理を施す。熱処理条件
は、例えば熱処理温度８００〜９００℃で、第１のポリ
シリコン導電層３２がエッチング除去されている半導体
基板１１上での熱酸化膜の厚さが５〜３０ｎｍとなる程
度とする。ここで図４（ｃ）、図６（ｃ）に示されるよ
うに、すでに最終形状に加工された周辺回路領域３１に
おけるゲート電極４と半導体基板１１との間で選択的に
ゲートバーズビーク３ａが形成され、ひいてはゲート電
極４の両端での電界集中を緩和することでゲート電極４
と半導体基板１１との間の絶縁耐圧が高められる。一方
メモリセルアレイ領域３０側については、このとき第１
のポリシリコン導電層３２の上面及びフィールド酸化膜
１２上に設けられたスペースに対向する側壁が熱酸化さ
れ、シリコン酸化膜が生成する。従って、さらにＣＶＤ
法等でシリコン窒化膜及びシリコン酸化膜を順次堆積さ
せれば、熱酸化で生成したシリコン酸化膜をそのまま、
メモリセルアレイ領域３０における第２のゲート絶縁膜
１５としてのＯＮＯ積層膜のボトム酸化膜に適用するこ
とができる。

【００３５】なお、ここで生成した熱酸化膜の厚さが薄
すぎるようなら、熱酸化に引き続きシリコン酸化膜、シ
リコン窒化膜及びシリコン酸化膜を堆積させ、ＯＮＯ積
層膜を形成してもよい。逆に熱酸化膜の厚さが厚い場合
は、シリコン窒化膜上に積層されるシリコン酸化膜の厚
さを薄く設定して全体の厚さを制御することも可能であ
り、ＯＮＯ積層膜全体の厚さは１５〜３０ｎｍ程度に調
整されることが好ましい。

【００３６】次いで図５（ａ）、図７（ａ）に示される
ように、第１のポリシリコン導電層３２の場合と同様Ｐ
等が１×１０²⁰〜４×１０²⁰ｃｍ^-3程度ドープされた第
２のポリシリコン導電層３３、あるいはこうしたポリシ
リコンと金属シリサイドとの積層膜を１５０〜３５０ｎ
ｍ程度、ＯＮＯ積層膜上に堆積させる。続いて、フォト
リソグラフィー技術を利用して所望のレジストパターン
を形成した後、メモリセルアレイ領域３０で第１のポリ
シリコン導電層３２及び第２のポリシリコン導電層３３
をパターニングし、レジストパターンを除去する。具体
的にはレジストパターンをマスクとして、ＲＩＥ法でメ
モリセルアレイ領域３０における第２のポリシリコン導
電層３３、ＯＮＯ積層膜及び第１のポリシリコン導電層
３２を順次異方性エッチングし、最終形状に加工する。
この結果、メモリセルの積層ゲート構造における浮遊ゲ
ート１４、第２のゲート絶縁膜１５及び制御ゲート１６
が得られ、また図２に示されるようなドレイン側とソー
ス側の選択ゲート（図示せず）についても併せて形成さ
れる。

【００３７】次に、やはりフォトリソグラフィー技術を
利用してメモリセルアレイ領域３０を覆うレジスト膜を
形成した後、これをマスクとして周辺回路領域３１の第
２のポリシリコン導電層３３、並びに必要に応じその直
下のシリコン酸化膜及びシリコン窒化膜までをエッチン
グ除去し、レジストパターンは剥離する。ここでは、Ｃ
ＤＥ法で露出した第２のポリシリコン導電層３３を等方
性エッチングし、図５（ｂ）、図７（ｂ）に示される通
り周辺回路領域３１の第２のポリシリコン導電層３３を
完全に除去する。

【００３８】次いで、浮遊ゲート１４及び制御ゲート１
６の積層ゲート構造に対する後酸化の観点から、熱酸化
法等で半導体基板１１全面に酸化膜薄層８を生成させ
る。このときの熱酸化条件は、一般に制御ゲート１６上
に生成する酸化膜薄層８の厚さが８ｎｍとなる程度に設
定される。なおこうした酸化膜薄層８は特に形成しなく
てもよいが、メモリセルアレイ領域３０側についても浮
遊ゲート１４及び制御ゲート１６の両端の角部を丸めて
電界の集中を緩和する観点から、ゲートバーズビークの
形成が過度には進行しない範囲内で酸化膜薄層８を生成
させることが好ましい。

【００３９】この後図５（ｃ）、図７（ｃ）に示される
ように、メモリセルアレイ領域３０では制御ゲート１６
及び浮遊ゲート１４を、また周辺回路領域３１ではゲー
ト電極４をそれぞれマスクとして、イオン注入法等で半
導体基板１１内にＰ、Ａｓ等のｎ型不純物をドープし、
メモリセルのトランジスタあるいは周辺回路の一部を成
すＭＯＳトランジスタのソース及びドレイン領域となる
ｎ型拡散層１９を設ける。続いて特に図示しないが、半
導体基板１１全面にＣＶＤ法等でシリコン酸化膜からな
る層間絶縁膜を堆積し、得られた層間絶縁膜に特定のｎ
型拡散層１９とのコンタクト用のコンタクト孔を開口し
た後、こうしたコンタクト孔を通じてｎ型拡散層１９と
電気的に接続されるビット線等の配線を形成すれば、図
１、図２に示されるような不揮発性半導体記憶装置が製
造される。

【００４０】さらに図８、図９に、本発明の第２の実施
形態の製造方法を示す。ここで図８は、第２の実施形態
の製造方法について、第１の実施形態との相違部分を工
程順に示す部分縦断面図であり、図９は図８中のＡ−Ａ
´線断面図である。

【００４１】第２の実施形態では、半導体基板１上に第
１の実施形態と同様の熱酸化膜を介して形成された第１
のポリシリコン導電層３２に対し、第１の実施形態と全
く同様にして加工及び熱処理を施した後、シリコン窒化
膜及びシリコン酸化膜、さらには第２のポリシリコン導
電層３３を堆積して図８（ａ）、図９（ａ）に示す積層
構造を得る。なおこの図８（ａ）、図９（ａ）は、第１
の実施形態における図５（ａ）、図７（ａ）と対応して
おり、ここまでは第１の実施形態と工程上全く同一であ
る。

【００４２】次に、フォトリソグラフィー技術を利用し
てメモリセルアレイ領域３０で所望のレジストパターン
を形成した後、これをマスクとしてメモリセルアレイ領
域３０及び周辺回路領域３１の第２のポリシリコン導電
層３３を、同時にＲＩＥ法で異方性エッチングする。さ
らに、フォトリソグラフィー技術を利用して周辺回路領
域３０を覆うレジスト膜を形成したうえで、メモリセル
アレイ領域３０におけるレジストパターンをマスクとし
たＲＩＥ法で、メモリセルアレイ領域３０のＯＮＯ積層
膜及び第１のポリシリコン導電層３２を順次異方性エッ
チングし、最終形状に加工する。あるいは、メモリセル
アレイ領域３０及び周辺回路領域３１で第２のポリシリ
コン導電層３３に引き続いて、その直下のシリコン酸化
膜及びシリコン窒化膜までをＲＩＥ法で異方性エッチン
グした後、周辺回路領域３０を覆うレジスト膜を形成
し、次いでメモリセルアレイ領域３０の第１のポリシリ
コン導電層３２を異方性エッチングする。この結果、メ
モリセルアレイ領域３０側ではメモリセルの積層ゲート
構造における浮遊ゲート１４、第２のゲート絶縁膜１５
及び制御ゲート１６が得られ、また図２に示されるよう
なドレイン側とソース側の選択ゲート（図示せず）につ
いても併せて形成される。

【００４３】一方周辺回路領域３１においては、上述し
たような異方性エッチングの際に第２のポリシリコン導
電層３３がゲート電極４の側壁に選択的に残存するの
で、こうした第１のポリシリコン導電層３２に対し大気
中等の酸化雰囲気下、８００〜９００℃程度の熱処理温
度で熱処理を施す。ここで図８（ｂ）、図９（ｂ）に示
される通り、この選択的に残存した第２のポリシリコン
導電層３３が酸化されて、シリコン酸化膜からなるサイ
ドウォール３４が得られるとともに、第１の実施形態の
場合と同様の酸化膜薄層８が半導体基板１１全面に形成
され、メモリセルアレイ領域３０における浮遊ゲート１
４及び制御ゲート１６の両端の角部が丸められる。

【００４４】次いで図８（ｃ）、図９（ｃ）に示される
ように、メモリセルアレイ領域３０では制御ゲート１６
及び浮遊ゲート１４を、また周辺回路領域３１ではゲー
ト電極４をそれぞれマスクとして、イオン注入法等で半
導体基板１１内にＰ、Ａｓ等のｎ型不純物をドープし、
メモリセルのトランジスタあるいは周辺回路の一部を成
すＭＯＳトランジスタのソース及びドレイン領域となる
ｎ型拡散層１９を設ける。続いて特に図示しないが、半
導体基板１１全面にＣＶＤ法等でシリコン酸化膜からな
る層間絶縁膜を堆積し、得られた層間絶縁膜に特定のｎ
型拡散層１９とのコンタクト用のコンタクト孔を開口し
た後、こうしたコンタクト孔を通じてｎ型拡散層１９と
電気的に接続されるビット線等の配線を形成すれば、図
１、図２に示されるような不揮発性半導体記憶装置が製
造される。

【００４５】また図１０は、本発明の第２の実施形態の
変形例を示す部分縦断面図である。ここでは、シリコン
窒化膜及びシリコン酸化膜、さらには第２のポリシリコ
ン導電層３３を堆積して図８（ａ）、図９（ａ）に示す
積層構造を得る前に、周辺回路領域３１でゲート電極状
に加工された第１のポリシリコン導電層３２をマスクと
して、半導体基板１１内にＰ、Ａｓ等のｎ型不純物をイ
オン注入法等でドープし、予め図１０（ａ）に示される
ｎ^- 型拡散層９を設ける。さらにこれ以降は、図８、図
９に示した製造方法と全く同様にして不揮発性半導体記
憶装置を製造する。この場合、ゲート電極４の側壁にシ
リコン酸化膜からなるサイドウォール３４が形成された
後、周辺回路領域３１の半導体基板１１内に再度ｎ型不
純物がドープされるので、図１０（ｂ）に示されるよう
に周辺回路領域３１において、ｎ型拡散層１９がチャネ
ル近傍でｎ^- 領域２９を有するＬＤＤ構造のＭＯＳトラ
ンジスタを得ることができる。

【００４６】なお以上は、本発明の不揮発性半導体記憶
装置の製造方法をＮＡＮＤ型ＥＥＰＲＯＭに適用した場
合であるが、本発明はこれに限らずＮＯＲ型、ＤＩＮＯ
Ｒ型、ＡＮＤ型等積層ゲート構造を有する不揮発性半導
体記憶装置に広く応用可能である。次に、これらＮＯＲ
型、ＤＩＮＯＲ型、ＡＮＤ型のメモリセルの回路図を図
１１乃至図１４に示し説明する。

【００４７】図１１は、ＮＯＲ型ＥＥＰＲＯＭのメモリ
セルの回路図で、（ａ）は選択ゲートが無いものの回路
図、（ｂ）は選択ゲートが有るものの回路図である。図
１１（ａ）に示されるようにＮＯＲ型ＥＥＰＲＯＭにお
いては、ビット線ＢＬ及びビット線ＢＬと直交するソー
ス線ＶＳの間に一つのメモリセルが直列に接続される。
あるいは図１１（ｂ）に示す通り、ビット線ＢＬ及びビ
ット線ＢＬと直交するソース線ＶＳの間にビット線側選
択ゲートＳＧと一つのメモリセルとが直列に接続され
る。

【００４８】図１２（ａ）、（ｂ）は、いずれもグラン
ドアレイ型と呼ばれる他のＮＯＲ型ＥＥＰＲＯＭのメモ
リセルの回路図で、（ｂ）は特に交互グランドアレイ型
の回路図である。図示される通りグランドアレイ型のＮ
ＯＲ型ＥＥＰＲＯＭでは、ビット線ＢＬ及びビット線Ｂ
Ｌと並行するソース線ＶＳの間に一つのメモリセルが直
列に接続される。なお図１２（ａ）では、ビット線ＢＬ
とソース線ＶＳとがそれぞれ固定であるが、図１２
（ｂ）に示される交互グランドアレイ型については、ビ
ット線ＢＬとソース線ＶＳとがそれぞれ切り換え可能と
されている。

【００４９】また図１３は、ＤＩＮＯＲ型ＥＥＰＲＯＭ
のメモリセルの回路図である。図１３に示される通りＤ
ＩＮＯＲ型ＥＥＰＲＯＭにおいては、一つのサブビット
線ＳＢＬと複数のソース線ＶＳとの間にメモリセルが並
列に接続され、サブビット線ＳＢＬはビット線側選択ゲ
ートＳＧを介してビット線ＢＬに接続される。

【００５０】さらに図１４は、ＡＮＤ型ＥＥＰＲＯＭの
メモリセルの回路図である。図示されるようにＡＮＤ型
ＥＥＰＲＯＭでは、ビット線ＢＬとソース線ＶＳとの間
にビット線側選択ゲートＳＧと互いに並列接続されたメ
モリセル群とソース線側選択ゲートＳＧとが直列に接続
される。

【００５１】一方、本発明において上述したような周辺
回路の一部を成すＭＯＳトランジスタについても、図４
乃至図１０に示したＮチャネル型のものに特に限定され
るわけではなく、半導体基板と逆導電型あるいは同導電
型のウェル内に形成されていても何ら差し支えない。さ
らに本発明の主旨を変更しない範囲内で、その他適宜変
形して実施することが可能である。

【００５２】

【発明の効果】以上詳述したように、本発明の不揮発性
半導体記憶装置の製造方法によれば、メモリセル側でデ
ータの書込みあるいは消去の際に印加するバイアスの上
昇を招くことなく、周辺回路側では高耐圧系トランジス
タの絶縁耐圧を高めることが可能となる。

【図面の簡単な説明】

【図１】（ａ）はＮＡＮＤ型ＥＥＰＲＯＭにおける一つ
のＮＡＮＤセルを示す平面図、（ｂ）は回路図である。

【図２】（ａ）は図１（ａ）に示したＮＡＮＤセルのＡ
−Ａ´線断面図、（ｂ）はＢ−Ｂ´線断面図である。

【図３】ＮＡＮＤ型ＥＥＰＲＯＭのメモリセルの回路図
である。

【図４】（ａ）〜（ｃ）は本発明の第１の実施形態の製
造方法を工程順に示す部分縦断面図である。

【図５】（ａ）〜（ｃ）は本発明の第１の実施形態の製
造方法を工程順に示す部分縦断面図である。

【図６】（ａ）〜（ｃ）はそれぞれ図４（ａ）〜（ｃ）
中のＡ−Ａ´線断面図である。

【図７】（ａ）〜（ｃ）はそれぞれ図５（ａ）〜（ｃ）
中のＡ−Ａ´線断面図である。

【図８】（ａ）〜（ｃ）は本発明の第２の実施形態の製
造方法を工程順に示す部分縦断面図である。

【図９】（ａ）〜（ｃ）はそれぞれ図８（ａ）〜（ｃ）
中のＡ−Ａ´線断面図である。

【図１０】（ａ）、（ｂ）は本発明の第２の実施形態の
変形例を示す部分縦断面図である。

【図１１】ＮＯＲ型ＥＥＰＲＯＭのメモリセルの回路図
で、（ａ）は選択ゲートが無いものの回路図、（ｂ）は
選択ゲートが有るものの回路図である。

【図１２】（ａ）、（ｂ）は、他のＮＯＲ型ＥＥＰＲＯ
Ｍのメモリセルの回路図である。

【図１３】ＤＩＮＯＲ型ＥＥＰＲＯＭのメモリセルの回
路図である。

【図１４】ＡＮＤ型ＥＥＰＲＯＭのメモリセルの回路図
である。

【図１５】従来の半導体記憶装置の部分縦断面図であ
る。

【符号の説明】

３…第３のゲート絶縁膜、３ａ…ゲートバーズビーク、
４…ゲート電極、８…酸化膜薄層、９…ｎ^- 型拡散層、
１１…半導体基板、１２…フィールド酸化膜、１３…第
１のゲート絶縁膜、１４…浮遊ゲート、１５…第２のゲ
ート絶縁膜、１６…制御ゲート、１７…層間絶縁膜、１
８…ビット線、１９…ｎ型拡散層、２９…ｎ^- 領域、３
０…メモリセルアレイ領域、３１…周辺回路領域、３２
…第１のポリシリコン導電層、３３…第２のポリシリコ
ン導電層、３４…サイドウォール。

Claims

【特許請求の範囲】

【請求項１】半導体基板上にメモリセルアレイ領域及び
周辺回路領域がそれぞれ画定されてなる不揮発性半導体
記憶装置の製造方法であって、前記半導体基板のメモリセルアレイ領域及び周辺回路領
域上に絶縁膜を成膜する工程と、前記絶縁膜上に第１の導電層を形成する工程と、前記第１の導電層をパターニングして前記周辺回路領域
でゲート電極状に加工する工程と、前記第１の導電層のパターニング後酸化雰囲気下前記第
１の導電層に対して熱処理を施す工程と、前記半導体基板のメモリセルアレイ領域及び周辺回路領
域で第２の導電層を前記第１の導電層上方に積層する工
程と、前記半導体基板のメモリセルアレイ領域で前記第１及び
第２の導電層をパターニングして所望の形状に加工する
工程と、前記半導体基板の周辺回路領域で前記第２の導電層を除
去する工程とを具備することを特徴とする不揮発性半導
体記憶装置の製造方法。
【請求項２】前記第１の導電層のパターニングの際、前
記第１の導電層に対し前記メモリセルアレイ領域ではス
リット状のスペースを設ける一方、前記周辺回路領域で
ゲート電極状に加工することを特徴とする請求項１記載
の不揮発性半導体記憶装置の製造方法。
【請求項３】前記第１の導電層に対する熱処理の際、前
記第１の導電層の上面及び側壁で熱酸化膜が形成される
ことを特徴とする請求項１または請求項２に記載の不揮
発性半導体記憶装置の製造方法。
【請求項４】前記第１の導電層に対する熱処理の際、前
記半導体基板の周辺回路領域でゲート電極状に加工され
た第１の導電層の下面側にゲートバーズビークを形成す
ることを特徴とする請求項３記載の不揮発性半導体記憶
装置の製造方法。
【請求項５】前記半導体基板のメモリセルアレイ領域で
の前記第１及び第２の導電層のパターニングに当り、異
方性エッチングを利用して前記第１及び第２の導電層を
所望の形状に加工することを特徴とする請求項１または
請求項２に記載の不揮発性半導体記憶装置の製造方法。
【請求項６】前記半導体基板の周辺回路領域での前記第
２の導電層の除去に当り、等方性エッチングを利用して
前記第２の導電層を実質的に完全に除去することを特徴
とする請求項５記載の不揮発性半導体記憶装置の製造方
法。
【請求項７】前記半導体基板のメモリセルアレイ領域で
前記第１及び第２の導電層をパターニングして所望の形
状に加工し、前記半導体基板の周辺回路領域で前記第２
の導電層を除去した後、前記半導体基板のメモリセルア
レイ領域で所望の形状に加工された前記第１及び第２の
導電層、並びに前記半導体基板の周辺回路領域でゲート
電極状に加工された第１の導電層をマスクとして半導体
基板内に不純物をドープし、ソース及びドレイン領域を
得ることを特徴とする請求項１乃至請求項６のいずれか
１項に記載の不揮発性半導体記憶装置の製造方法。
【請求項８】前記半導体基板及び第１の導電層間に介在
する前記絶縁膜が前記メモリセルアレイ領域でトンネル
酸化膜を成すことを特徴とする請求項１乃至請求項７の
いずれか１項に記載の不揮発性半導体記憶装置の製造方
法。
【請求項９】半導体基板上にメモリセルアレイ領域及び
周辺回路領域がそれぞれ画定されてなる不揮発性半導体
記憶装置の製造方法であって、前記半導体基板のメモリセルアレイ領域及び周辺回路領
域上に絶縁膜を成膜する工程と、前記絶縁膜上に第１の導電層を形成する工程と、前記第１の導電層をパターニングして前記周辺回路領域
でゲート電極状に加工する工程と、前記第１の導電層のパターニング後酸化雰囲気下前記第
１の導電層に対して熱処理を施す工程と、前記半導体基板のメモリセルアレイ領域及び周辺回路領
域で第２の導電層を前記第１の導電層上方に積層する工
程と、前記半導体基板のメモリセルアレイ領域で前記第１及び
第２の導電層をパターニングして所望の形状に加工する
一方、前記周辺回路領域では前記第２の導電層を除去し
前記第１の導電層の側壁側のみに選択的に残存させる工
程と、前記第１の導電層の側壁側に選択的に残存した前記第２
の導電層に酸化雰囲気下熱処理を施す工程とを具備する
ことを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項１０】前記第１の導電層のパターニングの際、
前記第１の導電層に対し前記メモリセルアレイ領域では
スリット状のスペースを設ける一方、前記周辺回路領域
でゲート電極状に加工することを特徴とする請求項９記
載の不揮発性半導体記憶装置の製造方法。
【請求項１１】前記第１の導電層に対する熱処理の際、
前記第１の導電層の上面及び側壁で熱酸化膜が形成され
ることを特徴とする請求項９または請求項１０に記載の
不揮発性半導体記憶装置の製造方法。
【請求項１２】前記第１の導電層に対する熱処理の際、
前記半導体基板の周辺回路領域でゲート電極状に加工さ
れた第１の導電層の下面側にゲートバーズビークを形成
することを特徴とする請求項１１記載の不揮発性半導体
記憶装置の製造方法。
【請求項１３】前記第１の導電層の側壁側に選択的に残
存した前記第２の導電層に酸化雰囲気下熱処理を施すこ
とでゲート側壁酸化膜を形成することを特徴とする請求
項９または請求項１０に記載の不揮発性半導体記憶装置
の製造方法。
【請求項１４】前記半導体基板のメモリセルアレイ領域
での前記第１及び第２の導電層のパターニング並びに前
記周辺回路領域での前記第２の導電層の除去に当り、異
方性エッチングを利用することを特徴とする請求項９ま
たは請求項１０に記載の不揮発性半導体記憶装置の製造
方法。
【請求項１５】前記半導体基板の周辺回路領域で前記第
１及び第２の導電層をパターニングする一方前記周辺回
路領域では前記第２の導電層を除去した後、前記半導体
基板のメモリセルアレイ領域で所望の形状に加工された
前記第１及び第２の導電層、並びに前記半導体基板の周
辺回路領域でゲート電極状に加工された第１の導電層を
マスクとして半導体基板内に不純物をドープし、ソース
及びドレイン領域を得ることを特徴とする請求項９乃至
請求項１４のいずれか１項に記載の不揮発性半導体記憶
装置の製造方法。
【請求項１６】前記半導体基板及び第１の導電層間に介
在する前記絶縁膜が前記メモリセルアレイ領域でトンネ
ル酸化膜を成すことを特徴とする請求項９乃至請求項１
５のいずれか１項に記載の不揮発性半導体記憶装置の製
造方法。
【請求項１７】半導体基板上にメモリセルアレイ領域及
び周辺回路領域がそれぞれ画定され、前記半導体基板内に形成された第１のソース及びドレイ
ン領域と、これら第１のソース及びドレイン領域間で前
記半導体基板上に形成された第１のゲート絶縁膜と、こ
の第１のゲート絶縁膜上に形成された電荷蓄積層となる
浮遊ゲートと、この浮遊ゲート上に形成された第２のゲ
ート絶縁膜と、この第２のゲート絶縁膜上に形成された
制御ゲートとからなるメモリセル；及び前記半導体基板
内に形成された第２のソース及びドレイン領域と、これ
ら第２のソース及びドレイン領域間で前記半導体基板上
に形成された第３のゲート絶縁膜と、この第３のゲート
絶縁膜上に形成されたゲート電極とからなる周辺回路の
一部を成すＭＯＳトランジスタを備えてなる不揮発性半
導体記憶装置の製造方法であって、前記半導体基板のメモリセルアレイ領域及び周辺回路領
域上に前記第１及び第３のゲート絶縁膜を成膜する工程
と、前記第１及び第３のゲート絶縁膜上に第１の導電層を形
成する工程と、前記第１の導電層をパターニングして前記半導体基板の
メモリセルアレイ領域ではスリット状のスペースを設け
る一方、前記周辺回路領域で前記ゲート電極に加工する
工程と、前記第１の導電層のパターニング後酸化雰囲気下前記第
１の導電層に対して熱処理を施し熱酸化膜を形成する工
程と、前記半導体基板の少なくともメモリセルアレイ領域で第
２の導電層を前記第１の導電層上方に積層する工程と、前記半導体基板のメモリセルアレイ領域で前記第２の導
電層、熱酸化膜及び第１の導電層を順次パターニングし
て前記制御ゲート、第２のゲート絶縁膜及び浮遊ゲート
を形成する工程とを具備することを特徴とする不揮発性
半導体記憶装置の製造方法。
【請求項１８】前記第１の導電層のスリット状のスペー
スが前記半導体基板のメモリセルアレイ領域における素
子分離領域に対応して設けられることを特徴とする請求
項１７記載の不揮発性半導体記憶装置の製造方法。
【請求項１９】前記第１の導電層に対する熱処理の際、
前記半導体基板の周辺回路領域におけるゲート電極の下
面側にゲートバーズビークを形成することを特徴とする
請求項１７または請求項１８に記載の不揮発性半導体記
憶装置の製造方法。
【請求項２０】前記第１の導電層がポリシリコンを主体
とするものであり、前記第１の導電層に対して熱処理を
施すことでシリコン酸化膜を形成することを特徴とする
請求項１７乃至請求項１９のいずれか１項に記載の不揮
発性半導体記憶装置の製造方法。
【請求項２１】前記熱酸化膜を形成する工程の後、前記
第２の導電層を前記第１の導電層上方に積層する工程に
先立ち、前記第１の導電層の上面及び側壁に形成された
前記熱酸化膜上に窒化膜及び酸化膜を順次形成すること
を特徴とする請求項１７乃至請求項２０のいずれか１項
に記載の不揮発性半導体記憶装置の製造方法。
【請求項２２】前記半導体基板のメモリセルアレイ領域
に形成された前記制御ゲート及び浮遊ゲート、並びに前
記半導体基板の周辺回路領域に形成された前記ゲート電
極をマスクとして半導体基板内に不純物をドープし、ソ
ース及びドレイン領域を得る工程をさらに具備すること
を特徴とする請求項１７乃至請求項２１のいずれか１項
に記載の不揮発性半導体記憶装置の製造方法。