JPH0927594A - 高周波モノリシック集積回路 - Google Patents
高周波モノリシック集積回路Info
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- JPH0927594A JPH0927594A JP7177087A JP17708795A JPH0927594A JP H0927594 A JPH0927594 A JP H0927594A JP 7177087 A JP7177087 A JP 7177087A JP 17708795 A JP17708795 A JP 17708795A JP H0927594 A JPH0927594 A JP H0927594A
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Abstract
(57)【要約】 （修正有）
【課題】機能の異なる回路を１チップ内に構成する際、
各々の回路に適した電気抵抗率を有するシリコン基板を
用い、個々の特性を低下させずに１チップ集積回路を実
現する。 【解決手段】電気抵抗率の異なる複数のシリコン基板を
張り合わせた多層シリコン基板を用い、電気抵抗率の高
い方のシリコン基板３上に変復調回路及び高出力増幅回
路、低雑音増幅回路の整合回路部を形成すると共にこの
シリコン基板の一部を取り除いて、そこに現れた電気抵
抗率の低いシリコン基板の部分にバイポ−ラトランジス
タやＦＥＴ等のアクティブ素子１を形成する。 【効果】高出力増幅回路、低雑音増幅回路、変復調回路
等機能の異なる回路を１チップ内に構成する高周波モノ
リシック集積回路において、各々の回路に必要な特性を
低下させること無く１チップ内に集積化が可能と成り、
携帯電話等の無線端末の小型化や性能向上が可能にな
る。
各々の回路に適した電気抵抗率を有するシリコン基板を
用い、個々の特性を低下させずに１チップ集積回路を実
現する。 【解決手段】電気抵抗率の異なる複数のシリコン基板を
張り合わせた多層シリコン基板を用い、電気抵抗率の高
い方のシリコン基板３上に変復調回路及び高出力増幅回
路、低雑音増幅回路の整合回路部を形成すると共にこの
シリコン基板の一部を取り除いて、そこに現れた電気抵
抗率の低いシリコン基板の部分にバイポ−ラトランジス
タやＦＥＴ等のアクティブ素子１を形成する。 【効果】高出力増幅回路、低雑音増幅回路、変復調回路
等機能の異なる回路を１チップ内に構成する高周波モノ
リシック集積回路において、各々の回路に必要な特性を
低下させること無く１チップ内に集積化が可能と成り、
携帯電話等の無線端末の小型化や性能向上が可能にな
る。
Description
【０００１】
【産業上の利用分野】本発明は、高周波領域における半
導体集積回路、更に詳しく言えば、高出力増幅回路、低
雑音増幅回路、ミクサ、変復調回路等の異なった機能を
有する回路を１チップ内に構成する集積回路の回路形
態、および、トランジスタやダイオード等のような半導
体素子と同一基板上にインピーダンス整合回路としてマ
イクロストリップ線路やコプレナ線路の様な分布定数線
路やスパイラルインダクタを設けたＭＭＩＣ（モノリシ
ックマイクロ波ＩＣ）の回路形態に関する。
導体集積回路、更に詳しく言えば、高出力増幅回路、低
雑音増幅回路、ミクサ、変復調回路等の異なった機能を
有する回路を１チップ内に構成する集積回路の回路形
態、および、トランジスタやダイオード等のような半導
体素子と同一基板上にインピーダンス整合回路としてマ
イクロストリップ線路やコプレナ線路の様な分布定数線
路やスパイラルインダクタを設けたＭＭＩＣ（モノリシ
ックマイクロ波ＩＣ）の回路形態に関する。
【０００２】
【従来の技術】従来、シリコン基板を用いて高出力増幅
回路、低雑音増幅回路、ミクサ、変復調回路等の異なっ
た機能を有する回路を１チップ内に構成する集積回路は
殆ど使われていない。これは、個々の回路に要求される
性能が異なっているため、それに用いる基板や素子構造
が各々の回路特有のものとなるためである。例えば、ミ
クサや変復調回路等のＩＣでは比較的電気抵抗の高い
（１０Ω・ｃｍ程度）基板を用いその表面に素子や回路
を形成するが、高出力増幅回路用の素子では基板の裏面
をアース導体とし、ＦＥＴの場合にはソース接地、バイ
ポーラの場合はエミッタ接地とするために比較的電気抵
抗の低い（０．０２Ω・ｃｍ程度）基板を用る。また、
高周波領域においてマイクロストリップ線路やコプレナ
線路の様な分布定数線路から成るインピーダンス整合回
路をシリコン基板の様な導電性の半導体基板上に設ける
場合、一般的にはまず半導体基板上にＳｉＯ2等により
誘電体層を形成し、その上に金属の導体層により線路を
形成する例が学会（電子通信学会論文誌 ’７０／１０
Ｖｏｌ．５３−Ｂ Ｎｏ．１０）で報告されている。
以下、高周波領域の半導体素子として一般的に使用され
ているＳｉ−ＭＯＳＦＥＴを例に取り、高出力増幅回路
のインピーダンス整合回路の構成法の従来技術について
説明する。第４図にＳｉ−ＭＯＳＦＥＴの構造を、第５
図にそのＡ−Ａ’断面を示す。図において１−１はゲ−
ト電極、１−２はソース電極、１−３はドレイン電極で
ある。１−４は層間絶縁膜であり、一般にはＳｉＯ2や
ＰＳＧが良く使われる。１−５は素子を形成する為の高
抵抗層で低抵抗基板の上にイオン打ち込み等で作られ、
一般には厚さ数μｍ、電気抵抗１Ω・ｃｍ以上である。
１−６はソース抵抗を低減するための低抵抗層で一般に
は厚さ１００μｍ以上で０．１Ω・ｃｍ以下が使われ
る。また、１−７は基板の裏面に設けられた金属層によ
るアース導体である。ソース電極１−２の下にはソース
をアースに落した場合の抵抗を減らすため低抵抗層の孔
が設けられている。第６図は前記Ｓｉ−ＭＯＳＦＥＴの
ゲート電極とドレイン電極にマイクロストリップ線路を
接続した場合の断面構造を示す。層間絶縁膜を誘電体層
とし、ゲート電極とドレイン電極の金属層をそのまま線
路の導体として使用している。
回路、低雑音増幅回路、ミクサ、変復調回路等の異なっ
た機能を有する回路を１チップ内に構成する集積回路は
殆ど使われていない。これは、個々の回路に要求される
性能が異なっているため、それに用いる基板や素子構造
が各々の回路特有のものとなるためである。例えば、ミ
クサや変復調回路等のＩＣでは比較的電気抵抗の高い
（１０Ω・ｃｍ程度）基板を用いその表面に素子や回路
を形成するが、高出力増幅回路用の素子では基板の裏面
をアース導体とし、ＦＥＴの場合にはソース接地、バイ
ポーラの場合はエミッタ接地とするために比較的電気抵
抗の低い（０．０２Ω・ｃｍ程度）基板を用る。また、
高周波領域においてマイクロストリップ線路やコプレナ
線路の様な分布定数線路から成るインピーダンス整合回
路をシリコン基板の様な導電性の半導体基板上に設ける
場合、一般的にはまず半導体基板上にＳｉＯ2等により
誘電体層を形成し、その上に金属の導体層により線路を
形成する例が学会（電子通信学会論文誌 ’７０／１０
Ｖｏｌ．５３−Ｂ Ｎｏ．１０）で報告されている。
以下、高周波領域の半導体素子として一般的に使用され
ているＳｉ−ＭＯＳＦＥＴを例に取り、高出力増幅回路
のインピーダンス整合回路の構成法の従来技術について
説明する。第４図にＳｉ−ＭＯＳＦＥＴの構造を、第５
図にそのＡ−Ａ’断面を示す。図において１−１はゲ−
ト電極、１−２はソース電極、１−３はドレイン電極で
ある。１−４は層間絶縁膜であり、一般にはＳｉＯ2や
ＰＳＧが良く使われる。１−５は素子を形成する為の高
抵抗層で低抵抗基板の上にイオン打ち込み等で作られ、
一般には厚さ数μｍ、電気抵抗１Ω・ｃｍ以上である。
１−６はソース抵抗を低減するための低抵抗層で一般に
は厚さ１００μｍ以上で０．１Ω・ｃｍ以下が使われ
る。また、１−７は基板の裏面に設けられた金属層によ
るアース導体である。ソース電極１−２の下にはソース
をアースに落した場合の抵抗を減らすため低抵抗層の孔
が設けられている。第６図は前記Ｓｉ−ＭＯＳＦＥＴの
ゲート電極とドレイン電極にマイクロストリップ線路を
接続した場合の断面構造を示す。層間絶縁膜を誘電体層
とし、ゲート電極とドレイン電極の金属層をそのまま線
路の導体として使用している。
【０００３】
【発明が解決しようとする課題】第６図に示したような
従来構造のＭＭＩＣにおいて、マイクロストリップ線路
は１−１、１−３が線路導体として、１−４の絶縁膜が
誘電体層として働くが、１−５の導電性半導体基板であ
るシリコン基板は誘電体層と下部導体（アース導体）の
中間的な働きをするものと思われるが何れにしてもマイ
クロストリップ線路の損失を大幅に増加させる。この損
失を増加させないためには１−４の絶縁膜を厚くすれば
良いが、この膜は一般にはＳｉＯ2やＰＳＧが良く使わ
れ厚さは１０μｍ以下が一般的であり、これを厚くする
ことは極めて難しい。また、絶縁幕が薄いとマイクロス
トリップ線路の特性インピーダンスが極めて低いものと
成り回路設計が難しくなる。また、スパイラルインダク
タンスを形成した場合にもシリコン基板が損失を大幅に
増加させてしまう。このため、シリコン基板の電気抵抗
を高め、この層を損失の少ない誘電体層として用いる事
が出来れば損失の少ない整合回路が実現できる。また、
ミクサや変復調回路は高出力増幅回路や低雑音増幅回路
ほど回路損失を低減する必要が無いので一般に使われる
高抵抗なシリコン基板の表面に回路を形成すれば良い。
従来構造のＭＭＩＣにおいて、マイクロストリップ線路
は１−１、１−３が線路導体として、１−４の絶縁膜が
誘電体層として働くが、１−５の導電性半導体基板であ
るシリコン基板は誘電体層と下部導体（アース導体）の
中間的な働きをするものと思われるが何れにしてもマイ
クロストリップ線路の損失を大幅に増加させる。この損
失を増加させないためには１−４の絶縁膜を厚くすれば
良いが、この膜は一般にはＳｉＯ2やＰＳＧが良く使わ
れ厚さは１０μｍ以下が一般的であり、これを厚くする
ことは極めて難しい。また、絶縁幕が薄いとマイクロス
トリップ線路の特性インピーダンスが極めて低いものと
成り回路設計が難しくなる。また、スパイラルインダク
タンスを形成した場合にもシリコン基板が損失を大幅に
増加させてしまう。このため、シリコン基板の電気抵抗
を高め、この層を損失の少ない誘電体層として用いる事
が出来れば損失の少ない整合回路が実現できる。また、
ミクサや変復調回路は高出力増幅回路や低雑音増幅回路
ほど回路損失を低減する必要が無いので一般に使われる
高抵抗なシリコン基板の表面に回路を形成すれば良い。
【０００４】本発明の目的は、高出力増幅回路、低雑音
増幅回路、ミクサ、変復調回路等の異なった機能を有す
る回路を１チップ内に構成する際、各々の回路に適した
電気抵抗率を有するシリコン基板を用い、個々の特性を
劣化させること無く１チップ集積回路を実現することで
ある。
増幅回路、ミクサ、変復調回路等の異なった機能を有す
る回路を１チップ内に構成する際、各々の回路に適した
電気抵抗率を有するシリコン基板を用い、個々の特性を
劣化させること無く１チップ集積回路を実現することで
ある。
【０００５】
【課題を解決するための手段】本発明は、上記目標を達
成するため、電気抵抗率の異なった複数のシリコン基板
を張り合わせた多層構造のシリコン基板を用い、基板の
高い電気抵抗率を有する方のシリコン基板上にミクサや
変復調回路及び高出力増幅回路、低雑音増幅回路の整合
回路部を形成すると共に高い電気抵抗率を有する方のシ
リコン基板の一部を取り除いた低い電気抵抗率を有する
方のシリコン基板の部分に高出力増幅素子、低雑音増幅
素子となるバイポーラトランジスタやＦＥＴ等のアクテ
ィブ素子を形成するような構成とした。
成するため、電気抵抗率の異なった複数のシリコン基板
を張り合わせた多層構造のシリコン基板を用い、基板の
高い電気抵抗率を有する方のシリコン基板上にミクサや
変復調回路及び高出力増幅回路、低雑音増幅回路の整合
回路部を形成すると共に高い電気抵抗率を有する方のシ
リコン基板の一部を取り除いた低い電気抵抗率を有する
方のシリコン基板の部分に高出力増幅素子、低雑音増幅
素子となるバイポーラトランジスタやＦＥＴ等のアクテ
ィブ素子を形成するような構成とした。
【０００６】
【作用】高出力増幅回路の出力側整合回路の損失は増幅
器の効率を低減し、低雑音増幅回路の入力側整合回路の
損失は、増幅器の雑音指数を劣化させる。このため、前
記整合回路の損失を極力減らす必要がある。
器の効率を低減し、低雑音増幅回路の入力側整合回路の
損失は、増幅器の雑音指数を劣化させる。このため、前
記整合回路の損失を極力減らす必要がある。
【０００７】マイクロストリップ線路の損失は、一般に
次式(数１)で表わされる。 （ＩＥＥＥ Ｖｏｌ．ＭＴ
Ｔ−１６，ＮＯ．６ ＪＵＮＥ １９６８）
次式(数１)で表わされる。 （ＩＥＥＥ Ｖｏｌ．ＭＴ
Ｔ−１６，ＮＯ．６ ＪＵＮＥ １９６８）
【０００８】
【数１】
【０００９】(数１)において、Ｐｏは線路の出力端電力
を、Ｐｉは線路の入力端電力を、αは減衰定数を、ｌは
線路長を表している。
を、Ｐｉは線路の入力端電力を、αは減衰定数を、ｌは
線路長を表している。
【００１０】減衰定数αは、線路を構成する誘電体の誘
電体損（ｔａｎδ）で発生する損失で決まる減衰定数α
ｄと線路導体とアース導体の電気抵抗成分で発生する損
失で決まる減衰定数αｃの和となる。
電体損（ｔａｎδ）で発生する損失で決まる減衰定数α
ｄと線路導体とアース導体の電気抵抗成分で発生する損
失で決まる減衰定数αｃの和となる。
【００１１】このため、マイクロストリップ線路の損失
を低減するためには、誘電体の誘電体損を小さくすると
共に幅の広い線路導体を用い導体損を小さくする事が重
要である。マイクロストリップ線路の特性インピーダン
スは、線路導体幅が広いほど、誘電体層が薄いほど低い
値となる。例えば、誘電体層がＳｉＯ2で厚さが５μｍ
の場合、５０Ωの線路幅は約９μｍとなり、このままで
は線路幅が細くて導体損失が大きくなる。また、導体損
を減らすべく線路幅を増やすと特性インピーダンスが下
がり（線路幅を５０μｍにすると約１０Ω）回路設計が
難しくなる。このため、誘電体層の厚さを増し特性イン
ピーダンスを下げること無く線路導体の幅を増すことが
有効な手段と成って来る。また、スパイラルインダクタ
の損失を減らすにも誘電体基板の厚さを増すこと及び基
板の電気抵抗率を高くする事が有効である。このため、
電気抵抗率の異なったシリコン基板を張り合わせた構造
のシリコン基板を用い、高い電気抵抗率を有する方のシ
リコン基板上にミクサや変復調回路及び高出力増幅回
路、低雑音増幅回路の整合回路部を形成し、高出力増幅
素子や低雑音増幅素子のようにその素子構造の面から低
い電気抵抗率を有する基板を用いた方が有利なものは、
高い電気抵抗率を有する方のシリコン基板の一部を取り
除いた低い電気抵抗率を有する方のシリコン基板の部分
に形成するような構成とすれば個々の特性を劣化させる
こと無く１チップ集積回路が実現可能と成る。
を低減するためには、誘電体の誘電体損を小さくすると
共に幅の広い線路導体を用い導体損を小さくする事が重
要である。マイクロストリップ線路の特性インピーダン
スは、線路導体幅が広いほど、誘電体層が薄いほど低い
値となる。例えば、誘電体層がＳｉＯ2で厚さが５μｍ
の場合、５０Ωの線路幅は約９μｍとなり、このままで
は線路幅が細くて導体損失が大きくなる。また、導体損
を減らすべく線路幅を増やすと特性インピーダンスが下
がり（線路幅を５０μｍにすると約１０Ω）回路設計が
難しくなる。このため、誘電体層の厚さを増し特性イン
ピーダンスを下げること無く線路導体の幅を増すことが
有効な手段と成って来る。また、スパイラルインダクタ
の損失を減らすにも誘電体基板の厚さを増すこと及び基
板の電気抵抗率を高くする事が有効である。このため、
電気抵抗率の異なったシリコン基板を張り合わせた構造
のシリコン基板を用い、高い電気抵抗率を有する方のシ
リコン基板上にミクサや変復調回路及び高出力増幅回
路、低雑音増幅回路の整合回路部を形成し、高出力増幅
素子や低雑音増幅素子のようにその素子構造の面から低
い電気抵抗率を有する基板を用いた方が有利なものは、
高い電気抵抗率を有する方のシリコン基板の一部を取り
除いた低い電気抵抗率を有する方のシリコン基板の部分
に形成するような構成とすれば個々の特性を劣化させる
こと無く１チップ集積回路が実現可能と成る。
【００１２】
【実施例】以下、本発明の実施例について詳細に説明す
る。第１図は、本発明による実施例の一つであり、高抵
抗基板の一部をエッチング等で取り除き低抵抗基板を露
出させその部分に素子を形成した場合の断面構造を示
す。図において１は半導体素子、２−１、２−２はマイ
クロストリップ線路であり前者は出力整合回路を、後者
は入力整合回路を形成する。３は高抵抗基板、５は低抵
抗基板、４は高抵抗基板と低抵抗基板を張り合わせるた
めの中間層となるＳｉＯ2膜、６はアース導体である。
第２図は第１図の上面図であり、素子としてＳｉ−ＭＯ
ＳＦＥＴを、整合回路としてマイクロストリップ線路を
用いた場合の構成を示す。図において１−１はゲート電
極で入力側の整合回路を構成するマイクロストリップ線
路２−２に接続されている。１−２はソ−ス電極であ
り、低抵抗基板５を通して下のアース導体６に接続され
ている。１−３はドレイン電極で出力側の整合回路を構
成するマイクロストリップ線路２−１に接続されてい
る。図において点線で囲まれたＦＥＴ近傍は高抵抗基板
３が取り除かれている。また、低抵抗基板部と高抵抗基
板の上面とは斜めにエッチングされており配線を容易に
している。
る。第１図は、本発明による実施例の一つであり、高抵
抗基板の一部をエッチング等で取り除き低抵抗基板を露
出させその部分に素子を形成した場合の断面構造を示
す。図において１は半導体素子、２−１、２−２はマイ
クロストリップ線路であり前者は出力整合回路を、後者
は入力整合回路を形成する。３は高抵抗基板、５は低抵
抗基板、４は高抵抗基板と低抵抗基板を張り合わせるた
めの中間層となるＳｉＯ2膜、６はアース導体である。
第２図は第１図の上面図であり、素子としてＳｉ−ＭＯ
ＳＦＥＴを、整合回路としてマイクロストリップ線路を
用いた場合の構成を示す。図において１−１はゲート電
極で入力側の整合回路を構成するマイクロストリップ線
路２−２に接続されている。１−２はソ−ス電極であ
り、低抵抗基板５を通して下のアース導体６に接続され
ている。１−３はドレイン電極で出力側の整合回路を構
成するマイクロストリップ線路２−１に接続されてい
る。図において点線で囲まれたＦＥＴ近傍は高抵抗基板
３が取り除かれている。また、低抵抗基板部と高抵抗基
板の上面とは斜めにエッチングされており配線を容易に
している。
【００１３】第６図は、本発明による実施例の一つであ
り、携帯電話等に代表される送受信端末に適用した場合
の構成をブロック図で示したものである。図において太
い点線で囲まれた範囲１１は各種の回路を搭載したＩＣ
チップ、細い点線の範囲１２は送信用の高出力増幅回
路、１３は送受アンテナ共用器、１４はアンテナ、細い
点線の範囲１５は受信用の低雑音増幅回路、１６は受信
ミクサ、１７は送信ミクサ、１８は周波数シンセサイ
ザ、１９は復調回路、２０は変調回路、２１はベースバ
ンド部である。図において各種の回路及び高出力増幅回
路、低雑音増幅回路の入出力整合回路１２−１、１２−
３、１５−１、１５−３は高抵抗基板の上に形成し、高
出力増幅回路１２に使われる高出力素子１２−２及び低
雑音増幅回路１５に使われる低雑音素子１５−２は高抵
抗基板３が取り除かれた部分に形成されている。
り、携帯電話等に代表される送受信端末に適用した場合
の構成をブロック図で示したものである。図において太
い点線で囲まれた範囲１１は各種の回路を搭載したＩＣ
チップ、細い点線の範囲１２は送信用の高出力増幅回
路、１３は送受アンテナ共用器、１４はアンテナ、細い
点線の範囲１５は受信用の低雑音増幅回路、１６は受信
ミクサ、１７は送信ミクサ、１８は周波数シンセサイ
ザ、１９は復調回路、２０は変調回路、２１はベースバ
ンド部である。図において各種の回路及び高出力増幅回
路、低雑音増幅回路の入出力整合回路１２−１、１２−
３、１５−１、１５−３は高抵抗基板の上に形成し、高
出力増幅回路１２に使われる高出力素子１２−２及び低
雑音増幅回路１５に使われる低雑音素子１５−２は高抵
抗基板３が取り除かれた部分に形成されている。
【００１４】
【発明の効果】本発明によれば、高出力増幅回路、低雑
音増幅回路、ミクサ、変復調回路等の異なった機能を有
する回路を１チップ内に構成する高周波モノリシック集
積回路において、各々の回路に必要な特性を劣化させる
こと無く１チップ内に集積化が可能と成り、もって携帯
電話等の無線端末の小型化や高性能化を図ることが可能
と成る。
音増幅回路、ミクサ、変復調回路等の異なった機能を有
する回路を１チップ内に構成する高周波モノリシック集
積回路において、各々の回路に必要な特性を劣化させる
こと無く１チップ内に集積化が可能と成り、もって携帯
電話等の無線端末の小型化や高性能化を図ることが可能
と成る。
【図１】本発明による高周波モノリシック集積回路の実
施例の構造を示す断面図。
施例の構造を示す断面図。
【図２】本発明による高周波モノリシック集積回路の実
施例の構造を示す上面図。
施例の構造を示す上面図。
【図３】本発明による高周波モノリシック集積回路の実
施例を示す機能ブロック図。
施例を示す機能ブロック図。
【図４】従来の高周波用半導体素子（Ｓｉ−ＭＯＳＦＥ
Ｔ）の構造を示す上面図。
Ｔ）の構造を示す上面図。
【図５】従来の高周波用半導体素子（Ｓｉ−ＭＯＳＦＥ
Ｔ）の構造を示す断面図。
Ｔ）の構造を示す断面図。
【図６】従来のシリコン高周波モノリシック集積回路の
構造を示す断面図。
構造を示す断面図。
１…半導体素子、１−１…ゲ−ト電極、１−２…ソ−ス
電極、１−３…ドレイン電極、１−４…層間絶縁膜、１
−５…高抵抗層、１−６…低抵抗層、１−７…裏面導
体、２−１、２−２マイクロストリップ線路、３…高抵
抗基板、４…ＳｉＯ2膜、５…低抵抗基板、６…ア−ス
導体、１１…ＩＣチップ、１２…高出力増幅回路、１２
−１…出力整合回路、１２−２…高出力素子、１２−３
…入力整合回路、１３…アンテナ共用器、１４…アンテ
ナ、１５…低雑音増幅回路、１５−１…入力整合回路、
１５−２…低雑音素子、１５−３…出力整合回路、１６
…受信ミクサ、１７…送信ミクサ、１８…周波数シンセ
サイザ、１９…復調回路、２０…変調回路、２１…ベ−
スバンド部。
電極、１−３…ドレイン電極、１−４…層間絶縁膜、１
−５…高抵抗層、１−６…低抵抗層、１−７…裏面導
体、２−１、２−２マイクロストリップ線路、３…高抵
抗基板、４…ＳｉＯ2膜、５…低抵抗基板、６…ア−ス
導体、１１…ＩＣチップ、１２…高出力増幅回路、１２
−１…出力整合回路、１２−２…高出力素子、１２−３
…入力整合回路、１３…アンテナ共用器、１４…アンテ
ナ、１５…低雑音増幅回路、１５−１…入力整合回路、
１５−２…低雑音素子、１５−３…出力整合回路、１６
…受信ミクサ、１７…送信ミクサ、１８…周波数シンセ
サイザ、１９…復調回路、２０…変調回路、２１…ベ−
スバンド部。
Claims (4)
- 【請求項１】高出力増幅回路、低雑音増幅回路、ミク
サ、変復調回路等の異なった機能を有する回路を１チッ
プ内に構成する集積回路において、回路を構成する基板
として電気抵抗率の異なった複数のシリコン基板を張り
合わせた多層構造のシリコン基板を用い、前記基板の高
い電気抵抗率を有する方のシリコン基板上に集積回路を
形成すると共に高い電気抵抗率を有する方のシリコン基
板の一部を取り除いた低い電気抵抗率を有する方のシリ
コン基板の部分を少なくとも１ヶ所以上設け、前記低い
電気抵抗率を有する方のシリコン基板の部分にバイポー
ラトランジスタやＦＥＴ等のアクティブ素子を形成した
ことを特徴とする高周波モノリシック集積回路。 - 【請求項２】電気抵抗率の異なった複数のシリコン基板
を張り合わせた多層構造のシリコン基板を用い、高い電
気抵抗を有するシリコン基板の一部を取り除いた低い電
気抵抗を有する基板の部分にバイポーラトトランジスタ
やＦＥＴ等のアクティブ素子を形成し、残っている高い
電気抵抗率を有する基板の部分にストリップ線路やスパ
イラルインダクタンスを用いたインピーダンス整合回路
を構成したことを特徴とする高周波モノリシック集積回
路。 - 【請求項３】請求項１及び請求項２に記載の電気抵抗率
の異なった複数のシリコン基板を張り合わせた多層構造
の基板として、シリコン基板の間にＳｉＯ2を用い多層
化したＳＯＩ基板を用い、高い電気抵抗層を有するシリ
コン基板の電気抵抗が１０Ω・ｃｍ以上、低い電気抵抗
層を有するシリコン基板の電気抵抗が０．１Ω・ｃｍ以
下としたことを特徴とした高周波モノリシック集積回
路。 - 【請求項４】請求項１から請求項３に記載の高周波モノ
リシック集積回路を用いた無線装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7177087A JPH0927594A (ja) | 1995-07-13 | 1995-07-13 | 高周波モノリシック集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7177087A JPH0927594A (ja) | 1995-07-13 | 1995-07-13 | 高周波モノリシック集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0927594A true JPH0927594A (ja) | 1997-01-28 |
Family
ID=16024907
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7177087A Pending JPH0927594A (ja) | 1995-07-13 | 1995-07-13 | 高周波モノリシック集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0927594A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2002015274A1 (en) * | 2000-08-14 | 2002-02-21 | Niigata Seimitsu Co., Ltd. | Semiconductor device for communication |
| US6973290B2 (en) | 1997-02-05 | 2005-12-06 | Telefonaktiebolaget L M Ericsson (Publ) | Radio architecture |
| JP2007288210A (ja) * | 2007-06-18 | 2007-11-01 | Renesas Technology Corp | 半導体集積回路 |
| US7414821B2 (en) | 2000-02-21 | 2008-08-19 | Renesas Technology Corp. | Semiconductor integrated circuit device |
| CN115022794A (zh) * | 2022-05-31 | 2022-09-06 | 歌尔微电子股份有限公司 | 抗跌落振膜结构芯片及其制备方法 |
-
1995
- 1995-07-13 JP JP7177087A patent/JPH0927594A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6973290B2 (en) | 1997-02-05 | 2005-12-06 | Telefonaktiebolaget L M Ericsson (Publ) | Radio architecture |
| US7414821B2 (en) | 2000-02-21 | 2008-08-19 | Renesas Technology Corp. | Semiconductor integrated circuit device |
| WO2002015274A1 (en) * | 2000-08-14 | 2002-02-21 | Niigata Seimitsu Co., Ltd. | Semiconductor device for communication |
| JP2007288210A (ja) * | 2007-06-18 | 2007-11-01 | Renesas Technology Corp | 半導体集積回路 |
| CN115022794A (zh) * | 2022-05-31 | 2022-09-06 | 歌尔微电子股份有限公司 | 抗跌落振膜结构芯片及其制备方法 |
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