JPH0897375A - マイクロ波集積回路装置及びその製造方法 - Google Patents

マイクロ波集積回路装置及びその製造方法

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JPH0897375A
JPH0897375A JP7176382A JP17638295A JPH0897375A JP H0897375 A JPH0897375 A JP H0897375A JP 7176382 A JP7176382 A JP 7176382A JP 17638295 A JP17638295 A JP 17638295A JP H0897375 A JPH0897375 A JP H0897375A
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main surface
groove
main
integrated circuit
microwave integrated
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Masao Mochizuki
正生 望月
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Toshiba Corp
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Publication date
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Abstract

(57)【要約】 【課題】 チップサイズを増大させることなく大きな容
量値のＭＩＭ容量あるいは大きなインダクタンス値のコ
イルを形成することができ、しかも回路特性を向上させ
ることができるモノリシックマイクロ波集積回路（ＭＭ
ＩＣ）を得る。 【解決手段】 ガリウム砒素やシリコン等の半導体基板
の表面に能動素子を主とする集積回路を形成し、この半
導体基板の裏面側から半導体基板を貫通して半導体基板
の表面に形成された能動素子の電極端子あるいはアース
端子にそれぞれ達する複数の溝を設け、これらの電極端
子あるいはアース端子に接続するように基板の裏面側あ
るいは溝の内壁表面にＭＩＭ容量およびコイルを構成す
る。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は，マイクロ波集積回
路（以下ＭＩＣという）およびモノリシックＭＩＣ（以
下ＭＭＩＣという）等の集積回路装置及びその製造方法
に関し、特にそのチップサイズを増大させることなく所
望の容量値あるいは所望のインダクタンス値を得ること
が可能なガリウム砒素（ＧａＡｓ）ＭＭＩＣ等の集積回
路（ＩＣ）及びその製造方法に関する。
【０００２】
【従来の技術】ＧａＡｓデバイスはＵＨＦ帯以上といっ
た高周波帯において、低雑音、低歪かつ低消費電力特性
等にすぐれている。したがって、ケーブルテレビジョン
を含めたテレビジョン放送の同調器や衛星放送受像機等
に広く応用されている。これらの特性は、携帯電話や移
動通信システムの構成部品として、特に重要である。
【０００３】とりわけ、移動通信システムを小型，軽量
化するためには、システムに用いる構成部品の寸法を小
さくすることが重要である。しかしながら、今までのと
ころ、ＧａＡｓデバイスを１チップに集積化したＧａＡ
ｓＩＣの周辺には多くのインダクタンス、抵抗、あるい
は容量が形成されているために，その実装面積はＩＣの
高機能化と共に増大の傾向にある。なぜなら、従来技術
における窒化膜（Ｓｉ3 Ｎ4 膜）を用いた平行平板型容
量やスパイラル形状のインダクタンスをＧａＡｓＩＣに
用いる限り，これらの容量やインダクタンスには非常に
大きな面積が必要であるからである。このような点に鑑
み、従来の典型的なＧａＡｓ ＭＭＩＣのパッケージ
は、これら集中定数回路素子のために余分なピン数が必
要となっていた。結局，これらのピン数の増大により従
来のＭＭＩＣを用いた各種デバイスは回路素子の数が増
大するという問題が生じていた。
【０００４】通常ＧａＡｓやＳｉ等のＭＭＩＣのバイパ
スキャパシタ等には配線メタルから成る２つの電極間に
絶縁膜を挾み込んで構成されるＭＩＭ（Ｍｅｔａｌ−Ｉ
ｎｓｕｌａｔｏｒ−Ｍｅｔａｌ；金属−絶縁物−金属）
容量が一般に設けられており、このＭＩＭ容量の容量値
は、電極の対向面積に比例し電極間の距離に反比例する
ため、ＭＩＭ容量の容量値の増大を図るには、両電極の
面積を大きくする、あるいは電極間絶縁膜の薄膜化を行
う必要があった。しかし、従来のＭＩＭ容量は、通常は
半導体基板表面の平坦部分に形成されており、両電極の
面積を大きくすればチップ面積の増大となって回路規模
の小型化の障害となり、また、絶縁膜を薄くすればピン
ホールの発生に伴う耐圧の低下等の問題が生ずる。
【０００５】この問題に対しては、特公平５−７３２７
３号公報に開示された技術が提案されている。この従来
技術は図１２に示すように、ＧａＡｓ基板１０１上に成
長させた絶縁膜１０２の不要部分を除去してＧａＡｓ基
板１０１のエッチング用マスクを形成し、このマスクを
用いて、ＧａＡｓ基板１０１の表面に異方性エッチング
を施して図１２に示すようなＶ字型の溝を形成してい
る。そして、さらに、この溝及び前記絶縁膜１０２の表
面上に、下側電極１０３と絶縁膜１０４と上側電極１０
５とから成るＭＩＭ容量を形成することにより、ＭＩＭ
容量の両電極を対向面積を増大させ、小面積で大きな容
量値を得るようにしているのである。
【０００６】
【発明が解決しようとする課題】しかしながら、図１２
に示す従来技術をＧａＡｓモノリシックマイクロ波集積
回路（ＭＭＩＣ）に適用した場合は、ＧａＡｓ基板１０
１面上において、能動、受動の各素子の他に、ＭＩＭ容
量を形成するための面積が必要となるため、大きな容量
を得ようとするとチップサイズが増大するという問題が
あった。
【０００７】一方ＭＭＩＣに用いるコイルの一例として
図１３（ａ）に示すようなスパイラル形状のものを考え
てみると、このコイルのインダクタンスは、
【数１】 で近似的に与えられる。ここでｎはコイルの巻き数で、
ａはコイルの半径の平均値すなわちａ＝（ｄ0 ＋ｄi ）
／４であり、ｃ＝（ｄ0 ＋ｄi ）／２である。ｄ0 ，ｄ
i は図１３に示すような直径である。
【０００８】あるいは、図１３（ｂ）に示すような矩形
スパイラル型コイルでは、矩形スパイラルの面積をＳ
（単位ｃｍ2 ）とすれば、近似的に Ｌ＝（ｎＨ）＝８．５ｎ5/3 Ｓ1/2 ………（２） で与えられる。すなわちインダクタンスを大きくするた
めには、コイルを構成している電極の面積Ｓを大きくす
ればよいが、式（１）および式（２）から明らかなよう
に電極の面積増大はチップ面積の増大になる。そのた
め、従来のＧａＡｓＭＭＩＣのコイルは小面積で大きい
インダクタンス値を得る事が出来ないという欠点があっ
た。この点はＳｉのＭＭＩＣでも同様である。
【０００９】また、従来装置では、図１３（ａ）のコイ
ルをさらに発展させたリアクタンス素子が用いられてい
る。例えば、図１４に示すように配線金属５６ａを渦巻
状に形成して構成されたコイル５６の中心部の先端をコ
ンタクトホール５６ｂを介して半導体基板表面上のＭＩ
Ｍ容量５７に接続することによりＬとＣとが結合したリ
アクタンス成分を構成することになる。ここで図１４中
のＭＩＭ容量５７は、グランドに接続された下側電極層
５７ａと、前記コンタクトホール５６ｂを介してコイル
５６が接続された上側電極層５７ｂと，この両電極５７
ａ，５７ｂに挾み込まれた絶縁層５７ｃとで構成される
こととなるが、前述の議論で明らかなようにコイルおよ
びＭＩＭ容量共に大きな面積が必要となることがわか
る。
【００１０】図１３（ａ），（ｂ）あるいは図１４に示
すようなリアクタンス素子は具体的には図１６に示すよ
うに半導体基板上に配置され、ＭＩＣあるいはＭＭＩＣ
を構成している。図１６は図１５に等価回路で示した回
路構成を従来技術を用いて平面上に配置した場合の一例
を示すものであるが、電源電位ＶDDとＦＥＴのドレイン
側との間に接続されるコイルＬ1 ，Ｌ2 の占める面積が
大きいことがわかる。同時にＦＥＴのソースと接地電位
との間に接続されるＭＩＭ容量で構成されるバイパス容
量Ｃ2 ，Ｃ4 も大きな面積を占めていることがわかる。
【００１１】本発明は、上述の如き従来の問題点を解決
するためになされたもので、その目的は、チップサイズ
を増大させることなく大きな容量値のＭＩＭ容量および
大きなインダクタンス値を有したコイルを形成すること
ができるＧａＡｓあるいはＳｉ等のＭＭＩＣあるいはＭ
ＩＣの構造及びその製造方法を提供することである。ま
た他の目的は、図２あるいは図４の等価回路に例示する
ような集積回路（ＩＣ）を半導体基板上に集積化して、
その高周波数特性や出力特性を向上することである。
【００１２】
【課題を解決するための手段】上記目的を達成するため
に本発明は図１（ａ）に示すようにＧａＡｓ基板やＳｉ
基板等の半導体基板１の表面にトランジスタ２，３等の
能動素子およびその他所定の受動素子を含む集積回路を
形成し、半導体基板１の裏面側から表面に達する溝２
１，２２，２３を形成し、この溝の内部、もしくは半導
体基板の裏面の溝の周辺近傍にＭＩＭ容量やコイル等の
リアクタンス素子を形成したことを第１の特徴とする
（請求項１〜１２参照）。図１（ａ）は溝２１，２２の
内部に下側電極層２４ａ，絶縁膜２４ｂ、上側電極層２
４ｃからなるＭＩＭ容量を形成した場合である。また図
６（ａ）、および（ｂ）は溝の周辺の半導体基板１の裏
面にコイル８６，８７を形成した場合である。
【００１３】このように本発明の第１の特徴の構成によ
れば半導体基板１の裏面あるいは溝の内部にリアクタン
ス素子を形成することにより、能動素子の形成されてい
る主表面の面積効率を改善することができる。したがっ
て半導体基板１のチップサイズの増大を伴うことなく、
所望の容量値を有したＭＩＭ容量や、所望のインダクタ
ンスを値を有したコイルを実現できる。また、図１
（ａ）に示したように半導体基板１の裏面でコンタクト
ホール２５を介して、接地電位の配線層２４ｃと半導体
基板１とのオーミックコンタクトをとり、これと半導体
基板１表面側のアース端子１１とを接続することにより
グランド電位の浮き上がりを防止し、高周波の特性を向
上させることができる。半導体基板１の表面側に形成さ
れる能動素子はＭＥＳＦＥＴ，ＭＩＳＦＥＴ等のＦＥＴ
や、ＨＢＴ等のバイポーラトランジスタ、あるいはＳＩ
Ｔ（静電誘導トランジスタ）でもよい。Ｓｉの場合はＭ
ＯＳＦＥＴやＭＯＳ−ＳＩＴあるいはＣＭＯＳ等による
集積回路でもよい。
【００１４】本発明の第２の特徴は図１１に示すように
ＭＩＭ容量およびコイルを共にＧａＡｓやＳｉ等の半導
体基板の裏面側表面および，裏面から表面に達する溝の
内部に形成したことである。（請求項１３〜１６参
照）。より具体的には図１１に例示するように、以下の
構成要件を少なく具備することである。すなわち、
（イ）ＧａＡｓやＳｉ等の半導体基板 （ロ）半導体基板１の第１の主表面に形成された第１の
主電極領域４および第２の主電極領域５、第１および第
２の主電極領域にそれぞれ接続された第１の主電極端子
７０１および第２の主電極端子８０１、第１および第２
の主電極領域の間に形成された第１の制御電極端子６か
ら成る第１のトランジスタ５４、（ハ）半導体基板１の
第１の主表面に形成された第３の主電極領域４および第
４の主電極領域５、第３および第４の主電極領域にそれ
ぞれ接続された第３の主電極端子７０２および第４の主
電極端子８０２、第３および第４の主電極領域の間に形
成された第２の制御電極端子６から成る第２のトランジ
スタ５９、（ニ）第１の主電極端子７０１および第３の
主電極端子７０２間を相互に接続する第１の金属配線層
１０、（ホ）半導体基板１の第１の主表面とは異なる第
２の主表面から第１の主電極層７０１に達する第１の溝
７２２、（ヘ）半導体基板１の第１の主表面とは異なる
第２の主表面から第２の主電極層８０２に達する第２の
溝７２１、（ト）半導体基板１の第１の主表面とは異な
る第２の主表面から第３の主電極層７０２に達する第３
の溝７２３、（チ）半導体基板１の第１の主表面とは異
なる第２の主表面から第４の主電極層８０２に達する第
４の溝７２４、（リ）第１の溝７２２および第３の溝７
２３の内部にそれぞれ形成された第１のＭＩＭ容量５７
および第２のＭＩＭ容量６２ （ヌ）第２の溝７２１および第４の溝７２４の周辺近傍
の第２の主表面上にそれぞれ形成された第１のコイル５
６および第２のコイル６１ （ル）第２の溝７２１の内部に形成され、第２の主電極
層８０１と第１のコイル５６とを相互に接続する第２の
金属配線層５６ （ヲ）第４の溝７２４の内部に形成され、第４の主電極
層８０２と第２のコイル６１とを相互に接続する第３の
金属配線層 を少なく共具備することである。ここで第１および第２
のトランジスタはＴｉ（チタン）／Ｐｔ（白金）／Ａｕ
等の金属を制御電極端子６とするＧａＡｓＭＥＳＦＥＴ
でもよく、ＧａＡｓ−ＧａＡｌＡｓヘテロ接合を用いた
ＨＥＭＴ等のトランジスタでもよい。たとえば、図１１
においては第１および第３の主電極領域４はＦＥＴのソ
ース領域、第２および第４の主電極領域５はＦＥＴのド
レイン領域に相当するが、これらのソース領域４、ドレ
イン領域５は半絶縁性ＧａＡｓ基板中に形成されたＳｉ
等の不純物を高濃度にドープしたｎ+ 領域とすればよ
い。
【００１５】このように本発明の第２の特徴の構成によ
れば、ＧａＡｓやＳｉ等の半導体基板１の裏面から、半
導体基板１を貫通してその表面に形成されたＭＭＩＣの
電極端子７０１，７０２，８０１，８０２にそれぞれ達
する複数の溝７２１，７２２，７２３，７２４を設け、
前記電極端子に接続するように各溝の表面及び半導体基
板の裏面に沿ってＭＩＭ容量５７，６２，スパイラルコ
イル５６，６１を共に構成したので、チップサイズを増
大させることなく半導体基板の裏面側の面積に比例した
大きな容量値のＭＩＭ容量および大きなインダクタンス
値のスパイラルコイルを形成することができる。また本
発明の第１の特徴と同様に半導体基板の裏面でＭＭＩＣ
のアース端子と接続することも容易にでき、このように
すればＵＨＦ帯等の高周波において抵抗増大によって生
ずるグランド電位の浮き上がりを抑止することができ、
安定した小信号増幅等種々の回路特性を向上させること
ができる。
【００１６】また本発明の第３の特徴は図３（ａ）〜
（ｅ）あるいは図８（ａ）〜（ｃ）に示すようなＭＩＣ
の製造方法であることである（請求項１７〜２１参
照）。すなわち、以下の、（１）半導体基板１の表面側
にＦＥＴの能動素子を含む集積回路を形成する第１工
程、（２）半導体基板２の裏面から表面側にまで達する
溝２１，２２，２３を形成する第２工程、（３）溝部２
１，２２，２３の内部あるいは溝部２１，２２，２３の
周辺近傍の半導体基板１の裏面側にＭＩＭ容量やコイル
等のリアクタンス素子を形成する第３工程、とからなる
製造方法により製造することである。具体的には、ＭＩ
Ｍ容量は図３（ｃ）〜（ｄ）に示すように、（ｉ）溝部
２１，２３の内壁にチタン（Ｔｉ）／モリブデン（Ｍ
ｏ）／金（Ａｕ）等の第１の電極層２４ａを形成する第
１ステップ、（ii）この第１の電極層２４ａに沿ってＳ
ｉ3 Ｎ4 膜等の絶縁膜２４ｂを形成する第２ステップ (iii）絶縁膜２４ｂを介して、第１の電極層２４ａに対
向してＴｉ／Ｍｏ／Ａｕ等の第２の電極層２４ｃを形成
する第３ステップ のようなステップにより製造することである（請求項２
０参照）。
【００１７】このように本発明の第３の特徴によれば、
上述した第１および第２の特徴の構成によるＭＭＩＣ等
の集積回路が極めて容易に製造できる。すなわち、本発
明の第３の特徴における第１工程は、従来周知のＦＥＴ
等の製造工程でよく、第２工程の溝形成も微細パターン
等が要求されないので容易である。また、第３工程は周
知のＣＶＤ法等の成膜技術およびフォトリソグラフィ／
ＲＩＥ等の選択エッチング技術あるいは選択メッキ技術
によって容易に実現できる。したがって本発明の第３の
特徴に示す第１，第２，および第３の工程から成る製造
方法は極めて高歩留りで実現でき、生産性が高くなる。
【００１８】
【発明の実施の形態】以下本発明の実施の形態を図面に
基づいて説明する。図１（ａ），（ｂ）は、本発明の第
１の実施の形態に係るＧａＡｓ ＭＭＩＣの構造を示す
図であり、図１（ａ）はその断面図、図１（ｂ）は本発
明に関連する要部のみを示した、基板の表面から見た場
合の平面図である。図１（ａ）に示すように、ＧａＡｓ
基板１の表面上にはＦＥＴ２，３等から構成されるＭＭ
ＩＣが形成されている。ＦＥＴ２は、半絶縁性ＧａＡｓ
基板１内、もしくは半絶縁性ＧａＡｓ基板１の上部に形
成されたエピタキシャル成長層内に拡散形成されたｎ+
ソース領域４及びｎ+ ドレイン領域５と、このソース・
ドレイン領域４，５間に形成された金属ゲート電極６と
で構成されたいわゆるＭＥＳＦＥＴで、ソース領域４に
はソース電極端子７が接続され、ドレイン領域５にはド
レイン電極端子８が接続されている。ＭＥＳＦＥＴ２，
３のゲート電極としてはたとえば、Ｔｉ（チタン）／Ｐ
ｔ（白金）／Ａｕ（金）を用いる。さらに、ゲート電極
６、ソース電極端子７及びドレイン電極端子８の表面上
はＳｉＯ2 膜やＳｉ3 Ｎ4 膜等の層間絶縁膜９により被
覆され、その内のドレイン電極端子８はコンタクトホー
ルを介してＡ１配線層１０に接続されている。
【００１９】ＦＥＴ３もＦＥＴ２と同様に形成されたＧ
ａＡｓ−ＭＥＳＦＥＴであり、また、ＧａＡｓ基板１の
表面上にはアース電極端子１１が形成され、加えて上記
ＦＥＴ２，３上には最終保護膜としてＳｉＯ2 膜，Ｓｉ
3 Ｎ4 膜，あるいはポリイミド膜等のパッシベーション
膜１２が成膜されている。そして、ＧａＡｓ基板１の裏
面側には、前記ＦＥＴ２，３の各ソース電極端子７及び
アース電極端子１１に達する最も奥の部分がほぼＶ字型
の部分を有する縦溝（深さ：２０〜１５０μｍ、幅２〜
１５μｍ）２１，２２，２３が形成されている。そのう
ち縦溝２１，２２には、その壁面に沿って内側から順
次、絶縁膜９１２，下側電極層２４ａ、絶縁膜２４ｂ、
及び上側電極層２４ｃが積層されてＭＩＭ容量２４Ａ，
２４Ｂがそれぞれ形成され、前記下側電極層２４ａがＦ
ＥＴ２，３の各ソース電極端子７にそれぞれ接続されて
いる。半絶縁性ＧａＡｓ基板を用いる場合は絶縁膜９１
２は省略してよい。また、縦溝２３には、その壁面に沿
って内側から順次、絶縁膜９１２、電極層９２４と上側
電極層２４ｃが積層され、電極層９２４がアース電極端
子１１に接続されている。縦溝２３中の絶縁膜９１２も
半絶縁性ＧａＡｓ基板の場合は省略してよい。さらに、
上側電極層２４ｃはコンタクトホール２５を介してＧａ
Ａｓ基板１に接続されている。ここで、下側電極層２４
ａおよび電極層９２４は、Ｔｉ（チタン）／Ｍｏ（モリ
ブデン）／Ａｕ（金）をそれぞれ５０ｎｍ／５０ｎｍ／
５００ｎｍの厚さで積層して構成され、上側電極層２４
ｃは、Ｔｉ／Ｍｏ／Ａｕを５０ｎｍ／５０ｎｍ／１．５
μｍの厚さで積層して構成される。また、絶縁膜２４ｂ
はＳｉ3 Ｎ4 （シリコン窒化膜）を１００ｎｍの厚さに
成長させて形成される。
【００２０】図２は、図１（ａ），（ｂ）に示すＧａＡ
ｓ ＭＭＩＣの一例を示す回路図である。このＭＭＩＣ
は、マイクロ波入力用の入力端子３１，３２を有し、そ
の内の入力端子３１がＦＥＴ２のゲートに接続され、入
力端子３２はグランドに接続されている。さらに、該Ｆ
ＥＴ２のソースはバイパスキャパシタであるＭＩＭ容量
２４Ａを介してグランドに接続され、このＭＩＭ容量２
４Ａには抵抗３２が並列接続されている。一方、ＦＥＴ
２のドレインは、電源電位ＶDD側に接続されると共に、
次段のＦＥＴ３のゲート側に接続されている。このＦＥ
Ｔ３のソースも、ＭＩＭ容量２４Ｂを介してグランドに
接続され、このＭＩＭ容量２４Ｂには抵抗３３が並列接
続されている。そして、ＦＥＴ３のドレインが電源電位
ＶDD側に接続されると共に、出力端子３４側に接続され
ている。なお、出力端子３５がグランドに接続されてい
る。このＭＭＩＣによれば、入力端子３１，３２から入
力されたマイクロ波の入力信号は、２段のＦＥＴによっ
て高周波増幅され、出力端子３４，３５へ出力される。
図２の等価回路に示された各回路素子のうちＦＥＴ２，
３やＭＩＭ容量２４Ａ，２４Ｂ等一部の素子のみが図１
に示されていることに注意されたい。
【００２１】次に、図１（ａ），（ｂ）に示すＧａＡｓ
ＭＭＩＣの製造方法を図３（ａ）〜（ｅ）を用いて説
明する。なお、図１（ａ）の左側に示す縦溝２２に関連
する部分は、説明の簡略化のため省略する。
【００２２】（ａ）まず、ＧａＡｓ基板１の表面上のＦ
ＥＴ２，３等から成るＭＭＩＣを形成する（この表面側
のＭＭＩＣの製造工程は通常のＧａＡｓＭＥＳＦＥＴに
よるＭＭＩＣの製造工程と同一であり、説明を省略す
る。なお、ＧａＡｓＭＥＳＦＥＴの活性層はＧａＡｓ基
板１の上にＭＢＥ法、ＭＯＣＶＤ法等を用いてエピタキ
シャル成長するのが好ましい。）。その後、図示は省略
するがＭＭＩＣの形成されている表面全面をレジスト
（例えば厚さ２μｍ）で保護し、さらにＧａＡｓ基板１
の裏面全面にレジスト（例えば厚さ２μｍ）４１を塗布
した後、前記Ｖ字型の縦溝２１，２３を形成するための
レジストパターンをフォトリソグラフィ技術により形成
する。そして、図３（ａ）に示すように、このレジスト
パターンをマスクとし選択的異方性エッチング（例えば
ＣＣｌ2 Ｆ2 ／ＨｅあるいはＢＣｌ3を用いた反応性イ
オンエッチング：ＲＩＥ）を行って不要部分を除去し、
ＧａＡｓ基板１の裏面側に所定の深さの基板の裏面に対
してほぼ垂直側壁を有した縦溝２１ａ，２３ａを形成す
る。
【００２３】（ｂ）さらに、図３（ｂ）に示すように、
縦溝２１ａ，２３ａの底面に対し、ＧａＡｓ基板１表面
のアース電極端子１１及びＦＥＴ２のソース電極端子７
に達するＧａＡｓ表面に対し側壁部の角度が所定角θと
なる様な選択的等方性エッチングを施し、奥部がＶ字型
形状の縦溝２１，２３を形成する。ここで、等方性エッ
チングは酒石酸系あるいはブロム・メタノール系等のウ
ェットエッチング等を用いれば良いが、所定角θはエッ
チャントの選定、液温その他のエッチング条件により定
まり、この所定角θによって上記ソース電極端子７の図
３（ｂ）の横方向の大きさＬが決まる。すなわち、上記
所定角θが小さくなるようにエッチング条件を設定すれ
ば、上記ソース電極端子７の横方向の大きさＬが小さく
なり、上記θが大きくなるようにエッチング条件を設定
すれば上記Ｌが大きくなる。そして、上記所定角θの値
は、３０°〜４５°位が適当であり、３０°が最適とな
る。θ＝３０°はＧａＡｓ基板１として（１００）面基
板を用いた場合は、上記酒石酸系のエッチングにより容
易に得られる。
【００２４】（ｃ）次いで残されたレジスト４１を剥離
した後、ＧａＡｓ基板１を洗浄し、ＧａＡｓ基板１の裏
面全面にＳｉＯ2 膜、あるいはＳｉ3 Ｎ4 膜等の絶縁膜
９１２を１００〜３００ｎｍ形成し、フォトリソグラフ
ィを用いて縦溝２１ａ，２３ａの底面の部分の絶縁膜９
１２のみを除去する。前述したように半絶縁性ＧａＡｓ
基板を用いる場合は絶縁膜９１２の形成は省略して良
く、省略した方が工程が簡略化され好ましい。さらに絶
縁膜９１２のエッチングのマスクに用いたレジストを剥
離した後に下側電極層２４ａおよび電極層９２４となる
Ｔｉを５０ｎｍ，Ｍｏを５０ｎｍ，Ａｕを５００ｎｍ連
続的にスパッタリングあるいは真空蒸着する。そして、
スパッタリング又は蒸着により形成された下側電極層２
４ａのコンタクトホール２５形成予定部分をフォトリソ
グラフィ技術およびＲＩＥ技術によって選択的にエッチ
ングし、図８ｃに示すようにＧａＡｓ基板１の裏面側の
コンタクトホール２５を形成すると同時に下側電極層２
４ａと電極層９２４のパターンとを分離する。このコン
タクトホール２５の形成、および下側電極層２４ａおよ
び電極層９２４のパターンの分離工程はいわゆるリフト
オフ法によって形成してもよい。ＡｕのエッチングはＫ
Ｉ／Ｉ2 溶液等のハロゲン／セチルピリジニウム系のエ
ッチャントを用いてもよい。あるいはシアン系のＡｕの
エッチング液を用いてもよい。なお、Ｔｉ／Ｍｏ／Ａｕ
膜から成る電極層９２４は下側電極層２４ａとは電気的
に独立となるように溝２３の内壁に形成される。
【００２５】（ｄ）その後、絶縁膜２４ｂとしてＳｉ3
Ｎ4 を１００ｎｍの厚さで成膜し、図３（ｄ）に示すよ
うにレジストパターン４２を形成し、Ｓｉ3 Ｎ4 膜２４
ｂの所定領域（図３（ｄ）の中央部に示したコンタクト
ホール２５の付近およびその左側の奥部がＶ字型の縦溝
２３の周辺領域）をフォトリソグラフィ技術およびＣＦ
4 等を用いたＲＩＥ法によって選択的にエッチングし、
コンタクトホール２５の開口を維持する。
【００２６】（ｅ）そして、図３（ｅ）に示すように、
裏面全面に上側電極層２４ｃとなる３層金属層、すなわ
ち、Ｔｉを５０ｎｍ，Ｍｏを５０ｎｍ，Ａｕを１．５μ
ｍ連続的に真空蒸着すれば、図１（ａ）に示すＧａＡｓ
ＭＭＩＣが完成する。なお、ＧａＡｓ基板１が半絶縁
性ＧａＡｓ基板等の高抵抗基板の場合は、上側電極層２
４ｃの真空蒸着前にイオン注入をコンタクトホール２５
を介して行ない、高濃度オーミックコンタクト領域をコ
ンタクトホール２５の内部に形成してから、金属の真空
蒸着を行なうことが望ましいが、省略してもよい。
【００２７】このように本発明の第１の実施の形態によ
れば、ＧａＡｓ基板１の表面にＦＥＴを形成した後、そ
のＧａＡｓ基板１の裏面に縦溝２１，２２，２３を設
け、この縦溝２１，２２，２３の表面及びＧａＡｓ基板
１の裏面側外表面に沿ってＭＩＭ容量２４Ａ，２４Ｂを
構成したので、ＧａＡｓ基板１の裏面側の面積、すなわ
ち縦溝２１，２２側面の面積とＧａＡｓ基板１の裏面の
面積の和、に比例した大きな容量値のＭＩＭ容量をチッ
プサイズを増大させることなく形成することができる。
また、下側電極層２４ａをＧａＡｓ基板１の裏面全面に
形成したのでＭＩＭ容量２４Ａ，２４Ｂの容量値をより
大きくすることができる。さらに、上側電極層２４ｃを
ＧａＡｓ基板１の裏面でコンタクトホール２５を介して
コンタクトするようにし、さらにモノリシック集積回路
のアース端子１１に接続するように形成したので、高周
波の小信号デバイスにおいて抵抗増大によって生ずるグ
ランド電位の浮き上がりを抑止することができ、信号の
安定性を確保することができる。またグランド電位とな
る上側電極層２４ｃが基板の裏面全面に広い面積で形成
できるのでより安定な動作が可能となる。
【００２８】次に本発明の第２の実施の形態を図４およ
び図５を用いて説明する。上記本発明の第１の実施の形
態では、ＧａＡｓの裏面側に設けたＭＩＭ容量にＧａＡ
ｓ基板の表面上のＦＥＴソース電極端子を接続する構成
であったが、本発明の第２の実施の形態では、ＧａＡｓ
の裏面側に設けたＭＩＭ容量にＧａＡｓ基板の表面上の
コイル素子を接続する構成としたＧａＡｓ ＭＭＩＣに
ついて説明する。図４に示したＭＭＩＣは、マイクロ波
入力用の入力端子５１，５２を有し、その内の入力端子
５１がキャパシタ５３を介して初段のＦＥＴ５４のゲー
ト側に接続され、さらに、ＦＥＴ５４のソースはグラン
ドに接続されている。ＦＥＴ５４はＧａＡｓＭＥＳＦＥ
ＴあるいはＨＥＭＴでもよい。一方、ＦＥＴ５４のドレ
インは、電源電位ＶDD側に接続されると共に、抵抗５５
を介してグランドに接続され、さらにコイル５６及びＭ
ＩＭ容量５７を介してグランドに接続され、加えてキャ
パシタ５８を介して中段のＦＥＴ５９のゲートに接続さ
れている。ＦＥＴ５９のソースはグランドに接続され、
そのドレインは、コイル６１及びＭＩＭ容量６２を介し
てグランドに接続されると共に、キャパシタ６３を介し
て出力段のＦＥＴ６４のゲートに接続されている。ＦＥ
Ｔ６４のドレインは、電源電位ＶDD側に接続されると共
に、コイル６５を介して出力端子６６に接続され、その
ソースがグランドの出力端子６７に接続されている。そ
して、出力端子６６と６７との間にはＭＩＭ容量６８が
接続されている。図４の回路によれば、入力端子５１，
５２から入力されたマイクロ波は３段のＦＥＴ５４，５
９，６４によって増幅されて出力端子６６，６７へ出力
される。
【００２９】図４のＧａＡｓ ＭＭＩＣのコイルとＭＩ
Ｍ容量との接続されたリアクタンス部の内、例えばコイ
ル５６とＭＩＭ容量５７の接続部に着目してみると、従
来においては、例えば図１４に既に示したように配線金
属５６ａを渦巻状に形成して構成されたコイル５６の中
心部の先端をコンタクトホール５６ｂを介してＧａＡｓ
表面上のＭＩＭ容量５７の上部電極５７ｂに接続してい
た。これに対して、本発明の第２の実施の形態では、Ｍ
ＩＭ容量５７がＧａＡｓ基板の裏面側に形成されるの
で、チップ表面には図５に示す如くコイル５６の面積だ
けを確保すればよいこととなる。したがってＭＭＩＣに
必要なチップサイズを小さくコンパクトにすることがで
きる。また、本発明の第２の実施の形態のＭＩＭ容量５
７，６２，６８は、上記本発明の第１の実施の形態のＭ
ＩＭ容量２４Ａまたは２４Ｂと同様にしてＧａＡｓ基板
の裏面側の溝の内部に形成すればよく、ここでは図示を
省略する。
【００３０】図６（ａ），（ｂ）および（ｃ）は本発明
の第３の実施の形態に係るＭＭＩＣを説明するための断
面図、表面図および裏面図をそれぞれ表わし、ＭＭＩＣ
のコイル８６，８７を裏面に形成した場合である。図６
（ａ）に示すように、ＧａＡｓ基板１の表面上にはＦＥ
Ｔ２，３等の能動素子およびその他の受動素子から構成
されるＭＭＩＣが形成されている（受動素子等について
は図示を省略している）。ＦＥＴ２は、たとえばＧａＡ
ｓ基板１内に、あるいはＧａＡｓ基板１の上に形成され
たエピタキシャル成長層内に、フォトリソグラフィーお
よびイオン注入法等を用い選択的に拡散形成されたソー
ス領域４及びドレイン領域５と、このソース・ドレイン
領域４，５間に形成された金属ゲート電極６とで構成さ
れたＭＥＳＦＥＴでよく、ソース領域４にはソース電極
端子７が接続され、ドレイン領域５にはドレイン電極端
子８が接続されている。ＭＥＳＦＥＴのかわりにＧａＡ
ｓ−ＧａＡｌＡｓヘテロ接合を用いたＨＥＭＴやＧａＡ
ｓ−ＳＩＴ（静電誘導トランジスタ）でもよい。さら
に、ゲート電極６、ソース電極端子７及びドレイン電極
端子８の表面は層間絶縁膜９により被覆され、その内の
ソース電極端子７はコンタクトホールを介してＡｌ配線
層１０に接続されている。ＦＥＴ３もＦＥＴ２と同様に
形成されたＭＥＳＦＥＴ等であり、また、ＧａＡｓ基板
１の表面上にはアース電極端子１１が形成され、このア
ース電極端子１１とＦＥＴ３のソース電極端子７はＡＩ
配線層１０を介してＦＥＴ２のソース電極端子と接続さ
れている。加えて上記ＦＥＴ２，３上には最終保護膜と
してのパッシベーション膜１２が成膜されている。そし
て、ＧａＡｓ基板１の裏面側には、前記ＦＥＴ２，３の
各ドレイン電極端子８及びアース電極端子１１に達する
その奥部がＶ字型の部分を有する縦溝（深さ：２０〜１
５０μｍ，幅２〜１５μｍ）２１，２２，２３が形成さ
れている。そのうち縦溝２１，２２には、その壁面に沿
ってＳｉＯ2 膜あるいはＳｉ3 Ｎ4 膜等の絶縁膜９１２
が形成されその上にＡｌあるいはＴｉ／Ｍｏ／Ａｕ等の
コイル８６，８７を形成する金属と同一の金属層がコイ
ル８６，８７への接続部として表面のドレイン電極端子
８と接続するように形成されている。また縦溝２３の内
壁面にはアース電極端子１１に接続するように裏面アー
ス電極配線２３１が形成されている。裏面アース電極配
線２３１は図６（ｃ）に示すように縦溝２３１の外部ま
で延長して裏面に形成されている。
【００３１】また図６（ｃ）に示すようにＧａＡｓ基板
１の裏面にはＡｌあるいはＴｉ／Ｍｏ／Ａｕ等の矩形ス
パイラルコイル８６，８７が形成され、電源供給端子８
８に接続され、電源電位ＶDDを印加されるように形成さ
れている。裏面にコイル８６，８７を形成しているの
で、所望のインダクタンス値を有するリアクタンスがチ
ップサイズを大きくせずに得られる。すなわち、小さな
チップサイズで大きなインダクタンスか値を得ることが
できる。
【００３２】図７は、図６（ａ），（ｂ）および（ｃ）
に示す本発明の第３の実施の形態に係るＧａＡｓ ＭＭ
ＩＣの等価回路図である。このマイクロ波集積回路は、
マイクロ波入力用の入力端子３１，３２を有し、その内
の入力端子３１が容量Ｃ1 を介してＦＥＴ２のゲートに
接続され、入力端子３２はグランドに接続されている。
さらに、ＦＥＴ２のゲート６はバイパス容量Ｃ2 を介し
てグランドに接続され、このバイパス容量Ｃ2 には抵抗
Ｒ1 が並列接続されている。ＦＥＴ２のソース７はグラ
ンドに接続されている。一方、ＦＥＴ２のドレイン８
は、コイル８６を介して電源電位ＶDD側に接続されると
共に、次段のＦＥＴ３のゲート側に容量Ｃ3 を介して接
続されている。このＦＥＴ３のソースも、グランドに接
続され、ＦＥＴ３のゲートはバイパス容量Ｃ4 および抵
抗Ｒ2 の並列接続を介してグランドに接続されている。
そして、ＦＥＴ３のドレインがコイル８７を介して電源
電位ＶDD側に接続されると共に、出力端子３４側に容量
Ｃ5 を介して接続されている。なお、出力端子３５がグ
ランドに接続されている。このマイクロ波集積回路（Ｍ
ＩＣ）によれば、入力端子３１，３２から入力されたマ
イクロ波の入力信号は、２段のＦＥＴによって高周波増
幅され、出力端子３４，３５へ出力される。
【００３３】次に、図６（ａ），（ｂ）および（ｃ）に
示すＧａＡｓ ＭＭＩＣの製造方法を図８（ａ）〜
（ｃ）を用いて説明する。なお、図６（ａ）に示す縦溝
２３に関連する部分は、説明の簡略化のため省略する。
また、ＦＥＴ２，３のドレイン電極８以外の詳細な部分
の構造も省略している。
【００３４】（ａ）まず、フォトリソグラフィ、イオン
注入、ＣＶＤ技術、あるいはメタライゼーション等標準
的な製造プロセスによりＧａＡｓ基板１の表面上にＦＥ
Ｔ２，３等から成るモノリシック集積回路を形成する。
ソース領域４およびドレイン領域５はＭＢＥ法、ＭＯＣ
ＶＤ法等によりエピタキシャル成長された不純物密度１
０16〜１０17ｃｍ-3程度の活性層中に形成してもよい。
その後、この表面側全面をレジスト（例えば厚さ２μ
ｍ）で保護し、さらにＧａＡｓ基板１の裏面全面にレジ
スト４１を塗布した後、前記Ｖ字型の縦溝２１，２２を
形成するためのレジストパターンをフォトリソグラフィ
技術により形成する。そして、図８（ａ）に示すよう
に、このレジストパターンをマスクとしてＣＣｌ2 Ｆ2
／ＨｅあるいはＢＣｌ3 を用いたＲＩＥ等の選択的異方
性エッチングを行って不要部分を除去し、ＧａＡｓ基板
１の裏面側に所定の深さのほぼ垂直の側壁を有した縦溝
２１ａ，２２ａを形成する。なお、ＣＶＤＳｉＯ2 やＳ
ｉ3 Ｎ4 膜をレジスト４１のかわりに選択的異方性エッ
チングのマスクとして用いてもよい。
【００３５】（ｂ）さらに、図８（ｂ）に示すように、
縦溝２１ａ，２２ａの底面に対し、ＧａＡｓ基板１表面
のＦＥＴ２および３のドレイン電極端子８に達するＧａ
Ａｓ表面に対して所定角θとなる側壁を有した選択的等
方性エッチングを施し、奥部がＶ字型の縦溝を２１，２
２を形成する。本発明の第１の実施の形態と同様に上記
所定角θによって上記ドレイン電極端子８の図８（ｂ）
に示した横方向の大きさＬが決まる。たとえば酒石酸系
のウェットエッチングを行えば、図８（ｂ）に示したθ
＝３０°となる。Ｂｒ2 やＣｌ2 ガスを用いて、光励起
エッチングを行ってもＶ字型の溝を形成することができ
る。光励起エッチングの場合はレジスト４１のかわりに
ＣＶＤＳｉＯ2 やＳｉ3 Ｎ4 膜をマスクとして用いるこ
とが好ましい。 （ｃ）次いで、残されたレジスト４１
を剥離した後にＳｉＯ2 あるいはＳｉ3 Ｎ4 膜等の絶縁
膜９１２をプラズマＣＶＤあるいは光ＣＶＤ等を用いて
１００〜３００ｎｍ形成する。半絶縁性ＧａＡｓ基板の
場合は絶縁膜９１２の形成は省略してよい。その後フォ
トリソグラフィを用いて縦溝２１，２２の底部の絶縁膜
９１２をエッチング除去する。そして、その後、Ｗ（タ
ングステン）を１００〜１５０ｎｍの厚さにスパッタリ
ング等により基板の裏面全面および縦溝２１，２２の内
部に形成する。その後フォトリソグラフィーおよびＲＩ
ＥもしくはＣＤＥ法によりＷ膜を図８（ｃ）に示すよう
な矩形スパイラル形状にパターニングする。次にこのパ
ターニングされたＷ膜を下地に用いて２〜３μｍ厚にＡ
ｕを選択的に電解メッキすればコイル８６，８７が完成
する。別のコイル形成方法としては、ＡｌあるいはＴｉ
／Ｍｏ／Ａｕ等の金属を５００ｎｍ〜１．５μｍ真空蒸
着して、フォトリソグラフィを用いてこの真空蒸着した
金属を選択的エッチングすることにより、図６（ｃ）の
平面形状に示すような矩形スパイラル形状のコイル８
６，８７を形成してもよい。いずれの方法によっても、
図８（ｃ）に示す断面形状となり、ＭＭＩＣが完成す
る。スパイラルコイル８６，８７を選択エッチングが困
難な金属（たとえばＡｕ等の貴金属）を用いる場合に
は、リフトオフ法を用いて、パターン形成を行ってもよ
い。
【００３６】このように本発明の第３の実施の形態によ
れば、ＧａＡｓ基板１の表面にＦＥＴを形成した後、そ
のＧａＡｓ基板１の裏面に縦溝２１，２２，２３を設
け、この縦溝２１，２２を介してＧａＡｓ基板１の裏面
側の縦溝の近傍周辺に沿ってコイル８６，８７を構成し
たので、ＧａＡｓ基板１の裏面側の面積に比例した大き
なインダクタンス値のコイルをチップサイズを増大させ
ることなく形成することができる。
【００３７】図９（ｃ）は本発明の第４の実施の形態に
係るＭＭＩＣの断面図で図９（ａ）および（ｂ）はその
製造工程を説明するための図である。本発明の第４の実
施の形態においてはコイルはＧａＡｓ基板の裏面に形成
された段差部を有する溝部の内部に形成されている。図
９（ｃ）に示すように、ＧａＡｓ基板１の表面上にはＦ
ＥＴ２，３等から構成されるＭＭＩＣが形成されてい
る。ＦＥＴ２，３のかわりにＨＢＴやＳＩＴでもよい。
ＦＥＴ２は、ＧａＡｓ基板１内に拡散形成されたソース
領域４及びドレイン領域５と、このソース・ドレイン領
域４，５間に形成されたゲート電極６とで構成され、ソ
ース領域４にはソース電極端子７が接続され、ドレイン
領域５にはドレイン電極端子８が接続されている。さら
に、ゲート電極６、ソース電極端子７及びドレイン電極
端子８の表面上は層間絶縁膜９に被覆され、その内のソ
ース電極端子７はコンタクトホールを介してＡｌ配線層
１０に接続されている。ＦＥＴ３もＦＥＴ２と同様に形
成され、また、ＧａＡｓ基板１の表面上にはアース電極
端子１１が形成され、このアース電極端子はＦＥＴ２お
よび３のソース電極端子７とＡｌ配線層１０を介して接
続されている。加えて上記ＦＥＴ２，３上には最終保護
膜としてのパッシベーション膜１２が成膜されている。
そして、ＧａＡｓ基板１の裏面側には、前記ＦＥＴ２，
３の各ドレイン電極端子８に達する複数の段差部を有し
た溝が形成され、その垂直側壁部に金属リング８６１，
８６２，……，８６８，および８７１，８７２，……，
８７８が形成されそれぞれコイル８６，コイル８７を構
成している。図示を省略しているが、金属リング８６
１，８６２，……，８６８は５〜１０μｍ等所定の幅の
金属配線で溝の内部で相互に接続され、金属リング８７
１，８７２，……，８７８も同様に所定の幅の金属配線
で相互に接続され、さらに電源ＶDDに接続されている。
【００３８】図９（ｃ）に示す本発明の第４の実施の形
態は以下のような製造工程で製造される。すなわち、 （ａ）まず、ＧａＡｓ基板１の表面上のＦＥＴ２，３等
から成るモノリシック集積回路（ＭＩＣ）を形成する。
このＭＩＣは標準的なＭＩＣの製造方法でよい。ＦＥＴ
２，３等は、たとえばＧａＡｓ基板１の上にＭＢＥ法等
によりエピタキシャル成長された、不純物密度１０17ｃ
ｍ-3程度の薄い活性層と不純物密度１０16ｃｍ-3程度の
厚い活性層等の多層エピタキシャル成長層を用いたＧａ
ＡｓＭＥＳＦＥＴである。その後、ＧａＡｓ基板１を、
その厚さがたとえば２４μｍになるように研磨し、表面
を２〜３μｍのレジストで保護する。そしてさらにその
ＧａＡｓ基板１の裏面全面にレジスト（例えば厚さ１μ
ｍ）４１を塗布した後、溝２２１，２１１を形成するた
めのレジストパターンをフォトリソグラフィ技術により
形成する。そして、図９（ａ）に示すように、このレジ
ストパターンをマスクとしＲＩＥにより深さ３μｍのエ
ッチングを行って不要部分を除去し、ＧａＡｓ基板１の
裏面に溝２２１，２１１を形成する。そして、このレジ
ストパターンを除去し溝２２１，２１１より内径の小さ
な溝２２２，２１２を形成するための新たなレジストパ
ターンをフォトリソグラフィ技術により形成し、このレ
ジストパターンをマスクとしてＲＩＥにより深さ３μｍ
のエッチングを行い、溝２２２，２１２を形成する。同
様にして、次第に内径の小さくなる溝２２３，２２４，
……，２２８，および２１３，２１４，……，２１８を
フォトリソグラフィ技術およびＲＩＥを繰り返すること
により形成する。各３μｍずつのＲＩＥを計８回行うこ
とによりＧａＡｓ基板１の表面から、ＦＥＴ２および３
のドレイン電極端子８に達するまで段々畑のような溝
（以下段差溝という）を形成する。
【００３９】（ｂ）次に絶縁膜９１２を形成後たとえば
Ａｌを５００ｎｍの厚さで図９（ｂ）に示すように段差
溝およびＧａＡｓ基板１の裏面全体に真空蒸着する。
【００４０】（ｃ）次に塩素系、たとえばＣＣｌ4 ，Ｐ
Ｃｌ3 ，ＢＣｌ3 ，ＳｉＣｌ4 等のＲＩＥを低圧で、す
なわち指向性の高い異方性エッチングを行うことによ
り、図９（ｃ）に示すように段差溝の側壁部分のみにＡ
ｌが残るように指向性エッチングし、金属リング８６
１，８６２，……，８６８，８７１，８７２，……８７
８を自己整合的に形成する。その後さらにＡｌ等の金属
を真空蒸着し、フォトリソグラフィにより、各金属リン
グ８６１，８６２，……，８６８を相互に接続する金属
配線および、各金属リング８７１，８７２，……，８７
８を相互に接続する金属配線のパターンを形成すれば本
発明の第４の実施の形態のＭＭＩＣが完成する。この各
リングを結合する金属配線のパターン形成は、リフトオ
フ法が望ましい。
【００４１】このように本発明の第４の実施例によれ
ば、ＧａＡｓ基板１の表面にＦＥＴを形成した後、その
ＧａＡｓ基板１の裏面に複数の段差部を有する段差溝２
１，２２，を設け、この段差溝２１，２２の側壁面を利
用してコイル８６，８７を構成したので、大きなインダ
クタンス値のコイルをチップサイズを増大させることな
く形成することができる。図９は８段の段差溝を示した
が、これはあくまで一例であり、段差溝の段数は要求さ
れるインダクタンス値に応じて設計すればよく２段でも
よい。
【００４２】図１０は本発明の第５の実施の形態に係る
ＭＭＩＣの断面図で、ＧａＡｓ基板１の裏面に形成され
たＶ字形の溝部の内部にコイル８６，８７が形成された
場合である。図１０に示すように、ＧａＡｓ基板１の表
面上にはＦＥＴ２，３等から構成されるＭＭＩＣが形成
されている。ＦＥＴ２は、ＧａＡｓ基板１内に、もしく
はこの上に形成されたエピタキシャル成長層内に選択的
に拡散形成されたソース領域４及びドレイン領域５と、
このソース・ドレイン領域４，５間に形成されたゲート
電極６とで構成され、ソース領域４にはソース電極端子
７が接続され、ドレイン領域５にはドレイン電極端子８
が接続されている。さらに、ゲート電極６、ソース電極
端子７及びドレイン電極端子８の表面上は層間絶縁膜９
に被覆され、その内のソース電極端子７はコンタクトホ
ールを介してＡｌ配線層１０に接続されている。ＦＥＴ
３もＦＥＴ２と同様に形成され、また、ＧａＡｓ基板１
の表面上にはアース電極端子１１が形成され、加えて上
記ＦＥＴ２，３上には最終保護膜としてのパッシベーシ
ョン膜１２が成膜されている。そして、ＧａＡｓ基板１
の裏面側には、前記ＦＥＴ２，３の各ドレイン電極端子
８に達するＶ字型の溝２１，２２が形成されている。こ
のＶ字型の溝２１，２２の内壁にはスパイラルコイル８
６，８７が形成されている。図１０は断面図であるので
コイル８６，８７の一部分のみが見かけ上、分離して示
されているが、実際にはスパイラル状にすべて連続して
おりそれぞれコイル８６，８７を形成している。このＶ
字型溝中のスパイラルコイルは、本発明の第３の実施の
形態と同様下地にＷ膜を形成し、Ｗ膜をパターニングし
てから、Ｗ膜を下地の電極として用いてその上に２〜３
μｍ厚のＡｕを電解メッキすればよい。あるいは溝の内
壁に金属を真空蒸着後、フォトリソグラフィおよびＲＩ
Ｅにより選択的にエッチングしパターン形成してもよ
い。
【００４３】このように本発明の第５の実施の形態によ
れば、ＧａＡｓ基板１の表面にＦＥＴを形成した後、そ
のＧａＡｓ基板１の裏面にＶ字型溝２１，２２を設け、
このＶ字型溝２１，２２の表面に沿ってスパイラルコイ
ル８６，８７を構成したので、大きなインダクタンス値
のコイルをチップサイズを増大させることなく形成する
ことができる。
【００４４】図１１は本発明の第６の実施の形態に係る
ＭＭＩＣの構造を説明するための断面図で、ＧａＡｓ基
板の裏面にＭＩＭ容量５７，６２、コイル５６，６１を
形成した場合である。本発明の第２の実施例ではコイル
は基板の表面側に形成し、ＭＩＭ容量のみを基板の裏面
側に形成していたが、以下に述べる本発明の第６の実施
の形態のようにコイルもＭＩＭ容量も共に基板の裏面側
に形成することにより、さらに面積効率が改善される。
図１１に対応する等価回路は本発明の第２の実施の形態
で説明した図４に示したものと同様にＦＥＴ５４，５
９，および６４から構成されるものである。すなわち、
本発明の第６の実施の形態のＭＭＩＣは図１１に示すよ
うに、ＧａＡｓ基板１の表面上に、図４に示したＦＥＴ
５４，５９等が集積化されたものである。ＦＥＴ５４
は、ＧａＡｓ基板１内に、あるいはＧａＡｓ基板１の上
に形成されたエピタキシャル成長層内にイオン注入等を
用いてＳｉ等の不純物を選択的に拡散形成したソース領
域４及びドレイン領域５と、このソース・ドレイン領域
４，５間に形成された金属ゲート電極６とで構成された
ＭＥＳＦＥＴであり、ソース領域４にはソース電極端子
７０１が接続され、ドレイン領域５にはドレイン電極端
子８０１が接続されている。さらに、ゲート電極６、ソ
ース電極端子７０１及びドレイン電極端子８０１の表面
上には層間絶縁膜９が被覆され、その内のソース電極端
子７０１はコンタクトホールを介してＡｌ配線層１０に
接続されている。ＦＥＴ５９もＦＥＴ５４と同様に形成
されたＧａＡｓ−ＭＥＳＦＥＴであり、また、上記ＦＥ
Ｔ５４，５９上には最終保護膜としてのパッシベーショ
ン膜１２が成膜されている。なお、図４にはＦＥＴ６４
やコイル６５等も示されているが、図１１ではこれらは
図示を省略している。そして、ＧａＡｓ基板１の裏面側
には、前記ＦＥＴ５４，５９の各ソース電極端子７０
１，７０２及びドレイン電極端子８０１，８０２に達す
る先端部がＶ字型の縦溝（深さ：２０〜１５０μｍ，幅
２〜１５μｍ）７２１，７２２，７２３，７２４が形成
されている。そのうち縦溝７２２，７２３には、その壁
面に沿って内側から順次絶縁膜９１２、下側電極層５７
ａ，６２ａ、絶縁膜５７ｂ，６２ｂ及び上側電極層５７
ｃ，６２ｃが積層されてＭＩＭ容量５７，６２がそれぞ
れ形成され、この下側電極層５７ａ，６２ａがＦＥＴ５
４，５９の各ソース電極端子７０１，７０２にそれぞれ
接続されている。
【００４５】ここで、下側電極層５７ａ，６２ａは、Ｔ
ｉ／Ｍｏ／Ａｕをそれぞれ５０ｎｍ／５０ｎｍ／５００
ｎｍの厚さで積層して構成され、上側電極層５７ｃ，６
２ｃは、Ａｌを５００ｎｍ〜１．５μｍの厚さで、ある
いはＴｉ／Ｍｏ／Ａｕを５０ｎｍ／５０ｎｍ／１．５μ
ｍの厚さで積層して構成される。あるいは１５０〜２０
０ｎｍのＷ膜およびその上の電解メッキによる２〜３μ
ｍ厚のＡｕ膜からなるＷ／Ａｕ膜で上側電極層５７ｃ，
６２ｃを形成してもよい。また、絶縁膜５７ｂ，６２ｂ
はＳｉ3 Ｎ4 膜を５０〜１５０ｎｍの厚さに成長させて
形成される。上側電極層５７ｃ，６２ｃは図１１に示す
ように相互に接続されている。また、縦溝７２１，７２
４には、その壁面に沿って絶縁膜９１２が形成され、そ
の上にＡｌ，Ｔｉ／Ｍｏ／ＡｕあるいはＷ／Ａｕ膜等の
コイル５６，６１を形成する電極金属と同一の金属薄膜
がコイル５６，６１への接続部として表面のドレイン電
極端子８０１，８０２とそれぞれ接続するように形成さ
れている。そして縦溝７２１の周辺にはスパイラルコイ
ル５６が、縦溝７２４の周辺にはスパイラルコイル６１
が形成されている。スパイラルコイル５６，６２の形成
は本発明の第３の実施の形態と同様に１５０〜２００ｎ
ｍのＷ膜をフォトリソグラフィ、およびＲＩＥでパター
ニングし、その上に２〜３μｍのＡｕをメッキするのが
好ましい。図示を省略しているがスパイラルコイル６１
とスパイラルコイル５６はＧａＡｓ基板１の裏面で相互
に接続され、さらにＭＩＭ容量の上側電極層５７ｃ，６
２ｃと接続されている。
【００４６】本発明の第６の実施の形態によれば、Ｇａ
Ａｓ基板１の裏面に、ＧａＡｓ基板１を貫通してＭＭＩ
Ｃの電極端子７０１，７０２，８０１，８０２にそれぞ
れ達する複数の縦溝７２１，７２２，７２３，７２４を
設け、この電極端子に接続するように各縦溝の側壁表面
及びＧａＡｓ基板の裏面側外表面に沿ってＭＩＭ容量５
７，６２，スパイラルコイル５６，６１を構成したの
で、チップサイズを増大させることなくＧａＡｓ基板の
裏面側の面積に比例した大きな容量値のＭＩＭ容量およ
び大きなインダクタンス値のスパイラルコイルを形成す
ることができる。また本発明の第１の実施の形態と同様
にＧａＡｓ基板の裏面でＭＭＩＣのアース端子と接続す
ることも容易にでき、このようにすれば高周波の小信号
デバイスにおいて抵抗増大によって生ずるグランド電位
の浮き上がりを抑止することとができ、回路特性を向上
させることができる。さらに本発明の第４又は第５の実
施の形態のように溝の内部にコイル５６，６１を形成す
れば、さらに面積効率は向上する。
【００４７】特に以上の第１〜第６の実施の形態では主
にＧａＡｓ ＭＥＳＦＥＴを用いたＭＭＩＣについて説
明したが、随所に簡単にコメントしたように、ＭＭＩＣ
に用いる能動素子はＭＥＳＦＥＴに限られるものではな
く、ＭＩＳＦＥＴ，ＨＥＭＴでもよい。あるいはＨＢＴ
等のＧａＡｓバイポーラトランジスタやＧａＡｓ ＳＩ
Ｔでもよく、バリスティック動作可能な理想型ＳＩＴ等
を用いればテラヘルツ帯で動作するモノリシックＩＣが
実現できる。すなわちマイクロ波集積回路（ＭＩＣ）で
はなくミリ波ＩＣ，テラヘルツ帯ＩＣが実現できる。テ
ラヘルツ帯モノリシックＩＣにはトンネル注入効果を用
いたメソスコピックスケールの能動素子でもよい。また
ＧａＡｓに限らず、ＩｎＰ，ＧａＡｌＡｓ，ＩｎＧａＰ
等の他の化合物半導体あるいはこれらのヘテロ接合、ま
たはＳｉやＧｅ等の単元素半導体からなる能動素子を用
いた集積回路でもよいことはもちろんである。Ｓｉの場
合はＭＯＳＦＥＴやＭＯＳ−ＳＩＴ，あるいはＣＭＯＳ
を用いることが好ましい。本発明の第１の実施の形態等
において半絶縁性ＧａＡｓ基板を用いる場合は溝の内部
や基板裏面の絶縁膜９１２は省略可能と説明したが、基
板がＳｉの場合はＳｉＯ2 やＳｉ3 Ｎ4 等の絶縁膜９１
２を基板の表面に形成する必要があることは説明を要し
ないであろう。
【００４８】
【発明の効果】以上詳細に説明したように、本発明の第
１の特徴の構成によれば、半導体基板１の裏面あるいは
溝の内部にリアクタンス素子を形成することにより、能
動素子の形成されている主表面の面積効率を改善するこ
とができる。したがって半導体基板１のチップサイズの
増大を伴うことなく、所望の容量値を有したＭＩＭ容量
や、所望のインダクタンスを有してたコイルを実現でき
る。また、図１（ａ）に示したように半導体基板１の裏
面でコンタクトホール２５を介して、接地電位の配線層
２４ｃと半導体基板１とのオーミックコンタクトをと
り、これと半導体基板１の表面側のアース端子１１とを
接続することによりグランド電位の浮き上がりを防止
し、ギガヘルツ帯以上の高周波の増幅特性あるいは発振
特性を向上させることができる。特に図１（ａ）に示さ
れるようにグランド電位となる上側電極層２４ｃが基板
の裏面全面に広い面積で形成できるので、より雑音特性
にもすぐれ、安定な動作が可能となる。
【００４９】また本発明の第２の特徴によれば、ＧａＡ
ｓやＳｉ等の半導体基板１の裏面に、半導体基板１を貫
通してＭＭＩＣの電極端子７０１，７０２，８０１，８
０２にそれぞれ達する複数の溝７２１，７２２，７２
３，７２４を設け、この電極端子に接続するように各溝
の表面及び半導体基板の裏面に沿ってＭＩＭ容量５７，
６２，およびスパイラルコイル５６，６１をすべて構成
したので、チップサイズを増大させることなく半導体基
板の裏面側の面積に比例した大きな容量値のＭＩＭ容量
および大きなインダクタンス値のスパイラルコイルを形
成することができる。また本発明の第１の特徴と同様に
半導体基板の裏面でＭＭＩＣのアース端子と接続するこ
とも容易にでき、このようにすればＵＨＦ帯，サブミリ
波帯，あるいはミリ波帯等の高周波において抵抗増大に
よって生ずるグランド電位の浮き上がりを抑止すること
ができ、安定した小信号増幅等の回路特性を向上させる
ことができる。特に自動車電話，携帯電話等に必要な数
百メガヘルツ帯から２ギガヘルツ程度の帯域におけるコ
イルの寸法は、さらに高周波の数十ギガヘルツ帯やミリ
波帯におけるコイルよりも大きなものが必要となるた
め、本発明は特に１〜２ギガヘルツ付近の帯域における
ＭＭＩＣの小型，小面積化を可能にする。また本発明の
効果はさらに高周波のサブミリ波帯等でも同様であり、
ＩＣのチップ面積を１／２以下にすることを可能とす
る。したがって本発明の第２の特徴によれば携帯電話を
腕時計に実装するような小型化・コンパクト化への途を
拓くものである。
【００５０】さらに本発明の第３の特徴によれば、上述
した第１および第２の特徴の構成によるＭＭＩＣ等の集
積回路が極めて容易に製造できる。すなわち、本発明の
第３の特徴における第１工程は、従来周知のＦＥＴ等の
製造工程でよく、第２工程の溝の形成も微細パターン等
が要求されないので容易に、ＲＩＥ等の標準的なエッチ
ング技術によって実現できる。また、第３工程は周知の
ＣＶＤ法等の成膜技術およびフォトリソグラフィ／ＲＩ
Ｅ等の選択エッチング技術あるいは選択メッキ技術等に
よって容易に実現できる。したがって本発明の第３の特
徴に示す第１，第２，および第３の工程から成る製造方
法によるＭＭＩＣは極めて高歩留りである。よって本発
明の第３の特徴によれば、ＭＭＩＣ等のＩＣの生産性が
高くなると同時に生産原価を安価なものとすることを可
能とし、工業的価値は大きいものである。応用面から
は、小型・軽量の自動車電話や携帯電話等が安価に製造
できることとなる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態に係るＧａＡｓモノ
リシックマイクロ波集積回路（ＭＭＩＣ）の構造を示す
図である。
【図２】図１に示すＧａＡｓ ＭＭＩＣの等価回路図で
ある。
【図３】図１に示すＧａＡｓ ＭＭＩＣの構造方法を示
す図である。
【図４】本発明の第２の実施の形態に係るＧａＡｓ Ｍ
ＭＩＣを示す等価回路図である。
【図５】図４に示すリアクタンス素子の構造を示す図
で、図１４にした従来技術のリアクタンス素子と等価な
機能を有するものである。
【図６】本発明の第３の実施の形態に係るＧａＡｓ Ｍ
ＭＩＣの構造を示す図で、図（ａ）は断面図、図（ｂ）
はＧａＡｓ基板の表面側から見た平面図、図（ｃ）は裏
面側から見た平面図である。
【図７】図６に示した本発明の第３の実施の形態の等価
回路である。
【図８】図６に示した本発明の第３の実施の形態の製造
方法を説明するための図である。
【図９】本発明の第４の実施の形態に係るＧａＡｓ Ｍ
ＭＩＣの断面構造を示す図である。
【図１０】本発明の第５の実施の形態に係るＧａＡｓ
ＭＭＩＣの断面構造を示す図である。
【図１１】本発明の第６の実施の形態に係るＧａＡｓ
ＭＭＩＣの断面構造を示す図である。
【図１２】従来技術におけるＭＭＩＣに用いられるＭＩ
Ｍ容量の構造を示す図である。
【図１３】ＭＭＩＣに用いられるコイルを説明するため
の図である。
【図１４】従来技術におけるＭＭＩＣに用いられるリア
クタンス素子の一例で、図５と比較するための図であ
る。
【図１５】ＭＭＩＣの等価回路の一例である。
【図１６】図１５の等価回路を半導体基板上に集積化し
た場合の従来技術を示す図である。
【符号の説明】
１ ＧａＡｓ基板 ２，３，５４，５９，６４ ＦＥＴ ４ ソース領域 ５ ドレイン領域 ６ ゲート電極 ７，７０１，８０２ ソース電極端子 ８，８０１，８０２ ドレイン電極端子 ９ 層間絶縁膜 １０ Ａｌ配線層 １１ アース電極端子 １２ パッシベーション膜 ２１，２２，２３，７２１，７２２，７２３，７２４
溝 ２４ａ，５７ａ，６２ａ 下側電極層 ２４ｂ，５７ｂ，６２ｂ 絶縁膜 ２４ｃ，５７ｃ，６２ｃ 上側電極層 ２４Ａ，２４Ｂ，５７，６２，６８ ＭＩＭ容量 ５６，６１，８６，８７ コイル ８８ 電源供給端子 ２３１ 裏面アース電極配線 ９１２ 絶縁膜 ９２４ 電極層
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 23/12 ３０１ Ｚ 29/43 Ｈ０１Ｐ 1/00 Ｚ 11/00 Ｆ Ｈ０３Ｆ 3/60 Ｈ０１Ｌ 29/46 Ｇ

Claims (21)

    【特許請求の範囲】
  1. 【請求項１】 半導体基板と、 該半導体基板の第１の主表面に形成された能動素子と、 該半導体基板の第１の主表面とは異なる半導体基板の第
    ２の主表面から、該第１の主表面に達する溝と、 該溝の内壁側面および該第２の主表面の少なくとも一方
    の上に形成されたリアクタンス素子、 とを具備することを特徴とするマイクロ波集積回路。
  2. 【請求項２】 前記溝の形状は、前記溝の奥部の前記第
    １の主表面の近傍では、前記第１の主表面と所定の角θ
    をなす側面を有したＶ形形状であり、前記溝の開口部付
    近の前記第２の主表面の近傍ではほぼ垂直側壁を有して
    おり、該所定の角θは９０°よりも小さいことを特徴と
    する請求項１記載のマイクロ波集積回路。
  3. 【請求項３】 前記所定の角θは３０°であることを特
    徴とする請求項２記載のマイクロ波集積回路。
  4. 【請求項４】 前記溝の内壁側面に少なくとも形成され
    た第１の電極層と、該第１の電極層に沿って形成された
    絶縁膜と、該絶縁膜を介して前記第１の電極層に対向し
    て形成された第２の電極層とから成るＭＩＭ容量を前記
    リアクタンス素子とすることを特徴とする請求項１記載
    のマイクロ波集積回路。
  5. 【請求項５】 前記能動素子は第１および第２の主電極
    端子と制御電極端子とを有するトランジスタであり、 前記溝は該第１の主電極端子の下方に、該第１の主電極
    端子と接するように形成され、 前記第１の電極層が該第１の主電極端子と接続されてい
    ることを特徴とする請求項４記載のマイクロ波集積回
    路。
  6. 【請求項６】 前記第２の主表面上の、前記溝部近傍に
    スパイラル形状のコイルが前記リアクタンス素子として
    形成され、前記能動素子とは前記溝部内壁に形成された
    金属層を介して接続されていることを特徴とする請求項
    １記載のマイクロ波集積回路。
  7. 【請求項７】 前記溝部の内部に前記リアクタンス素子
    としてコイルが形成されていることを特徴とする請求項
    １記載のマイクロ波集積回路。
  8. 【請求項８】 前記能動素子は第１および第２の主電極
    端子と制御電極端子を有するトランジスタであり、 前記溝は該第１の主電極端子の下方に、該第１の主電極
    端子と接するように形成され、 前記コイルが前記第１の主電極端子と接続されているこ
    とを特徴とする請求項６記載のマイクロ波集積回路。
  9. 【請求項９】 前記リアクタンス素子は前記第２の主表
    面上で、前記第２の主表面に形成された電源供給電極端
    子に接続されていることを特徴とする請求項１記載のマ
    イクロ波集積回路。
  10. 【請求項１０】 前記第１の主表面上に、さらにアース
    端子が形成され、該アース端子の下方に、前記第２の主
    表面から前記第１の主表面に達するアース溝がさらに形
    成され、該アース溝の内壁表面に配線層が形成され、該
    配線層は前記第２の主表面上に形成された接地電位配線
    層と該アース端子とを電気的に接続することを特徴とす
    る請求項１記載のマイクロ波集積回路。
  11. 【請求項１１】 前記配線層は前記第２の主表面上にま
    で延長形成され、前記第２の主表面上に形成されたコン
    タクトホールを介して、前記配線層が前記半導体基板と
    オーミックコンタクトをすることを特徴とする請求項１
    ０記載のマイクロ波集積回路。
  12. 【請求項１２】 前記能動素子は第１および第２の主電
    極端子と制御電極端子とを有するトランジスタであり、 前記第１の主電極端子の下方に前記第２の主表面から前
    記第１の主表面に達する第１の溝が形成され、 前記第２の主電極端子の下方に前記第２の主表面から前
    記第１の主表面に達する第２の溝が形成され、前記第１
    の溝の内部にＭＩＭ容量が形成され、 前記第１の主電極端子と該ＭＩＭ容量とが接続され、 前記第２の溝の内壁側面上および前記第２の溝の周辺の
    前記第２の主表面上の少なく共一方にコイルが形成さ
    れ、 前記第２の主電極端子と該コイルとが接続されているこ
    とを特徴とする請求項１記載のマイクロ波集積回路。
  13. 【請求項１３】 半導体基板と、 該半導体基板の第１の主表面に形成された第１および第
    ２の主電極領域、該第１および第２の主電極領域にそれ
    ぞれ接続された第１および第２主電極端子、該第１およ
    び第２の主電極領域の間に形成された第１の制御電極端
    子から成る第１のトランジスタと、 該半導体基板の第１の主表面に形成された第３および第
    ４の主電極領域、該第３および第４の主電極領域にそれ
    ぞれ接続された第３および第４の主電極端子、該第３お
    よび第４の主電極領域の間に形成された第２の制御電極
    端子から成る第２のトランジスタと、 該第１および第３の主電極端子間を相互に接続する第１
    の金属配線層と、 該半導体基板の第１の主表面とは異なる第２の主表面か
    ら該第１の主電極層に達する第１の溝と、 該半導体基板の第１の主表面とは異なる第２の主表面か
    ら該第２の主電極層に達する第２の溝と、 該半導体基板の第１の主表面とは異なる第２の主表面か
    ら該第３の主電極層に達する第３の溝と、 該半導体基板の第１の主表面とは異なる第２の主表面か
    ら該第４の主電極層に達する第４の溝と、 該第１および第３の溝の内部にそれぞれ形成された第１
    および第２のＭＩＭ容量と、 該第２および第４の溝の周辺近傍の該第２の主表面上に
    それぞれ形成された第１および第２のコイルと、 該第２の溝の内部に形成され、該第２の主電極層と該第
    １のコイルとを相互に接続する第２の金属配線層と、 該第４の溝の内部に形成され、該第４の主電極層と該第
    ２のコイルとを相互に接続する第３の金属配線層、とを
    具備することを特徴とするマイクロ波集積回路。
  14. 【請求項１４】 前記第１，第２，第３および第４の溝
    は、前記第１の主表面の近傍では、前記第１の主表面と
    所定の角θをなす側面を有したＶ形形状であり、前記第
    ２の主表面の近傍ではほぼ垂直側壁を有した形状であ
    り、該所定の角θは９０°よりも小さいことを特徴とす
    る請求項１３記載のマイクロ波集積回路。
  15. 【請求項１５】 前記第１のＭＩＭ容量は前記第１の溝
    の内壁側面に少なくとも形成された第１の下部電極層
    と、該第１の下部電極層に沿って形成された第１の絶縁
    膜と、該第１の絶縁膜を介して前記第１の下部電極層に
    対向して形成された第１の上部電極層とから成り、 前記第２のＭＩＭ容量は前記第３の溝の内壁側面に少な
    くとも形成された第２の下部電極層と、該第２の下部電
    極層に沿って形成された第２の絶縁膜と、該第２の絶縁
    膜を介して前記第２の下部電極層に対向して形成された
    第２の上部電極層とから成ることを特徴とする請求項１
    ３記載のマイクロ波集積回路。
  16. 【請求項１６】 前記半導体基板は半絶縁性ＧａＡｓ基
    板であり、 前記第１，第２，第３および第４の主電極領域は該半絶
    縁性ＧａＡｓ基板中もしくは、該半絶縁性ＧａＡｓ基板
    の上部に形成されたエピタキシャル成長層中に形成され
    た高不純物密度領域であり、 前記第１の制御電極端子は前記第１および第２の主電極
    領域間に形成された第１のチャンネル領域の上部に形成
    された第１の金属ゲート電極端子であり、 前記第２の制御電極端子は前記第３および第４の主電極
    領域間に形成された第２のチャンネル領域の上部に形成
    された第２の金属ゲート電極端子であることを特徴とす
    る請求項１３記載のマイクロ波集積回路。
  17. 【請求項１７】 半導体基板の第１の主表面に能動素子
    を含む集積回路を形成する第１工程と、 半導体基板の第２の主表面から第１の主表面にまで達す
    る溝を形成する第２工程と、 該溝部の内部および、該第２の主表面上の少なく共一方
    にリアクタンス素子を形成する第３工程、とから少なく
    ともマイクロ波集積回路の製造方法。
  18. 【請求項１８】 前記第２工程は所定の深さまでは異方
    性エッチングで前記第２の主表面とほぼ垂直となる側壁
    をなすようにエッチングし、該所定の深さよりも深い前
    記第１の主表面の近傍では、前記第１の主表面と９０°
    より小さな所定の角θをなす側壁を有する溝部となるよ
    うなエッチングを行うことを特徴とする請求項１７記載
    のマイクロ波集積回路製造方法。
  19. 【請求項１９】 前記所定の角θをなすエッチングは酒
    石酸系ウェットエッチングであることを特徴とする請求
    項１８記載のマイクロ波集積回路の製造方法。
  20. 【請求項２０】 前記第３工程は、 前記溝部内壁に第１の電極層を形成する第１ステップ
    と、 該第１の電極層に沿って絶縁膜を形成する第２ステップ
    と、 該絶縁膜を介して該第１の電極層に対向して第２の電極
    層を形成する第３ステップ、とから成ることを特徴とす
    る請求項１７記載のマイクロ波集積回路の製造方法。
  21. 【請求項２１】 前記第２工程は、前記第１工程で形成
    した集積回路中の前記第１の主表面に形成されたアース
    端子の下方で、前記第２の主表面から該アース端子に達
    するアース溝を形成する工程を含み、 さらに前記第３工程の後に、前記半導体基板と前記第２
    の主表面上でオーミックコンタクトを形成する接地電位
    配線層を形成する第４工程を有し、 該アース溝を介して該アース端子と該接地電位配線層と
    を接続することを特徴とする請求項１７記載のマイクロ
    波集積回路の製造方法。
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Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002299462A (ja) * 2001-01-26 2002-10-11 Nokia Mobile Phones Ltd 半導体装置
JP2003142592A (ja) * 2001-06-15 2003-05-16 Samsung Electronics Co Ltd 送受信用受動素子、その集積モジュール及びその製造方法
JP2008117814A (ja) * 2006-10-31 2008-05-22 Advantest Corp インダクタ素子およびその製造方法
JP2009500847A (ja) * 2005-07-08 2009-01-08 レイセオン カンパニー 背面多層信号ルーティングを有するｍｍｉｃ
JP2009043777A (ja) * 2007-08-06 2009-02-26 Shinko Electric Ind Co Ltd インダクタ素子及びその製造方法
JP2010519747A (ja) * 2007-02-20 2010-06-03 フラウンホーファー・ゲゼルシャフト・ツール・フェルデルング・デア・アンゲヴァンテン・フォルシュング・エー・ファウ トレンチコンデンサを備えた半導体装置とその製造方法
JP2015019105A (ja) * 2009-10-08 2015-01-29 クアルコム，インコーポレイテッド ３次元インダクタ及び変圧器
US9761545B2 (en) 2015-07-03 2017-09-12 Fuji Electric Co., Ltd. Isolator and method of manufacturing isolator
JP2019537268A (ja) * 2016-11-24 2019-12-19 ムラタ インテグレイテッド パッシブ ソリューションズ 広帯域バイアスに適した集積化電子構成要素
WO2020179452A1 (ja) * 2019-03-01 2020-09-10 ソニーセミコンダクタソリューションズ株式会社 容量素子、半導体素子基板及び電子機器

Families Citing this family (60)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5825092A (en) * 1996-05-20 1998-10-20 Harris Corporation Integrated circuit with an air bridge having a lid
JPH09321175A (ja) * 1996-05-30 1997-12-12 Oki Electric Ind Co Ltd マイクロ波回路及びチップ
JP3347145B2 (ja) * 1996-09-26 2002-11-20 サムソン・エレクトロニクス・カンパニー・リミテッド マイクロ波ハイブリッド集積回路
JP3724110B2 (ja) 1997-04-24 2005-12-07 三菱電機株式会社 半導体装置の製造方法
US6294455B1 (en) 1997-08-20 2001-09-25 Micron Technology, Inc. Conductive lines, coaxial lines, integrated circuitry, and methods of forming conductive lines, coaxial lines, and integrated circuitry
US6187677B1 (en) 1997-08-22 2001-02-13 Micron Technology, Inc. Integrated circuitry and methods of forming integrated circuitry
US6143616A (en) 1997-08-22 2000-11-07 Micron Technology, Inc. Methods of forming coaxial integrated circuitry interconnect lines
US5945734A (en) * 1997-09-19 1999-08-31 Samsung Electronics Co., Ltd. Wire-bond free input/output interface for GaAs ICs with means of determining known good die
JP3876953B2 (ja) * 1998-03-27 2007-02-07 セイコーエプソン株式会社 半導体装置及びその製造方法、回路基板並びに電子機器
US6081006A (en) * 1998-08-13 2000-06-27 Cisco Systems, Inc. Reduced size field effect transistor
US6300148B1 (en) * 1998-10-05 2001-10-09 Advanced Micro Devices Semiconductor structure with a backside protective layer and backside probes and a method for constructing the structure
US6642559B1 (en) * 1999-04-14 2003-11-04 The Whitaker Corporation Structure and process for improving high frequency isolation in semiconductor substrates
KR100331226B1 (ko) * 2000-02-23 2002-04-26 이상헌 다공성 산화 실리콘 기둥을 이용하여 형성한 초고주파용 소자
JP3462166B2 (ja) * 2000-09-08 2003-11-05 富士通カンタムデバイス株式会社 化合物半導体装置
US6714113B1 (en) 2000-11-14 2004-03-30 International Business Machines Corporation Inductor for integrated circuits
EP2088627B1 (en) * 2001-05-25 2012-07-04 Mitsubishi Denki Kabushiki Kaisha Power semiconductor device
TW546819B (en) * 2001-05-30 2003-08-11 Sharp Kk Semiconductor device, manufacturing method thereof, and monolithic microwave integrated circuit
DE10127950B4 (de) * 2001-06-08 2007-04-12 Infineon Technologies Ag Verfahren zur Herstellung eines Halbleiterbauelements und Halbleiterbauelement
US20030178655A1 (en) * 2002-03-21 2003-09-25 Tyco Electronics Logistics Ag Dual sided power amplifier
JP2004056031A (ja) * 2002-07-24 2004-02-19 Mitsubishi Electric Corp 半導体装置
US6825559B2 (en) * 2003-01-02 2004-11-30 Cree, Inc. Group III nitride based flip-chip intergrated circuit and method for fabricating
JP2004327619A (ja) * 2003-04-23 2004-11-18 Toshiba Corp 半導体集積回路装置及びその製造方法
JP4216634B2 (ja) * 2003-04-23 2009-01-28 株式会社日立製作所 半導体装置
US7390518B2 (en) * 2003-07-11 2008-06-24 Cadbury Adams Usa, Llc Stain removing chewing gum composition
US6838332B1 (en) * 2003-08-15 2005-01-04 Freescale Semiconductor, Inc. Method for forming a semiconductor device having electrical contact from opposite sides
US7146596B2 (en) * 2003-08-29 2006-12-05 International Business Machines Corporation Integrated circuit chip having a ringed wiring layer interposed between a contact layer and a wiring grid
US7091124B2 (en) * 2003-11-13 2006-08-15 Micron Technology, Inc. Methods for forming vias in microelectronic devices, and methods for packaging microelectronic devices
US8084866B2 (en) 2003-12-10 2011-12-27 Micron Technology, Inc. Microelectronic devices and methods for filling vias in microelectronic devices
US20050247894A1 (en) 2004-05-05 2005-11-10 Watkins Charles M Systems and methods for forming apertures in microfeature workpieces
DE102004022176B4 (de) * 2004-05-05 2009-07-23 Atmel Germany Gmbh Verfahren zur Herstellung von passiven Bauelementen auf einem Substrat
US7232754B2 (en) * 2004-06-29 2007-06-19 Micron Technology, Inc. Microelectronic devices and methods for forming interconnects in microelectronic devices
US7425499B2 (en) * 2004-08-24 2008-09-16 Micron Technology, Inc. Methods for forming interconnects in vias and microelectronic workpieces including such interconnects
US7083425B2 (en) * 2004-08-27 2006-08-01 Micron Technology, Inc. Slanted vias for electrical circuits on circuit boards and other substrates
US7300857B2 (en) * 2004-09-02 2007-11-27 Micron Technology, Inc. Through-wafer interconnects for photoimager and memory wafers
US7271482B2 (en) 2004-12-30 2007-09-18 Micron Technology, Inc. Methods for forming interconnects in microelectronic workpieces and microelectronic workpieces formed using such methods
US7795134B2 (en) 2005-06-28 2010-09-14 Micron Technology, Inc. Conductive interconnect structures and formation methods using supercritical fluids
US7863187B2 (en) 2005-09-01 2011-01-04 Micron Technology, Inc. Microfeature workpieces and methods for forming interconnects in microfeature workpieces
US7262134B2 (en) * 2005-09-01 2007-08-28 Micron Technology, Inc. Microfeature workpieces and methods for forming interconnects in microfeature workpieces
US7622377B2 (en) 2005-09-01 2009-11-24 Micron Technology, Inc. Microfeature workpiece substrates having through-substrate vias, and associated methods of formation
US20070045120A1 (en) * 2005-09-01 2007-03-01 Micron Technology, Inc. Methods and apparatus for filling features in microfeature workpieces
JP2007184553A (ja) * 2005-12-06 2007-07-19 Sanyo Electric Co Ltd 半導体装置及びその製造方法
US7749899B2 (en) * 2006-06-01 2010-07-06 Micron Technology, Inc. Microelectronic workpieces and methods and systems for forming interconnects in microelectronic workpieces
US7629249B2 (en) 2006-08-28 2009-12-08 Micron Technology, Inc. Microfeature workpieces having conductive interconnect structures formed by chemically reactive processes, and associated systems and methods
US7902643B2 (en) 2006-08-31 2011-03-08 Micron Technology, Inc. Microfeature workpieces having interconnects and conductive backplanes, and associated systems and methods
WO2008048925A2 (en) * 2006-10-17 2008-04-24 Cufer Asset Ltd. L.L.C. Wafer via formation
SG150410A1 (en) 2007-08-31 2009-03-30 Micron Technology Inc Partitioned through-layer via and associated systems and methods
US7884015B2 (en) 2007-12-06 2011-02-08 Micron Technology, Inc. Methods for forming interconnects in microelectronic workpieces and microelectronic workpieces formed using such methods
JP5392888B2 (ja) * 2008-07-08 2014-01-22 独立行政法人理化学研究所 近接場テラヘルツ光検出器
US8043965B2 (en) * 2009-02-11 2011-10-25 Northrop Grumann Systems Corporation Method of forming a through substrate via in a compound semiconductor
FR2960702A1 (fr) * 2009-11-09 2011-12-02 St Microelectronics Sa Dispositif electronique semi-conducteur comprenant au moins une inductance
US8558345B2 (en) * 2009-11-09 2013-10-15 International Business Machines Corporation Integrated decoupling capacitor employing conductive through-substrate vias
US8816476B2 (en) * 2011-04-27 2014-08-26 Alpha & Omega Semiconductor Corporation Through silicon via processing techniques for lateral double-diffused MOSFETS
US9786581B2 (en) * 2014-03-10 2017-10-10 Intel Corporation Through-silicon via (TSV)-based devices and associated techniques and configurations
US10075132B2 (en) 2015-03-24 2018-09-11 Nxp Usa, Inc. RF amplifier with conductor-less region underlying filter circuit inductor, and methods of manufacture thereof
US9871107B2 (en) * 2015-05-22 2018-01-16 Nxp Usa, Inc. Device with a conductive feature formed over a cavity and method therefor
US9787254B2 (en) 2015-09-23 2017-10-10 Nxp Usa, Inc. Encapsulated semiconductor device package with heatsink opening, and methods of manufacture thereof
WO2019143733A1 (en) 2018-01-16 2019-07-25 Ipower Semiconductor Self-aligned and robust igbt devices
CN111602250B (zh) * 2018-02-07 2023-08-11 艾鲍尔半导体 具有用于场截止和反向传导的三维背侧结构的igbt器件
JP2021114532A (ja) * 2020-01-17 2021-08-05 株式会社村田製作所 半導体装置
US11963911B2 (en) 2020-02-13 2024-04-23 Bone Foam, Inc. Anterior cervical positioning system

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5351163A (en) * 1992-12-30 1994-09-27 Westinghouse Electric Corporation High Q monolithic MIM capacitor

Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002299462A (ja) * 2001-01-26 2002-10-11 Nokia Mobile Phones Ltd 半導体装置
JP2003142592A (ja) * 2001-06-15 2003-05-16 Samsung Electronics Co Ltd 送受信用受動素子、その集積モジュール及びその製造方法
JP2009500847A (ja) * 2005-07-08 2009-01-08 レイセオン カンパニー 背面多層信号ルーティングを有するｍｍｉｃ
JP2008117814A (ja) * 2006-10-31 2008-05-22 Advantest Corp インダクタ素子およびその製造方法
JP2010519747A (ja) * 2007-02-20 2010-06-03 フラウンホーファー・ゲゼルシャフト・ツール・フェルデルング・デア・アンゲヴァンテン・フォルシュング・エー・ファウ トレンチコンデンサを備えた半導体装置とその製造方法
JP2009043777A (ja) * 2007-08-06 2009-02-26 Shinko Electric Ind Co Ltd インダクタ素子及びその製造方法
JP2015019105A (ja) * 2009-10-08 2015-01-29 クアルコム，インコーポレイテッド ３次元インダクタ及び変圧器
US9761545B2 (en) 2015-07-03 2017-09-12 Fuji Electric Co., Ltd. Isolator and method of manufacturing isolator
JP2019537268A (ja) * 2016-11-24 2019-12-19 ムラタ インテグレイテッド パッシブ ソリューションズ 広帯域バイアスに適した集積化電子構成要素
WO2020179452A1 (ja) * 2019-03-01 2020-09-10 ソニーセミコンダクタソリューションズ株式会社 容量素子、半導体素子基板及び電子機器

Also Published As

Publication number Publication date
MY113850A (en) 2002-06-29
US5614743A (en) 1997-03-25

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