JPH0927732A - プログラマブルキャパシタアレイ - Google Patents
プログラマブルキャパシタアレイInfo
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- JPH0927732A JPH0927732A JP17621395A JP17621395A JPH0927732A JP H0927732 A JPH0927732 A JP H0927732A JP 17621395 A JP17621395 A JP 17621395A JP 17621395 A JP17621395 A JP 17621395A JP H0927732 A JPH0927732 A JP H0927732A
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Abstract
(57)【要約】
【課題】キャパシタの比精度を確保すると共に設定分解
能を向上させ、且つキャパシタの総容量値の増加を抑え
るため、単位キャパシタよりも小さい容量値を有するキ
ャパシタと該キャパシタ選択用のスイッチを有すること
を特徴とする。 【解決手段】プログラマブルキャパシタアレイ３０は、
端子３１、３２間に並列接続されたスイッチＳＷ２０、
ＳＷ２１、ＳＷ２２、ＳＷ２３と、これらスイッチＳＷ
２０〜ＳＷ２３に直列に接続された４つのキャパシタＣ
ｓ、Ｃ２１、Ｃ２２、Ｃ２３により構成される。上記キ
ャパシタＣ２１〜Ｃ２３は、単位キャパシタＣｕを用い
て構成されたもので、キャパシタＣ２１＝Ｃｕ、Ｃ２２
＝２Ｃｕ、Ｃ２３＝４Ｃｕのように２進化重み付けされ
ている。上記キャパシタＣｓは、単位キャパシタＣｕよ
りも小さな容量値を有する。上記キャパシタＣｓ及びＣ
２１〜Ｃ２３は、上記スイッチＳＷ２０〜ＳＷ２３によ
り選択切換えがなされる。
能を向上させ、且つキャパシタの総容量値の増加を抑え
るため、単位キャパシタよりも小さい容量値を有するキ
ャパシタと該キャパシタ選択用のスイッチを有すること
を特徴とする。 【解決手段】プログラマブルキャパシタアレイ３０は、
端子３１、３２間に並列接続されたスイッチＳＷ２０、
ＳＷ２１、ＳＷ２２、ＳＷ２３と、これらスイッチＳＷ
２０〜ＳＷ２３に直列に接続された４つのキャパシタＣ
ｓ、Ｃ２１、Ｃ２２、Ｃ２３により構成される。上記キ
ャパシタＣ２１〜Ｃ２３は、単位キャパシタＣｕを用い
て構成されたもので、キャパシタＣ２１＝Ｃｕ、Ｃ２２
＝２Ｃｕ、Ｃ２３＝４Ｃｕのように２進化重み付けされ
ている。上記キャパシタＣｓは、単位キャパシタＣｕよ
りも小さな容量値を有する。上記キャパシタＣｓ及びＣ
２１〜Ｃ２３は、上記スイッチＳＷ２０〜ＳＷ２３によ
り選択切換えがなされる。
Description
【０００１】
【発明の属する技術分野】本発明は、スイッチトキャパ
シタフィルタ等のスイッチトキャパシタ回路に用いられ
るプログラマブルキャパシタアレイに関するものであ
る。
シタフィルタ等のスイッチトキャパシタ回路に用いられ
るプログラマブルキャパシタアレイに関するものであ
る。
【０００２】
【従来の技術】一般に、スイッチトキャパシタフィルタ
等のスイッチトキャパシタ回路には、その回路特性をキ
ャパシタの容量比で決定できるという特性を利用して、
複数個のキャパシタを並列接続し、その中の任意のキャ
パシタを選択して容量値を可変するというプログラマブ
ルキャパシタアレイを用いたプログラマブルスイッチト
キャパシタ回路がある。
等のスイッチトキャパシタ回路には、その回路特性をキ
ャパシタの容量比で決定できるという特性を利用して、
複数個のキャパシタを並列接続し、その中の任意のキャ
パシタを選択して容量値を可変するというプログラマブ
ルキャパシタアレイを用いたプログラマブルスイッチト
キャパシタ回路がある。
【０００３】図６は、２進化重み付けした容量値を有す
る３ビット構成の従来のプログラマブルキャパシタアレ
イの構成を示した図である。図６に示されるように、こ
のプログラマブルキャパシタアレイ１０は、端子１１、
１２間に、並列接続されたスイッチＳＷ１、ＳＷ２、Ｓ
Ｗ３と、これらスイッチＳＷ１〜ＳＷ３に直列に接続さ
れた３つのキャパシタＣ１、Ｃ２、Ｃ３とで構成されて
いる。上記３つのキャパシタは、それぞれＣ１＝２0 Ｃ
ｕ＝Ｃｕ、Ｃ２＝２1 Ｃｕ＝２Ｃｕ、そしてＣ３＝２2
Ｃｕ＝４Ｃｕというように２進化重み付けされている。
また、上記スイッチＳＷ１〜ＳＷ３は、上記キャパシタ
Ｃ１〜Ｃ３を選択切換えするためのものである。
る３ビット構成の従来のプログラマブルキャパシタアレ
イの構成を示した図である。図６に示されるように、こ
のプログラマブルキャパシタアレイ１０は、端子１１、
１２間に、並列接続されたスイッチＳＷ１、ＳＷ２、Ｓ
Ｗ３と、これらスイッチＳＷ１〜ＳＷ３に直列に接続さ
れた３つのキャパシタＣ１、Ｃ２、Ｃ３とで構成されて
いる。上記３つのキャパシタは、それぞれＣ１＝２0 Ｃ
ｕ＝Ｃｕ、Ｃ２＝２1 Ｃｕ＝２Ｃｕ、そしてＣ３＝２2
Ｃｕ＝４Ｃｕというように２進化重み付けされている。
また、上記スイッチＳＷ１〜ＳＷ３は、上記キャパシタ
Ｃ１〜Ｃ３を選択切換えするためのものである。
【０００４】ここで、キャパシタＣｕは図７（ａ）及び
（ｂ）に示されるような、一定の形状と容量値を有する
単位キャパシタである。キャパシタの比精度を確保する
ために、スイッチトキャパシタ回路に於いては、通常、
このような単位キャパシタを用いて各キャパシタを構成
している。この単位キャパシタは、ＬＳＩプロセスに於
いて、２層ポリシリコン構造やＭＯＳ構造等のデバイス
によって実現される。
（ｂ）に示されるような、一定の形状と容量値を有する
単位キャパシタである。キャパシタの比精度を確保する
ために、スイッチトキャパシタ回路に於いては、通常、
このような単位キャパシタを用いて各キャパシタを構成
している。この単位キャパシタは、ＬＳＩプロセスに於
いて、２層ポリシリコン構造やＭＯＳ構造等のデバイス
によって実現される。
【０００５】図７（ａ）は単位キャパシタＣｕの平面
図、同図（ｂ）は側面図である。同図に於いて、単位キ
ャパシタは、上部電極１３と、下部電極１４により構成
されており、両電極の間にはシリコン酸化膜等の誘電体
１５が挿入されている。また、図中、Ｗ、Ｌは、それぞ
れ上部電極１３の幅と長さを表し、ｔ0xはシリコン酸化
膜１５の厚さを表している。
図、同図（ｂ）は側面図である。同図に於いて、単位キ
ャパシタは、上部電極１３と、下部電極１４により構成
されており、両電極の間にはシリコン酸化膜等の誘電体
１５が挿入されている。また、図中、Ｗ、Ｌは、それぞ
れ上部電極１３の幅と長さを表し、ｔ0xはシリコン酸化
膜１５の厚さを表している。
【０００６】図８は、図６のプログラマブルキャパシタ
アレイ１０がゲインコントロール回路に適用された回路
構成例を示した図である。プログラマブルキャパシタア
レイ１０の端子１１には、入力信号サンプル用スイッチ
ＳＷ１１及びＳＷ１２を介して、入力信号端子１６及び
基準電圧入力端子１７に接続されている。また、上記端
子１２と出力端子１８間には、安定化スイッチＳＷ１３
と、帰還キャパシタＣｆと、図示極性の演算増幅器１９
が接続されている。尚、この演算増幅器１９の非反転入
力端子は、基準電圧入力端子１７に接続されている。
アレイ１０がゲインコントロール回路に適用された回路
構成例を示した図である。プログラマブルキャパシタア
レイ１０の端子１１には、入力信号サンプル用スイッチ
ＳＷ１１及びＳＷ１２を介して、入力信号端子１６及び
基準電圧入力端子１７に接続されている。また、上記端
子１２と出力端子１８間には、安定化スイッチＳＷ１３
と、帰還キャパシタＣｆと、図示極性の演算増幅器１９
が接続されている。尚、この演算増幅器１９の非反転入
力端子は、基準電圧入力端子１７に接続されている。
【０００７】図９は、図８の回路構成のキャパシタの配
置例のイメージを示した図である。このような構成の回
路に於いて、ゲインは、プログラマブルキャパシタアレ
イ中の選択されたキャパシタの総容量値Ｃall と、帰還
キャパシタＣｆの容量値の比、Ｃall ／Ｃf で決定され
る。帰還キャパシタＣｆを単位キャパシタＣｕの１つで
構成したとすると、ゲイン設定範囲は、 ゲイン＝Ｃall ／Ｃf ＝Ｃ1 ／Ｃf 〜（Ｃ1 ＋Ｃ2 ＋Ｃ3 ）／Ｃf ＝１〜７ となり、そのときの設定分解能は１である。尚、Ｃ1 ＋
Ｃ2 ＋Ｃ3 は、それぞれキャパシタＣ１、Ｃ２、Ｃ３の
容量値である。
置例のイメージを示した図である。このような構成の回
路に於いて、ゲインは、プログラマブルキャパシタアレ
イ中の選択されたキャパシタの総容量値Ｃall と、帰還
キャパシタＣｆの容量値の比、Ｃall ／Ｃf で決定され
る。帰還キャパシタＣｆを単位キャパシタＣｕの１つで
構成したとすると、ゲイン設定範囲は、 ゲイン＝Ｃall ／Ｃf ＝Ｃ1 ／Ｃf 〜（Ｃ1 ＋Ｃ2 ＋Ｃ3 ）／Ｃf ＝１〜７ となり、そのときの設定分解能は１である。尚、Ｃ1 ＋
Ｃ2 ＋Ｃ3 は、それぞれキャパシタＣ１、Ｃ２、Ｃ３の
容量値である。
【０００８】ここで、設定分解能０．５という要求が生
じた場合、従来の技術では、図１０に示されるように、
帰還キャパシタをＣｆ＝２Ｃｕとし、プログラマブルキ
ャパシタアレイ２０はＣ４＝２3 Ｃｕ＝８Ｃｕを追加し
て４ビットの構成にする方法が考えられる。図１１は、
この場合のキャパシタの配置例のイメージを示した図で
ある。
じた場合、従来の技術では、図１０に示されるように、
帰還キャパシタをＣｆ＝２Ｃｕとし、プログラマブルキ
ャパシタアレイ２０はＣ４＝２3 Ｃｕ＝８Ｃｕを追加し
て４ビットの構成にする方法が考えられる。図１１は、
この場合のキャパシタの配置例のイメージを示した図で
ある。
【０００９】
【発明が解決しようとする課題】ところが、図１０に示
される構成の回路による方法では、回路を構成するキャ
パシタの総容量値が８Ｃｕ（図８、図９参照）から１７
Ｃｕ（図１０、図１１参照）へ増加し、２倍以上となっ
てしまうことによるコスト増が課題となる。
される構成の回路による方法では、回路を構成するキャ
パシタの総容量値が８Ｃｕ（図８、図９参照）から１７
Ｃｕ（図１０、図１１参照）へ増加し、２倍以上となっ
てしまうことによるコスト増が課題となる。
【００１０】このような課題を回避するために、図１０
の回路構成に於いて、単位キャパシタＣｕの面積及び容
量値を１／２にして、回路を構成するキャパシタの総容
量値の増加を防ぐという方法が考えられる。しかしなが
ら、単位キャパシタを１／２にすると、これによってキ
ャパシタの比精度が悪化するという課題を有している。
そして、キャパシタの比精度が悪化すると、ゲインコン
トロール回路では、ゲイン精度が得られなくなるという
課題を有している。
の回路構成に於いて、単位キャパシタＣｕの面積及び容
量値を１／２にして、回路を構成するキャパシタの総容
量値の増加を防ぐという方法が考えられる。しかしなが
ら、単位キャパシタを１／２にすると、これによってキ
ャパシタの比精度が悪化するという課題を有している。
そして、キャパシタの比精度が悪化すると、ゲインコン
トロール回路では、ゲイン精度が得られなくなるという
課題を有している。
【００１１】本発明は上記課題に鑑みてなされたもので
あり、キャパシタの比精度を確保すると共に設定分解能
を向上させ、且つ回路を構成するキャパシタの総容量値
の増加を最小限にとどめたプログラマキャパシタアレイ
を提供することを目的とする。
あり、キャパシタの比精度を確保すると共に設定分解能
を向上させ、且つ回路を構成するキャパシタの総容量値
の増加を最小限にとどめたプログラマキャパシタアレイ
を提供することを目的とする。
【００１２】
【課題を解決するための手段】すなわちこの発明は、単
位キャパシタを用いるもので、２進化重み付けされた容
量値を有する少なくとも２つの第１の容量手段と、上記
少なくとも２つの第１の容量手段の各々に直列接続され
た少なくとも２つの第１の選択手段とを備えるプログラ
マブルキャパシタアレイに於いて、上記第１の容量手段
と並列に接続されて上記単位キャパシタよりも容量単位
の小さい第２の容量手段と、この第２の容量手段に直列
接続されて該第２の容量手段を選択するための第２の選
択手段とを具備することを特徴とする。
位キャパシタを用いるもので、２進化重み付けされた容
量値を有する少なくとも２つの第１の容量手段と、上記
少なくとも２つの第１の容量手段の各々に直列接続され
た少なくとも２つの第１の選択手段とを備えるプログラ
マブルキャパシタアレイに於いて、上記第１の容量手段
と並列に接続されて上記単位キャパシタよりも容量単位
の小さい第２の容量手段と、この第２の容量手段に直列
接続されて該第２の容量手段を選択するための第２の選
択手段とを具備することを特徴とする。
【００１３】この発明によるプログラマキャパシタアレ
イは、単位キャパシタを用いるもので、２進化重み付け
された容量値を有する少なくとも２つの第１の容量手段
と、上記単位キャパシタよりも容量単位の小さい第２の
容量手段が、並列に接続されている。また、上記少なく
とも２つの第１の容量手段の各々と、上記第２の容量手
段に、それぞれ第１の選択手段及び第２の選択手段が直
列接続されている。これらの第１及び第２の選択手段に
よって、上記第１の容量手段及び第２の容量手段が選択
される。これにより、キャパシタの設定分解能を向上さ
せることができる。
イは、単位キャパシタを用いるもので、２進化重み付け
された容量値を有する少なくとも２つの第１の容量手段
と、上記単位キャパシタよりも容量単位の小さい第２の
容量手段が、並列に接続されている。また、上記少なく
とも２つの第１の容量手段の各々と、上記第２の容量手
段に、それぞれ第１の選択手段及び第２の選択手段が直
列接続されている。これらの第１及び第２の選択手段に
よって、上記第１の容量手段及び第２の容量手段が選択
される。これにより、キャパシタの設定分解能を向上さ
せることができる。
【００１４】
【発明の実施の形態】以下、図面を参照してこの発明の
実施の形態を説明する。図１は、本発明による２進化重
み付けした容量値を有する４ビット構成のプログラマブ
ルキャパシタアレイの回路構成図である。
実施の形態を説明する。図１は、本発明による２進化重
み付けした容量値を有する４ビット構成のプログラマブ
ルキャパシタアレイの回路構成図である。
【００１５】図１に於いて、本発明のプログラマブルキ
ャパシタアレイ３０は、端子３１、３２間に、スイッチ
ＳＷ２０、ＳＷ２１、ＳＷ２２、ＳＷ２３と、これらス
イッチＳＷ２０〜ＳＷ２３に直列に接続された４つのキ
ャパシタＣｓ、Ｃ２１、Ｃ２２、Ｃ２３が、並列に接続
されて構成されている。上記キャパシタＣ２１〜Ｃ２３
は、単位キャパシタＣｕを用いて構成されたもので、キ
ャパシタＣ２１＝２0Ｃｕ＝Ｃｕ、Ｃ２２＝２1 Ｃｕ＝
２Ｃｕ、そしてＣ２３＝２Ｃｕ2 Ｃｕ＝４Ｃｕというよ
うに２進化重み付けされている。また、キャパシタＣｓ
は、単位キャパシタＣｕよりも小さな容量値を有する設
定分解能向上のために設けられている。上記スイッチＳ
Ｗ２０〜ＳＷ２３は、上記キャパシタＣｓ、Ｃ２１〜Ｃ
２３を選択切換えするためのものである。
ャパシタアレイ３０は、端子３１、３２間に、スイッチ
ＳＷ２０、ＳＷ２１、ＳＷ２２、ＳＷ２３と、これらス
イッチＳＷ２０〜ＳＷ２３に直列に接続された４つのキ
ャパシタＣｓ、Ｃ２１、Ｃ２２、Ｃ２３が、並列に接続
されて構成されている。上記キャパシタＣ２１〜Ｃ２３
は、単位キャパシタＣｕを用いて構成されたもので、キ
ャパシタＣ２１＝２0Ｃｕ＝Ｃｕ、Ｃ２２＝２1 Ｃｕ＝
２Ｃｕ、そしてＣ２３＝２Ｃｕ2 Ｃｕ＝４Ｃｕというよ
うに２進化重み付けされている。また、キャパシタＣｓ
は、単位キャパシタＣｕよりも小さな容量値を有する設
定分解能向上のために設けられている。上記スイッチＳ
Ｗ２０〜ＳＷ２３は、上記キャパシタＣｓ、Ｃ２１〜Ｃ
２３を選択切換えするためのものである。
【００１６】図２は、図１のプログラマブルキャパシタ
アレイ３０がゲインコントロール回路に適用された回路
構成例を示した図である。プログラマブルキャパシタア
レイ３０の端子３１には、入力信号サンプル用スイッチ
ＳＷ１１及びＳＷ１２を介して、入力信号端子１６及び
基準電圧入力端子１７に接続されている。また、上記端
子３２と出力端子１８間には、回路の直流特性を安定化
するための安定化スイッチＳＷ１３と、帰還キャパシタ
Ｃｆと、演算増幅器１９が接続されている。尚、この演
算増幅器１９の非反転入力端子は、基準電圧入力端子１
７に接続されている。
アレイ３０がゲインコントロール回路に適用された回路
構成例を示した図である。プログラマブルキャパシタア
レイ３０の端子３１には、入力信号サンプル用スイッチ
ＳＷ１１及びＳＷ１２を介して、入力信号端子１６及び
基準電圧入力端子１７に接続されている。また、上記端
子３２と出力端子１８間には、回路の直流特性を安定化
するための安定化スイッチＳＷ１３と、帰還キャパシタ
Ｃｆと、演算増幅器１９が接続されている。尚、この演
算増幅器１９の非反転入力端子は、基準電圧入力端子１
７に接続されている。
【００１７】図３は、図２のゲインコントロール回路に
於けるキャパシタの配置例のイメージを示した図であ
る。ここで、図２のゲインコントロール回路に於いて、
０．５という設定分解能を得ることを考えると、帰還キ
ャパシタＣｆ＝Ｃｕとした場合、キャパシタＣｓを単位
キャパシタの１／２の容量値とすることで実現される。
於けるキャパシタの配置例のイメージを示した図であ
る。ここで、図２のゲインコントロール回路に於いて、
０．５という設定分解能を得ることを考えると、帰還キ
ャパシタＣｆ＝Ｃｕとした場合、キャパシタＣｓを単位
キャパシタの１／２の容量値とすることで実現される。
【００１８】このとき、例えばキャパシタＣ２１とＣｓ
とがスイッチＳＷ２１とＳＷ２０が導通することで選択
されると、そのときのゲインは、 ゲイン＝Ｃall ／Ｃf ＝（Ｃ２１＋Ｃｓ）／Ｃｆ ＝（Ｃｕ＋１／２Ｃｕ）／Ｃｕ ＝１．５ となり、０．５という設定分解能が実現される。
とがスイッチＳＷ２１とＳＷ２０が導通することで選択
されると、そのときのゲインは、 ゲイン＝Ｃall ／Ｃf ＝（Ｃ２１＋Ｃｓ）／Ｃｆ ＝（Ｃｕ＋１／２Ｃｕ）／Ｃｕ ＝１．５ となり、０．５という設定分解能が実現される。
【００１９】また、ゲイン設定範囲は、 ゲイン＝Ｃall ／Ｃf ＝Ｃｓ／Ｃｆ〜（Ｃｓ＋Ｃ２１＋Ｃ２２＋Ｃ２３）／Ｃｆ ＝（１／２Ｃｕ）／Ｃｕ〜（１／２＋７）Ｃｕ／Ｃｕ ＝０．５〜７．５ となる。
【００２０】次に、本発明によるプログラマブルキャパ
シタアレイのキャパシタの比精度について説明する。一
般に、キャパシタの容量値Ｃと形状寸法との関係は、次
式で与えられる。
シタアレイのキャパシタの比精度について説明する。一
般に、キャパシタの容量値Ｃと形状寸法との関係は、次
式で与えられる。
【００２１】 Ｃ＝（ε0 εs ＷＬ）／ｔ0x …（１） ここで、ε0 は真空の誘電率、εs はシリコン酸化膜の
比誘電率、ｔ0xはシリコン酸化膜の厚さ、Ｗ、Ｌは上部
電極の幅と長さである。上記（１）式に於けるパラメー
タの変動が互いに独立であるとすれば、容量値誤差に対
する標準偏差は次のようになる。
比誘電率、ｔ0xはシリコン酸化膜の厚さ、Ｗ、Ｌは上部
電極の幅と長さである。上記（１）式に於けるパラメー
タの変動が互いに独立であるとすれば、容量値誤差に対
する標準偏差は次のようになる。
【００２２】
【数１】
【００２３】尚、ここでは、キャパシタの形状（大き
さ）のみ考慮し、上記（２）式の比誘電率、及び酸化膜
厚の項は無視する。また、キャパシタは電極板を正方形
で構成するものとする。
さ）のみ考慮し、上記（２）式の比誘電率、及び酸化膜
厚の項は無視する。また、キャパシタは電極板を正方形
で構成するものとする。
【００２４】このとき、単位キャパシタの容量値をＣｕ
とした場合の標準偏差をσCu、及び単位キャパシタの容
量値を１／２Ｃｕにした場合の容量誤差に対する標準偏
差をσCu/2とすると、それぞれ、下記（３）式及び
（４）式のようになる。
とした場合の標準偏差をσCu、及び単位キャパシタの容
量値を１／２Ｃｕにした場合の容量誤差に対する標準偏
差をσCu/2とすると、それぞれ、下記（３）式及び
（４）式のようになる。
【００２５】
【数２】
【００２６】ここで、ゲイン１．５を実現する場合に、
プログラマブルキャパシタアレイ中の選択すべきキャパ
シタの容量値誤差に対する標準偏差を比較してみる。従
来のプログラマブルキャパシタアレイにて、ゲイン１．
５を実現するには、図１０に於いてＣ１＝ＣｕとＣ２＝
２Ｃｕを選択すれば良い。この場合、母標準偏差σCuの
母集団から大きさ３の標本を無作為に抽出することと等
価と考えられられるので、選択したキャパシタの容量値
誤差に対する標準偏差σ1 は、 σ1 ＝σ（３Ｃｕ）＝３σCu …（５） となる。
プログラマブルキャパシタアレイ中の選択すべきキャパ
シタの容量値誤差に対する標準偏差を比較してみる。従
来のプログラマブルキャパシタアレイにて、ゲイン１．
５を実現するには、図１０に於いてＣ１＝ＣｕとＣ２＝
２Ｃｕを選択すれば良い。この場合、母標準偏差σCuの
母集団から大きさ３の標本を無作為に抽出することと等
価と考えられられるので、選択したキャパシタの容量値
誤差に対する標準偏差σ1 は、 σ1 ＝σ（３Ｃｕ）＝３σCu …（５） となる。
【００２７】次に、図１０に於いて回路を構成するキャ
パシタの総容量値の増加を防ぐために、単位キャパシタ
を１／２Ｃｕにした場合を考える。σ1 と同様に考る
と、この場合の選択したキャパシタの容量値誤差に対す
る標準偏差σ2 は、
パシタの総容量値の増加を防ぐために、単位キャパシタ
を１／２Ｃｕにした場合を考える。σ1 と同様に考る
と、この場合の選択したキャパシタの容量値誤差に対す
る標準偏差σ2 は、
【００２８】
【数３】 となる。
【００２９】最後に、本発明が用いられた図２の回路構
成では、ゲイン１．５を実現するには、プログラマブル
キャパシタアレイからＣ１（＝Ｃｕ）と、本発明の特徴
である単位キャパシタの１／２の容量値を有するキャパ
シタＣｓ（＝１／２Ｃｕ）とを選択すれば良い。この場
合、選択された２つのキャパシタＣ１及びＣｓの容量値
誤差に対する標準偏差を互いに独立とすると、選択され
たキャパシタの容量値誤差に対する標準偏差σ3 は、
成では、ゲイン１．５を実現するには、プログラマブル
キャパシタアレイからＣ１（＝Ｃｕ）と、本発明の特徴
である単位キャパシタの１／２の容量値を有するキャパ
シタＣｓ（＝１／２Ｃｕ）とを選択すれば良い。この場
合、選択された２つのキャパシタＣ１及びＣｓの容量値
誤差に対する標準偏差を互いに独立とすると、選択され
たキャパシタの容量値誤差に対する標準偏差σ3 は、
【００３０】
【数４】 となる。
【００３１】上記（５）、（６）及び（７）式より、本
発明が最も容量値誤差に対する標準偏差が小さく、よっ
てばらつきが少ないことがわかる。同様に考えて、全て
のゲイン設定値に対し、プログラマブルキャパシタアレ
イの選択されたキャパシタの容量値誤差に標準偏差を求
めると、図４のグラフに示されるようになる。
発明が最も容量値誤差に対する標準偏差が小さく、よっ
てばらつきが少ないことがわかる。同様に考えて、全て
のゲイン設定値に対し、プログラマブルキャパシタアレ
イの選択されたキャパシタの容量値誤差に標準偏差を求
めると、図４のグラフに示されるようになる。
【００３２】図４はゲイン設定値と標準偏差との関係を
示したグラフであり、横軸がゲイン設定値で、縦軸が選
択されたキャパシタの容量値誤差に対する標準偏差を表
している。図４から、全てのゲイン設定値に於いても、
本発明が最も標準偏差が小さいことがわかる。したがっ
て、本発明が最もキャパシタの比精度の点で優れている
ことは明らかである。
示したグラフであり、横軸がゲイン設定値で、縦軸が選
択されたキャパシタの容量値誤差に対する標準偏差を表
している。図４から、全てのゲイン設定値に於いても、
本発明が最も標準偏差が小さいことがわかる。したがっ
て、本発明が最もキャパシタの比精度の点で優れている
ことは明らかである。
【００３３】また、図４に於いて、１、２、３、…とい
うゲイン設定値に対する標準偏差は、キャパシタＣｓを
追加する前の（図８の）標準偏差と一致する。これは、
キャパシタ形状にかかわらず単位キャパシタより小さい
キャパシタを選択していないときは、追加する前の比精
度が確保されることを意味している。したがって、本発
明は比精度を全く悪化させることなく、且つ回路を構成
するキャパシタの総容量は、僅かに１／２Ｃｕ増加した
だけの構成となる。
うゲイン設定値に対する標準偏差は、キャパシタＣｓを
追加する前の（図８の）標準偏差と一致する。これは、
キャパシタ形状にかかわらず単位キャパシタより小さい
キャパシタを選択していないときは、追加する前の比精
度が確保されることを意味している。したがって、本発
明は比精度を全く悪化させることなく、且つ回路を構成
するキャパシタの総容量は、僅かに１／２Ｃｕ増加した
だけの構成となる。
【００３４】尚、上述した実施の形態では、キャパシタ
Ｃｓとして正方形状のキャパシタで構成した場合につい
て述べたが、これに限られるものではない。例えば、上
部電極の幅や長さの何れか一方のみを１／２とする方法
でも同様の効果が得られる。図５では、上部電極の幅Ｗ
を１／２としたプログラマブルキャパシタアレイ４０の
例が示されている。
Ｃｓとして正方形状のキャパシタで構成した場合につい
て述べたが、これに限られるものではない。例えば、上
部電極の幅や長さの何れか一方のみを１／２とする方法
でも同様の効果が得られる。図５では、上部電極の幅Ｗ
を１／２としたプログラマブルキャパシタアレイ４０の
例が示されている。
【００３５】また、キャパシタＣｓの容量値として、単
位キャパシタＣｕの１／２とする例について述べたが、
キャパシタＣｓの容量値は単位キャパシタＣｕよりも小
さければ良いもので、その電極形状としても特に制限さ
れるものではない。
位キャパシタＣｕの１／２とする例について述べたが、
キャパシタＣｓの容量値は単位キャパシタＣｕよりも小
さければ良いもので、その電極形状としても特に制限さ
れるものではない。
【００３６】
【発明の効果】以上のようにこの発明によれば、キャパ
シタの比精度を確保すると共に設定分解能を向上させ、
且つ回路を構成するキャパシタの総容量値の増加を最小
限にとどめたプログラマキャパシタアレイを提供するこ
とができる。
シタの比精度を確保すると共に設定分解能を向上させ、
且つ回路を構成するキャパシタの総容量値の増加を最小
限にとどめたプログラマキャパシタアレイを提供するこ
とができる。
【図１】本発明による２進化重み付けした容量値を有す
る４ビット構成のプログラマブルキャパシタアレイの回
路構成図である。
る４ビット構成のプログラマブルキャパシタアレイの回
路構成図である。
【図２】図１のプログラマブルキャパシタアレイ３０が
ゲインコントロール回路に適用された回路構成例を示し
た図である。
ゲインコントロール回路に適用された回路構成例を示し
た図である。
【図３】図２のゲインコントロール回路に於けるキャパ
シタの配置例のイメージを示した図である。
シタの配置例のイメージを示した図である。
【図４】本発明のプログラマブルキャパシタアレイの効
果を説明するもので、ゲイン設定値と標準偏差との関係
を示したグラフである。
果を説明するもので、ゲイン設定値と標準偏差との関係
を示したグラフである。
【図５】図２のゲインコントロール回路に於けるキャパ
シタの他の配置例のイメージを示した図である。
シタの他の配置例のイメージを示した図である。
【図６】２進化重み付けした容量値を有する３ビット構
成の従来のプログラマブルキャパシタアレイの構成を示
した図である。
成の従来のプログラマブルキャパシタアレイの構成を示
した図である。
【図７】単位キャパシタを示したもので、（ａ）は単位
キャパシタＣｕの平面図、（ｂ）は側面図である。
キャパシタＣｕの平面図、（ｂ）は側面図である。
【図８】図６のプログラマブルキャパシタアレイ１０が
ゲインコントロール回路に適用された回路構成例を示し
た図である。
ゲインコントロール回路に適用された回路構成例を示し
た図である。
【図９】図８の回路構成のキャパシタの配置例のイメー
ジを示した図である。
ジを示した図である。
【図１０】図８に於いて、ゲインの設定分解能を０．５
とした場合の従来のプログラマブルキャパシタアレイ２
０がゲインコントロール回路に適用された回路構成例を
示した図である。
とした場合の従来のプログラマブルキャパシタアレイ２
０がゲインコントロール回路に適用された回路構成例を
示した図である。
【図１１】図１０のゲインコントロール回路に於けるキ
ャパシタの配置例のイメージを示した図である。
ャパシタの配置例のイメージを示した図である。
１０、２０、３０、４０…プログラマブルキャパシタア
レイ、１１、１２、３１、３２…端子、１３…上部電
極、１４…下部電極、１５…誘電体（シリコン酸化
膜）、１６…入力信号端子、１７…基準電圧入力端子、
１８…出力端子、１９…演算増幅器、Ｃ１、Ｃ２、Ｃ
３、Ｃ４、Ｃ２１、Ｃ２２、Ｃ２３、Ｃｓ…キャパシ
タ、Ｃｓ…帰還キャパシタ、Ｃｕ…単位キャパシタ、Ｓ
Ｗ１〜３、ＳＷ２０〜ＳＷ２３…スイッチ、ＳＷ１１、
ＳＷ１２…入力信号サンプル用スイッチ、ＳＷ１３…安
定化スイッチ。
レイ、１１、１２、３１、３２…端子、１３…上部電
極、１４…下部電極、１５…誘電体（シリコン酸化
膜）、１６…入力信号端子、１７…基準電圧入力端子、
１８…出力端子、１９…演算増幅器、Ｃ１、Ｃ２、Ｃ
３、Ｃ４、Ｃ２１、Ｃ２２、Ｃ２３、Ｃｓ…キャパシ
タ、Ｃｓ…帰還キャパシタ、Ｃｕ…単位キャパシタ、Ｓ
Ｗ１〜３、ＳＷ２０〜ＳＷ２３…スイッチ、ＳＷ１１、
ＳＷ１２…入力信号サンプル用スイッチ、ＳＷ１３…安
定化スイッチ。
Claims (2)
- 【請求項１】単位キャパシタを用いるもので、２進化重
み付けされた容量値を有する少なくとも２つの第１の容
量手段と、上記少なくとも２つの第１の容量手段の各々
に直列接続された少なくとも２つの第１の選択手段とを
備えるプログラマブルキャパシタアレイに於いて、 上記第１の容量手段と並列に接続されて上記単位キャパ
シタよりも容量単位の小さい第２の容量手段と、 この第２の容量手段に直列接続されて該第２の容量手段
を選択するための第２の選択手段とを具備することを特
徴とするプログラマブルキャパシタアレイ。 - 【請求項２】 上記第２の容量手段は上記単位キャパシ
タの１／２の容量値を有することを特徴とする請求項１
に記載のプログラマブルキャパシタアレイ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17621395A JPH0927732A (ja) | 1995-07-12 | 1995-07-12 | プログラマブルキャパシタアレイ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17621395A JPH0927732A (ja) | 1995-07-12 | 1995-07-12 | プログラマブルキャパシタアレイ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0927732A true JPH0927732A (ja) | 1997-01-28 |
Family
ID=16009606
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17621395A Pending JPH0927732A (ja) | 1995-07-12 | 1995-07-12 | プログラマブルキャパシタアレイ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0927732A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7554789B2 (en) * | 2006-06-29 | 2009-06-30 | Mediatek Inc. | Capacitor array management |
| JP2011515832A (ja) * | 2008-02-28 | 2011-05-19 | ペレグリン セミコンダクター コーポレーション | 集積回路素子内でキャパシタをデジタル処理で同調するときに用いられる方法及び装置 |
| JP2012078337A (ja) * | 2010-09-08 | 2012-04-19 | Denso Corp | 容量式物理量検出装置 |
| KR20140134630A (ko) * | 2013-05-14 | 2014-11-24 | 인피니언 테크놀로지스 아게 | 스위칭 가능한 캐패시턴스를 위한 시스템 및 방법 |
| US9077333B2 (en) | 2011-05-31 | 2015-07-07 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| WO2015182363A1 (ja) * | 2014-05-30 | 2015-12-03 | インターチップ株式会社 | 集積ｍｏｓ型バリキャップおよびこれを有する電圧制御発振器、フィルター |
| US9344090B2 (en) | 2011-05-16 | 2016-05-17 | Semiconductor Energy Laboratory Co., Ltd. | Programmable logic device |
-
1995
- 1995-07-12 JP JP17621395A patent/JPH0927732A/ja active Pending
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7554789B2 (en) * | 2006-06-29 | 2009-06-30 | Mediatek Inc. | Capacitor array management |
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| JPWO2015182363A1 (ja) * | 2014-05-30 | 2017-04-20 | インターチップ株式会社 | 集積ｍｏｓ型バリキャップおよびこれを有する電圧制御発振器、フィルター |
| US9847433B2 (en) | 2014-05-30 | 2017-12-19 | Interchip Corporation | Integrated MOS varicap, and voltage controlled oscillator and filter having same |
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