JPH09281186A - 遅延時間特性測定回路 - Google Patents

Abstract

(57)【要約】 【課題】集積回路内で最も遅延時間の大きい信号伝搬経
路の遅延時間特性を簡単な手順で測定可能にする。 【解決手段】最も遅延時間の大きい信号伝搬経路を活性
化、即ち所望の信号を伝搬可能にする手段と、該信号伝
搬経路に直接入力信号を他の信号とは独立に与える手段
と、該信号伝搬経路の出力を観測可能にする手段とを備
えることにより、該信号伝搬経路の遅延時間特性の測定
を可能にする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、遅延時間特性測定
回路に関し、特に集積回路の遅延時間特性測定回路に関
する。

【０００２】

【従来の技術】従来、集積回路の遅延時間特性等、ＡＣ
電気的特性の測定方法としては、インバータ論理を奇数
段接続してなるリングオシレータの発振周波数を測定し
てＡＣ特性を簡単に測定する方法がある（例えば特開昭
６２−６３４６２号公報の従来技術の記載参照）。

【０００３】図５は、従来の遅延時間特性測定回路の一
例を示す回路図である。集積回路１の中にはフリップフ
ロップ１０，１１，１２，１３で挟まれた、集積回路１
の中で最も遅延時間の大きい信号伝搬経路すなわちクリ
ティカルパスを含む回路２０があり、これとは別にイン
バータを奇数段接続したリングオシレータ２０１が設け
られている。

【０００４】クリティカルパスを含む回路２０は、フリ
ップフロップ１１，１２，１３の出力Ｑを入力とし、回
路２０の出力は、フリップフロップ１０の入力端Ｄに接
続されている。この場合のクリティカルパスは、フリッ
プフロップ１０の出力Ｑからフリップフロップ１１の入
力Ｄまでの信号経路である。

【０００５】次に、上記従来例の動作を説明する。リン
グオシレータ２０１は、入力ＣＮＴに制御信号を与える
ことにより、発振状態となり、出力ＲＯには、その発振
信号が出力される。集積回路１の遅延時間特性は、出力
ＲＯに出力される発振信号の発振周波数を測定すること
により得られる。すなわち、リングオシレータ２０１を
構成するインバータの段数と発振周波数から該インバー
タ１段当たりの遅延時間が得られ、これを集積回路１の
遅延時間特性としている。

【０００６】

【発明が解決しようとする課題】上記した従来技術は、
一番問題となるクリティカルパスの遅延時間特性が測定
できないという問題点を有している。

【０００７】これは、リングオシレータ中のインバータ
とクリティカルパス内の回路とでは遅延時間特性が大幅
に異なることにある。

【０００８】従って、本発明は、上記事情に鑑みて為さ
れたものであって、その目的は、集積回路の遅延時間特
性上一番問題となるクリティカルパスの遅延時間を測定
することのできる回路を提供することにある。

【０００９】

【課題を解決するための手段】前記目的を達成するた
め、本発明の遅延時間特性測定回路は、同期式集積回路
において、制御信号により所定の記憶素子群に固定レベ
ルを選択して入力する手段と、制御信号により第１の記
憶素子に所望の信号を選択して入力する手段と、前記第
１の記憶素子の出力を入力とする組合わせ回路の出力に
接続された第２の記憶素子と、を備えたことを特徴とす
る。

【００１０】

【発明の実施の形態】本発明の実施の形態を以下に説明
する。図１を参照して、本発明の実施の形態は、論理回
路の信号伝搬経路のうち全体の回路動作速度を制約する
パス（経路）であるクリティカルパスを含む回路２０を
活性化させる手段１０２，１０３と、クリティカルパス
に直接入力信号を与える手段１００と、クリティカルパ
スの出力を観測可能にする手段１０１とを有する。

【００１１】クリティカルパス２０の活性化が１本の制
御信号ＳＦＴ２で可能であり、同じ制御信号ＳＦＴ２で
クリティカルパス２０への信号の直接入力とクリティカ
ルパス２０の出力の観測が可能なため、クリティカルパ
ス２０の遅延時間特性を簡単に測定することができる。

【００１２】次に、本発明の実施例について図面を参照
して説明する。

【００１３】図１を参照すると、集積回路１の中で最も
遅延時間の大きい信号伝搬経路すなわちクリティカルパ
スを含む回路２０の入力には、クロック信号ＣＬＫに同
期して動作するフリップフロップ１０，１２，１３のデ
ータ出力Ｑが接続され、クリティカルパスを含む回路２
０の出力には、ＣＬＫに同期して動作するフリップフロ
ップ１１のデータ入力Ｄが接続されている。

【００１４】フリップフロップ１０，１１，１２，１３
は全てスキャンパス機能を供えている。ここで、スキャ
ンパス機能とは、フリップフロップに通常のデータ入力
Ｄとは別の入力ＳＩ（スキャンイン）と、フリップフロ
ップ内に記憶するデータを、通常データＤ又はスキャン
インＳＩとするかを選択制御するための制御信号入力Ｓ
ＦＴとを持たせ、フリップフロップどうしのＳＩ入力と
出力Ｑとを１対１で縦続接続させることにより、簡単な
手順で、縦続接続されたフリップフロップ内の記憶デー
タを確認できるようにした機能のことをいう。またスキ
ャンパス方式とは、テスト時ＬＳＩ中のフリップフロッ
プをシフトレジスタのように連結して（スキャンパ
ス）、外部端子からテスト信号を入力し、組合せ回路部
の動作結果をシフトレジスタ化したフリップフロップを
介して読み出す手法である。

【００１５】フリップフロップ１０の入力ＳＩには、ス
キャンパス接続された前段のフリップフロップの出力と
集積回路１の外部から入力可能な信号ＳＩ２とを外部か
ら入力可能な制御信号ＳＦＴ２で選択切り替え可能な選
択回路１００が接続され、フリップフロップ１２の入力
ＳＩには、前段のフリップフロップの出力と“１”固定
の信号とを選択切り替え可能な選択回路１０２が接続さ
れ、フリップフロップ１３の入力ＳＩには、前段のフリ
ップフロップの出力と“０”固定の信号とを選択切り替
え可能な選択回路１０３が接続されている。

【００１６】フリップフロップ１１の入力ＳＦＴには、
スキャンパス機能用の制御信号ＳＦＴと“０”固定の信
号とを選択切り替え可能な選択回路１０１が接続されて
いる。選択回路１０１，１０２，１０３は、１００と同
じ制御信号ＳＦＴ２で選択切り替えが可能である。

【００１７】次に、本発明の実施例の動作について、図
面を参照して詳細に説明する。

【００１８】通常、集積回路１のＣＬＫ信号として、図
２、及び図３の（Ａ）に示すような、一定周期Ｔ１のク
ロック信号が与えられ、集積回路１は、クロック信号Ｃ
ＬＫに同期して動作する。

【００１９】本実施例では、このクロック信号ＣＬＫの
周期Ｔ１を５０ｎｓと仮定する。図１のクリティカルパ
ス２０を活性化、すなわちフリップフロップ１０の出力
Ｑからフリップフロップ１１の入力Ｄまでの信号経路に
任意の信号を伝搬させるためには、フリップフロップ１
２の出力Ｑを“１”レベルに、フリップフロップ１３の
出力Ｑを“０”レベルに固定する必要がある。

【００２０】本実施例では、選択回路１０２と選択回路
１０３により、各フリップフロップの出力Ｑを簡単に、
それぞれ“１”固定、“０”固定にすることができる。
例えば、選択回路１０２，１０３の選択制御信号ＳＦＴ
２に“０”を入力すると、各々のフリップフロップのス
キャンパス接続された前段のフリップフロップの出力が
選択され、ＳＦＴ２に“１”を入力すると、選択回路１
０２は“１”固定信号を、選択回路１０３は“０”固定
信号を選択すると仮定する。

【００２１】そして、各フリップフロップのスキャンパ
ス用制御信号ＳＦＴにより各フリップフロップのデータ
入力としてＳＩからデータを取り込むようにしておく、
すなわちスキャンパスモードにしておくと、ＳＦＴ２に
“０”を与えれば通常のスキャンパス接続が実現され、
ＳＦＴ２に“１”を与えればスキャンパスモード切り替
わり後の１発目のクロック以降フリップフロップ１２，
１３にはそれぞれ“１”，“０”がセットされ、各フリ
ップフロップの出力はそれぞれ“１”，“０”固定とな
りクリティカルパスが活性化される。

【００２２】クリティカルパスが活性化された状態で、
選択回路１００のＳＩ２入力に、図２、及び図３の
（Ｂ）に示すような信号を与えると、選択回路１００を
ＳＦＴ２が“０”のときフリップフロップ１０にスキャ
ンパス接続された前段のフリップフロップの出力が選択
され、ＳＦＴ２が“１”のときＳＩ２が選択されるよう
にしておくことで、フリップフロップ１０に（Ｂ）の信
号が入力され、フリップフロップ１０の出力Ｑには、図
２、及び図３の（Ｃ）のような波形が出力される。

【００２３】ここで、クリティカルパスの遅延時間（遅
搬遅延時間）をＴｐｄ１とすると、図２の（Ｄ）のよう
な信号がフリップフロップ１１の入力Ｄに与えられる。

【００２４】図２の（Ｄ）は、集積回路１のクロック周
期Ｔ１＝５０ｎｓに対して、Ｔｐｄ１が４０ｎｓで周期
Ｔ１内にフリップフロップ１０からフリップフロップ１
１にデータが伝搬し、集積回路１としては良品と考える
ことができる。

【００２５】このことは、この場合、時刻ｔにフリップ
フロップ１１に“１”がセットされたかどうかを確認す
ることで判別できる。図２（Ｄ）の信号をフリップフロ
ップ１１に取り込むためにはフリップフロップ１１を通
常モードすなわちスキャンパスモードでない状態にしな
ければならないが、フリップフロップ１１のＳＦＴ入力
に接続されている選択回路１０１によって、このときは
フリップフロップ１１は通常モードになるように設定さ
れる。

【００２６】すなわち、選択回路１０１をＳＦＴ２が
“０”のとき通常のスキャンパス制御信号ＳＦＴが選択
されＳＦＴ２が“１”のとき、フリップフロップ１１を
通常モードに固定する信号が選択されるようにしておく
ことにより、クリティカルパスを活性化するときには、
同時に、フリップフロップ１１が通常モードになり、フ
リップフロップ１１に図２（Ｄ）の信号が取り込まれ
る。

【００２７】図１の例では、ＳＦＴ入力が“０”のとき
フリップフロップは通常モードになり、“１”のときス
キャンパスモードになるとしている。

【００２８】図３の（Ｅ）の信号波形図は、集積回路１
の遅延特性が悪く、クリティカルパスの遅延時間がＴｐ
ｄ２＝６０ｎｓと集積回路１の動作周期Ｔ１よりも大き
い場合を示す図である。この場合は、時刻ｔのときすな
わち周期Ｔ１以内にはフリップフロップ１０の出力信号
すなわち“１”レベルの信号がフリップフロップ１１の
入力に伝搬しきれないため、フリップフロップ１１には
“０”がセットされる。これにより、集積回路１の遅延
特性は不良と判別できる。

【００２９】フリップフロップ１１にセットされたデー
タが“１”か“０”かを確認するには、時刻ｔの後にＳ
ＦＴ２を“０”にして集積回路１内の１０，１２，１３
の各フリップフロップのスキャンパス接続を有効にする
と同時にフリップフロップ１１もスキャンパスモードに
切り替えることによって、フリップフロップ１１のデー
タを読み出し確認するなどの方法により行われる。

【００３０】次に、本発明の第２の実施例について説明
する。

【００３１】本実施例と前記第１の実施例との違いは、
図１において、回路２０を、集積回路１の中で最も遅延
時間の大きい信号伝搬経路であるクリティカルパス以外
の、任意の遅延特性の信号伝搬経路を持つ回路としたこ
とである。これにより、クリティカルパスだけでなく、
任意の信号伝搬経路の遅延時間特性を測定することがで
きる。

【００３２】次に、本発明の第３の実施例について図４
を参照して説明する。

【００３３】本実施例が、前記第１、第２の実施例と相
違する点は、回路２０の活性化された信号伝搬経路の出
力を取り込むフリップフロップ１１の出力に、集積回路
１の外部パッド１１１に接続された外部出力バッファ１
１０を接続したことである。これにより、時刻ｔにフリ
ップフロップ１１にセットされた信号が“０”か“１”
かを外部パッド１１１に現われる信号を観測することに
より判別できる。すなわちスキャンパスモードで判別す
るよりも短いテスト時間で判別することが可能となる。

【００３４】

【発明の効果】以上説明したように、本発明によれば、
集積回路のクリティカルパスそのものの遅延時間特性が
簡単な設定で測定できるという効果を有する。

【００３５】これは、本発明においては、１本の制御信
号を切り替えるだけでクリティカルパスを活性化させ、
クリティカルパスへの直接入力を可能にし、クリティカ
ルパスの出力をフリップフロップに取り込ませる選択回
路を設けたことによる。

【００３６】また、本発明によれば、集積回路本来の機
能及び遅延時間特性を損なうことなしにクリティカルパ
スの遅延時間特性を測定することができるという効果を
有する。

【００３７】これは、本発明においては、クリティカル
パスの遅延時間特性を測定するために設けた選択回路を
全てフリップフロップのスキャン機能用の入力に接続し
たことによる。

【図面の簡単な説明】

【図１】本発明の実施例を示す回路図である。

【図２】本発明の実施例を説明するための図であり、良
判定動作を示す波形図である。

【図３】本発明の実施例を説明するための図であり、不
良判定動作を示す波形図である。

【図４】本発明の他の実施例を示す回路図である。

【図５】従来の技術を示す回路図である。

【符号の説明】

１ 集積回路 １０〜１３ スキャン機能付フリップフロップ ２０ クリティカルパスを含む回路（又は任意の信号伝
搬経路を含む回路） １００〜１０３ 選択回路 １１０ 外部出力バッファ １１１ 外部パッド ２０１ リングオシレータ

Claims (7)

【特許請求の範囲】
1. 【請求項１】同期式集積回路において、 制御信号により所定の記憶素子群に固定レベルを選択し
   て入力する手段と、 制御信号により第１の記憶素子に所望の信号を選択して
   入力する手段と、 前記第１の記憶素子の出力を入力とする組合わせ回路の
   出力に接続された第２の記憶素子と、を備えたことを特
   徴とする遅延時間特性測定回路。
2. 【請求項２】請求項１記載の各記憶素子が、スキャンパ
   ス機能付きの記憶素子からなることを特徴とする遅延時
   間特性測定回路。
3. 【請求項３】請求項２記載のスキャンパス機能付き記憶
   素子のうち、請求項１記載の前記組合わせ回路の出力に
   接続された第２の記憶素子のスキャン制御用入力に前記
   制御信号により固定レベルを入力させる手段を備えたこ
   とを特徴とする遅延時間特性測定回路。
4. 【請求項４】前記制御信号を全て同一信号としたことを
   特徴とする請求項１〜３のいずれか一に記載の遅延時間
   特性測定回路。
5. 【請求項５】前記組合わせ回路の出力に接続された前記
   第２の記憶素子の出力に、該集積回路の出力端子にその
   信号を直接出力させる手段を備えたことを特徴とする請
   求項１〜４のいずれか一に記載の遅延時間特性測定回
   路。
6. 【請求項６】フリップフロップ間に投入されるクリティ
   カルパスを含む回路に、 クリティカルパスに所定の信号を入力して活性化する手
   段と、 該クリティカルパスに直接入力信号を選択的に与える手
   段と、 該クリティカルパスの出力を観測可能にする手段と、 を備え、該クリティカルパスの遅延時間特性を測定可能
   としたことを特徴とする遅延時間特性測定回路。
7. 【請求項７】前記フリップフロップがスキャンパス機能
   を備え、前記各手段を制御する信号が同一の信号からな
   ることを特徴とする請求項６記載の遅延時間特性測定回
   路。