JPH09283627A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 論理合成時にレイアウト結果が考慮できない
ことに起因する設計のやり直し回数や設計時間そのもの
を削減し、高速に動作し、低消費電力で高集積な半導体
集積回路を設計する半導体集積回路装置の製造方法を提
供する。 【解決手段】 半導体集積回路を設計するにあたり、す
でにレイアウト設計された半導体集積回路の論理ゲート
の物理的位置関係をもとに論理ゲートの組み合わせを変
更するにあたって、組み合わせを変更する回路部分を決
定し、その回路部分を論理的に等価な中間表現（ＮＤ
２、ＩＶなど）に変換し、この中間表現から論理ゲート
の新しい組み合わせを生成し、この新しい論理ゲートの
組み合わせを前のものと置き換える。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置の製造
方法に係り、とくに半導体集積回路の論理設計手法に関
するものである。

【０００２】

【従来の技術】半導体装置の製造は、基本的には図１４
に示す製造工程のフローチャートに従って行われる。つ
まり、自動設計、人力による設計の違いによらず、基本
的には、機能設計工程、論理設計工程、レイアウト設計
工程、デバイス設計工程、回路設計工程及び試験設計工
程の各工程を経て設計が行われる。機能設計工程では、
システム仕様に基づき半導体集積回路の機能仕様を作成
し、半導体集積回路の動作の詳細を設計する。論理ブロ
ックの機能レジスタ類のビット幅・個数、制御線、バス
線の数・使用法、クロックの種類・使用法などの半導体
集積回路のアーキテクチャが機能設計により決定され
る。論理設計工程では、機能設計データに基づき半導体
集積回路がＮＡＮＤ回路やインバータ回路などの論理ゲ
ートを単位としたレベルにまで具体化される。論理設計
ではゲート間の接続関係、すなわち論理回路構造に主眼
をおいた設計が行われる。論理設計に使用する基本論理
ゲートは、デバイス設計、回路設計を経て予め準備され
ている論理セルライブラリのメニューを利用する。論理
セルライブラリには、簡単な基本論理ゲートの他に、複
合ゲート、フリップフロップ、３ステートドライバなど
の数〜１０数ゲート規模のセルが含まれている。

【０００３】論理設計では、各ゲートの電気的性能から
予測した遅延値を与え、遅延シュミレーションを行って
論理誤りの排除を計っている。しかし、レイアウト設計
を行って初めて定まる配線遅延などはこの段階では十分
評価できないので、レイアウト後に再度詳細シュミレー
ションを行ってチェックを確実にするばあいが多い。デ
バイス設計工程では、半導体集積回路の製造条件に基づ
き使用するトランジスタの形状、電気的性能などを設計
する。通常は製造ラインの能力に見合ったトランジスタ
のメニューの中から適当なものを選択して使用するが、
性能的に不十分なものは、新規に設計する。回路設計工
程は、基本回路又は回路セルの設計と全体回路設計の２
段階で行う。レイアウト設計工程は、半導体集積回路の
設計工程で最も重要である。この工程は、半導体集積回
路のマスクパターンを設計する作業である。論理設計に
より得られた接続情報と回路設計により準備された論理
セルライブラリを用いて論理ゲートの配置・配線を行
う。レイアウト設計後のデータは、論理シュミレータや
回路シュミレータなどによって電気的性能の検証を行
い、不備があれば論理設計工程に戻る。レイアウト設計
工程が完了してからそのデータは、マスクパターンとし
て製造工程に渡される。

【０００４】試験設計工程では、製造後の半導体集積回
路が所期の性能・機能を満たしていることを調べるため
に試験パターンを設計する。次に設計工程が終了して製
造試験工程に移る。まず製造条件にしたがってチップが
製造されるチップ製造工程を行う。そして、試験評価工
程に移り、試験設計に基づいてチップが評価され製品が
完成される。論理設計工程における自動化技術である論
理合成は、レイアウト設計に先立つ設計フェーズである
と認識されてきた。論理合成により、上位レベルの記
述、例えば、レジスタトランスファレベルの記述から詳
細なゲートレベルの回路が形成される。近年は回路の微
細化、高集積化にともない、信号伝搬遅延や半導体集積
回路の面積、また、消費電力にしめる配線の影響が増大
してきている。このような影響を回避するために、レイ
アウト結果に基づいて論理合成をやり直す方法が提案さ
れている（ＳＹＮＯＰＳＹＳ社 Ｌｉｎｋ−Ｔｏ−Ｌａ
ｙｏｕｔ論理合成手法）。しかし、この方法では、論理
合成を始めからやり直すため、レイアウト設計もまるま
るやり直さなければならず、２回目の論理合成時とは違
った配置・配線状態に陥ることになる。

【０００５】そのため、更なる論理合成とレイアウト設
計のやり直しが必要となる場合がある。このように、こ
の方法では、処理が収束する保証がなく、レイアウトと
論理合成にかかる時間が数倍に膨れ上がることになり、
処理時間的に得策でない。また、論理合成とレイアウト
設計を全く同時に行う方法も提案されている（Ｍ．Ｐｅ
ｄｒａｍほか、“Ｌａｙｏｕｔ ｄｒｉｖｅｎ ｌｏｇ
ｉｃ ｒｅｓｔｒｕｃｔｕｒｉｎｇ／ｄｅｃｏｍｐｏｓ
ｉｔｉｏｎ”，ＩＣＣＡＤ９１）。しかし、この方法
は、論理合成の中間的な表現である基本論理ゲートをそ
のまま配置するために、レイアウトすべき素子数が通常
の設計フローより多くなる。そのため、レイアウトその
ものに処理時間がかかる。また、すべての論理回路をレ
イアウトしながら合成するので、論理合成処理そのもの
にも処理時間がかかる。更に、合成結果がレイアウト結
果でもあるが、そのレイアウト結果の質に関する保証が
なく、小面積の回路を得るためには、再レイアウトが必
要となる可能性もある。

【０００６】また、別の方法として、特に信号伝搬遅延
に対する配線の影響を小さくするために、一度レイアウ
ト設計を行った後に回路の一部の論理ゲートを置き換え
たり、必要な部分にバッファを挿入する技術が存在する
（特願平５−２２７０７号）。しかし、この技術では、
機能を実現する論理回路の組み合わせを変更するもので
はないので、配線が多いエリアでは多少信号伝搬遅延を
犠牲にしても配線混雑度を改善するために配線の少ない
論理ゲートの組み合わせを用いたり、逆に配線が少ない
エリアでは、配線が多くなっても信号伝搬遅延を小さく
する論理ゲートの組み合わせを用いるなどの改善はでき
ない。また、低消費電力化のために、信号のスイッチン
グ確率の最少化を考えた論理ゲートの組み合わせ変更な
ども実現できなかった。このように一部の論理ゲートを
単に置換するだけでは、配線混雑度を緩和したり、低消
費電力の半導体集積回路を実現することが困難である。
従来からの自動論理合成手法としてテクノロジーマッピ
ングという処理手法がある。これは、抽象的で大きさや
物理情報を持たないＡＮＤ演算子やＯＲ演算子、ＮＯＴ
演算子で構成された論理関数を物理実体を持つ論理ゲー
トで実現するための処理である。

【０００７】テクノロジマッピングの一般的な方法とし
て、論理設計工程後、レイアウト工程前に、ＡＮＤ演算
子などで構成された論理関数を２つの基本論理ゲートの
ＮＡＮＤ２（２入力ＮＡＮＤ回路）とＩＶ（インバー
タ）で中間的に表現し直し、その後、ＤＡＧ（Ｄｉｒｅ
ｃｔｅｄ Ａｃｙｃｌｉｃ Ｇｒａｐｈ）グラフマッチ
ングを用いて物理実体を持つ論理ゲートに置き換える手
法が提案されている（Ｋｅｕｔｚｅｒ ＤＡＣ’８７
ＤＡＧＯＮ：Ｔｅｃｈｎｏｌｏｇｙ Ｂｉｎｄｉｎｇ
ａｎｄ Ｌｏｇｉｃ Ｏｐｔｉｍｉｚａｔｉｏｎ ｂｙ
ＤＡＧ Ｍａｐｐｉｎｇ）。しかし、この手法では、
レイアウト設計の結果を考慮することができないという
問題がある。半導体集積回路の設計評価指数として、例
えば、面積（集積度）、信号伝搬遅延時間、消費電力が
ある。半導体集積回路の面積は、小さい方（すなわち、
集積度が高い方）が製造コストを安価にすることができ
る。また、信号伝搬遅延時間は、短い方が半導体集積回
路を高速で動作させることができ、その結果高性能な半
導体集積回路が設計できる。

【０００８】更に消費電力は、少ない方が、たとえば、
電池駆動のシステムに組み込まれる場合には、長時間使
用することができるため、利便性が高い。また、放熱に
関する設計やパッケージにかかるコストが削減できるた
め、安価な半導体集積回路を製造することができる。こ
れらの評価指数に関して、論理設計が終わった段階で
は、配線分の影響を正確に見積もることが困難であるこ
とが知られており、半導体集積回路の設計における時間
コストが増大する大きな要因となっている。面積に関し
ては、配線混雑度が高いほど、配線そのものが困難とな
り、全面積に占める配線の割合が高くなり、ひいては面
積に増大をもたらすことがレイアウト設計において経験
的に知られている。信号伝搬遅延に関しては、配線容量
の遅延に対する影響が存在する。消費電力に関しては、
配線容量の充放電による消費電力の増大が知られてい
る。

【０００９】

【発明が解決しようとする課題】以上の通りであるか
ら、レイアウト設計の結果を考慮しながら再論理合成を
する上では、論理合成処理内部で配線混雑度を見積もっ
たり、配線容量値を見積もることなどにより、ひいては
最終的な面積（集積度）、信号伝搬遅延時間、消費電力
などを正確に見積もりながら論理合成処理を行うことが
より良い評価指標を持つ半導体集積回路の設計において
重要である。本発明は、このような事情によりなされた
ものであり、論理合成時にレイアウト結果が考慮できな
いことに起因する設計のやり直し回数や設計時間そのも
のを削減し、高速に動作し、低消費電力で高集積な半導
体集積回路を設計する半導体集積回路装置の製造方法を
提供する。

【００１０】

【課題を解決するための手段】本発明は、半導体集積回
路を設計するにあたり、すでにレイアウト設計された半
導体集積回路の論理ゲートの物理的位置関係をもとに論
理ゲートの組み合わせを変更するにあたって、組み合わ
せを変更する回路部分を決定し、その回路部分を論理的
に等価な中間表現に変換し、この中間表現から論理ゲー
トの新しい組み合わせを生成し、この新しい論理ゲート
の組み合わせを前のものと置き換えることを特徴とす
る。すなわち、請求項１の発明は、半導体装置の製造方
法において、論理ゲートを含む半導体集積回路を論理設
計する工程と、レイアウト設計する工程と、すでにレイ
アウト設計された半導体集積回路の論理ゲートの物理的
位置関係をもとに前記論理設計された半導体集積回路の
前記論理ゲートの組み合わせを変更する回路部分を選択
する工程と、前記回路部分を論理的に等価な中間表現に
変換する工程と、前記中間表現から前記回路部分の新し
い組み合せ回路を生成する工程と、前記新しい組み合せ
回路を前記論理設計された半導体集積回路内にレイアウ
トする工程とを備え、論理ゲートの組み合わせを変更す
ることを特徴とする。請求項２の発明は、前記中間表現
は、基本論理ゲートを配置することを特徴とする。

【００１１】請求項３の発明は、中間表現を評価指標に
合わせて変更する手段を持つことを特徴とする。請求項
４の発明は、配置された基本論理ゲートの位置により配
線に起因する物理特性を見積もる手段を持つことを特徴
とする。請求項５の発明は、配置された基本論理ゲート
の位置と論理の組み合わせの変更対象でない回路部分の
配置位置との関係により配線混雑度を見積もることを特
徴とする。請求項６の発明は、中間表現の基本論理ゲー
トを用いる場合に、すでに設計された半導体集積回路の
論理ゲートに対して、複数の中間表現を用意しておき、
各中間表現に対して評価指標を予測する工程と予測され
た評価指標から中間表現を選択する工程を更に備えてい
ることを特徴とする。請求項７の発明は、中間表現に用
いられた基本論理ゲートを配置する際に、中間表現の各
基本論理ゲートに対して、もとの論理ゲートの配置位置
と、論理の組み合わせの変更対象でない回路部分の配置
位置との関係から、中間表現に用いられる基本論理ゲー
トの位置に関する境界条件を算出する工程と、その境界
条件をもとに中間表現に用いられる基本論理ゲートの配
置位置を決定する工程と、中間表現から論理ゲートを再
合成する際に、中間表現の基本論理ゲートの配置位置か
ら合成された論理回路ゲートの配置位置を決定する工程
を更に備えていることを特徴とする。

【００１２】請求項８の発明は、中間表現を評価指標に
あわせて交換する際に、論理的に交換可能な基本論理ゲ
ートへの入力信号を抽出する工程と、各入力信号に対し
て、当該入力信号からその中間表現の出力信号までに通
過する基本論理ゲートの段数について、ある評価指標に
基づいて許容できる通過段数である許容段数を算出する
工程と、平均的に現在の入力信号数から期待できる出力
信号までに通過する基本論理ゲートの段数である期待段
数を算出する工程と、許容段数と期待段数の大小を判定
する工程とを備え、許容段数が期待段数より大きい場合
には、当該評価指標の他の評価指標に基づいて基本論理
ゲートへの入力を決定し、すべての入力信号の許容段数
が期待段数より小さい場合は、より許容段数が大きい入
力信号から基本論理ゲートへの入力とすることを特徴と
する。請求項９の発明は、半導体集積回路の中の再論理
合成対象回路を特定する段階と、前記再論理合成対象回
路を２入力ＮＡＮＤ回路及びインバータ回路で構成され
る木により中間表現する段階と、前記２入力ＮＡＮＤ回
路及びインバータ回路を配置する段階と、所定の評価指
標に合わせて前記２入力ＮＡＮＤ回路及びインバータ回
路の木を再構成する段階と、前記２入力ＮＡＮＤ回路及
びインバータ回路を再配置する段階と、前記再配置され
た２入力ＮＡＮＤ回路及びインバータ回路の木から新し
い論理ゲート回路を生成する段階と、前記再論理合成対
象回路を新しい論理ゲート回路と置き換えた新しい接続
情報を生成する段階と、前記再論理合成対象回路をレイ
アウト情報から削除し、新回路を半導体集積回路内に自
動配置する段階とを備えていることを特徴とする。

【００１３】請求項１０の発明は、論理的に変換可能な
基本論理ゲートへの入力信号を受け入れる入力端子を抽
出する段階と、これら各入力信号に対して当該入力信号
からその中間表現の出力信号までに通過する基本論理ゲ
ートの段数について、所定の評価指標に基づいて許容で
きる通過段数である許容段数を算出し、平均的に現在の
入力信号数から期待できる出力信号までに通過する基本
論理ゲートの段数である期待段数を算出して前記許容段
数と期待段数の大小を判定する段階と、前記判定の結果
に基づいて、許容段数が期待段数より大きい場合には所
定の評価指標とは異なる他の評価指標に基づいて基本論
理ゲートへの入力を決定し、すべての入力信号の許容段
数が期待段数より小さい場合にはより許容段数が大きい
入力信号から基本論理ゲートへの入力とする段階とを備
えたことを特徴とする。本発明によれば、レイアウト後
に必要に応じて回路の一部のみ中間表現に変換した後、
その回路部分について再論理合成してからレイアウトし
直すので再論理合成した部分以外の論理合成結果及びレ
イアウト結果は影響を受けることがない。つまり収束す
る保証のない論理合成とレイアウトの繰り返しを避ける
ことができる。また、中間表現の基本論理ゲートを、変
更前の回路のレイアウト結果をもとに配置し、その情報
をもとに、配線混雑度、配線に起因する物理特性を算出
するので、論理合成をしている最中にレイアウトの配線
による影響を正確に見積もることが可能となり、より評
価指標のよい論理合成結果を得ることができる。半導体
集積回路内で使用されている論理ゲートを基本論理ゲー
トで中間表現する際に、１つの論理ゲートに対し、複数
の中間表現を用意し、変換対象回路のレイアウト状況に
応じて、各中間表現の最終的な合成結果の評価指標を予
測することにより、よい評価指標をもつ中間表現を選択
することが可能となり、よりよい評価指標の論理合成結
果を得ることができる。

【００１４】中間表現で用いられている基本論理ゲート
を、もとの論理ゲートの配置位置と、論理の組み合わせ
の変更対象でない回路部分の配置位置との関係から、中
間表現に用いられる基本論理ゲートの位置に関する境界
条件を算出し、その境界条件をもとに中間表現に用いら
れる基本論理ゲートの配置位置を決定することで、論理
合成時にレイアウトの状況を簡単に考慮することがで
き、よりよい評価指標の論理合成結果を得ることができ
る。中間表現を評価指標にあわせて変更することで、も
ともとの回路と違った論理回路を生成する可能性が大幅
に増加するので、より評価指標のよい論理合成結果を得
ることができる。中間表現を評価指標にあわせて変更す
る際に、ある評価指標に基づいて、許容できる信号通過
段数である許容段数と、更に、入力信号数から期待でき
る平均的な信号通過段数である期待段数を算出し、許容
段数が期待段数より大きい入力信号がある場合は別の評
価指標に基づいて入力信号の組み合わせを決め、許容段
数が期待段数より小さいときは、許容段数の大きな入力
信号を次々に組み合わせることで、複数の評価指標を改
善するように中間表現を変更することができ、ひいて
は、よりよい評価指標を持つ論理合成結果を得ることが
できる。

【００１５】

【発明の実施の形態】以下、図面を参照して発明の実施
の形態を説明する。従来の半導体集積回路の設計製造工
程は、前述のように図１４のフローチャートにしたがっ
て実施される。とくに論理設計工程とこれに続くレイア
ウト設計工程及び設計検証の詳細は、図１５に示される
手順で行われる。即ち、論理設計工程がなされてからレ
イアウト設計工程に進む。そして自動配置、自動配線な
どをのレイアウト設計後に、例えば、面積、遅延、消費
電力などによる設計評価指標を満足するか否かを検証
し、その後製造試験工程へ進む。本発明の各設計工程内
の位置づけは、図１に示す通りである。これは、図１５
に示す従来の設計工程の内論理設計工程及びレイアウト
設計工程に本発明の処理が適用されるものである。この
本発明による処理は、図１に示すように、レイアウト設
計の自動配置が終わった段階で行われる。この段階で前
記処理を行う理由は、自動配置が終了すると配線結果の
見積もりが容易となり、さらに半導体集積回路設計の評
価指標である、例えば、配線による面積の増大や配線に
よる遅延の増大、配線容量を駆動することによる消費電
力の増大がどれくらいの規模であるかなどの見積もりが
容易となるからである。

【００１６】次に、発明の実施の形態における詳細な処
理手順を図２のフローチャートを参照しながら説明す
る。この発明の実施の形態では、論理ゲートの組み合わ
せ方を変更する手段として、論理ゲートを２入力端子Ｎ
ＡＮＤ回路（以下、ＮＡＮＤ２という）とインバータ回
路（以下、ＩＶという）の木により中間表現し、その後
再論理合成する。この手法は、論理合成（テクノロジマ
ッピング）自体がＤＡＧマッピングを基本にしたアルゴ
リズムなので高速である、論理ゲートをＮＡＮＤ２とＩ
Ｖの木に表現し直すのは容易である、ＮＡＮＤ２とＩＶ
を、もとの論理ゲートの位置を基に配置することで、容
易に現在のレイアウト状況（配線の状況）を論理合成処
理に反映させることができるという利点がある。本発明
の半導体集積回路に対する処理は、次のステップ１〜８
による手順で行われる。

【００１７】ステップ１：半導体集積回路の中の再論理
合成対象回路（以下、対象回路という）を特定する
（）。 ステップ２：この対象回路をＮＡＮＤ２及びＩＶで構成
される木により中間表現する（）。 ステップ３：このＮＡＮＤ２及びＩＶを配置する
（）。 ステップ４：所定の評価指標に合わせてＮＡＮＤ２及び
ＩＶの木を再構成する（）。 ステップ５：このＮＡＮＤ２及びＩＶを再配置する
（）。 ステップ６：再配置されたＮＡＮＤ２及びＩＶの木から
新しい論理ゲート回路を生成する（）。 ステップ７：前記対象回路を新しい論理ゲート回路と置
き換えた新しい接続情報を生成する（）。 ステップ８：対象回路をレイアウト情報から削除し、新
回路を半導体集積回路内に自動配置する（）。

【００１８】まず、半導体集積回路から再論理合成対象
を特定する方法（）としては、評価指標の悪い半導体
回路の部分を選ぶことが必要である。例えば、評価指標
として、面積、遅延及び消費電力がある場合には、配線
混雑度の高いエリアにある論理ゲートを含む回路部分、
遅延が大きい論理ゲートを含む回路部分或いは消費電力
の高い論理ゲートを含む回路部分などを選択して対象回
路とする。次に、対象回路をつぎのような手順にしたが
って、ＮＡＮＤ２及びＩＶの木により中間表現する
（）。ＮＡＮＤ２及びＩＶの木の構成方法は、以下の
ステップ（２．１〜２．４）にしたがって行われる。 ステップ２．１：各論理ゲートに対応する（論理的に等
価な）ＮＡＮＤ２及びＩＶの木から構成された中間表現
を複数用意する。 ステップ２．２：対象回路内の各論理ゲートに対して、
当該論理ゲートに対応するＮＡＮＤ２及びＩＶから構成
された木を得る。 ステップ２．３：ステップ２．２では一般的に複数の木
が得られるので、得られた木のうち評価指標のよいもの
を選択する。 ステップ２．４：ステップ２．３で得られた木をもとの
対象回路と論理的に等価になるように接続する。

【００１９】次に、図３を参照して、ステップ２．３で
得られた複数の木から評価指標のよいものを選択する方
法を説明する。例えば、評価指標として信号伝搬遅延を
用いる。この回路図では、当該論理ゲートは、４入力端
子ＡＮＤ回路（以下、ＡＮＤ４という）である（図３
（ａ））。ＡＮＤ４への入力信号Ａ、Ｂ、Ｃ、Ｄまでの
信号伝搬遅延がばらついていない場合は、木がバランス
している中間表現である図中の表現１（図３（ｂ））を
選ぶ方が良い。なぜならＮＡＮＤ２・ＩＶ構成により中
間表現する上での遅延の評価指標がよく、再論理合成す
る上でも遅延の評価値のよい論理合成が期待できるから
である。また、入力信号Ａ、Ｂ、Ｃ、Ｄまでの信号伝搬
遅延が極端にばらついている場合は、図中の表現２（図
３（ｃ））を選択し、この中間表現中で信号伝搬遅延の
ばらつきを吸収する方が良い。このような選択をしたほ
うがＮＡＮＤ２・ＩＶ構成の中間表現での遅延の評価指
標がよく、再論理合成をする上でも遅延の評価値のよい
マッピングが期待できる。また、当然他の評価値を基準
にして、木を選ぶことも可能である。次に、ステップ２
で得られたＮＡＮＤ２とＩＶを配置する（）方法を説
明する。ＮＡＮＤ２及びＩＶの配置方法は、以下のステ
ップ（３．１〜３．３）にしたがって行われる。

【００２０】ステップ３．１：対象回路に隣接する変換
対象でない論理ゲートの位置を（ａ１，ｂ１），（ａ
２，ｂ２），・・・，（ａｎ，ｂｎ）とする。この座標
値は既に決定されている座標値である。 ステップ３．２：ＮＡＮＤ２及びＩＶの未だ決定してい
ない座標値を（ｘ１，ｙ１），（ｘ２，ｙ２），・・
・，（ｘｋ，ｙｋ）とする。 ステップ３．３：各ＮＡＮＤ２及びＩＶに対して、隣接
するＮＡＮＤ２及びＩＶあるいは変換対象でない論理ゲ
ートとの位置座標の差を力ベクトルとして発生させる。
この時各ＮＡＮＤ２及びＩＶに発生する力ベクトルの総
和が０となるように、（ｘ１，ｙ１），（ｘ２，ｙ
２），・・・，（ｘｋ，ｙｋ）を決定する。以上の配置
方法を図４の論理ゲート模式図及び図５のベクトル図を
用いて説明する。まず、３入力端子ＮＡＮＤ回路（以
下、ＮＡＮＤ３という）を構成するこれと論理的に等価
なＮＡＮＤ２及びＩＶの木の位置座標を決定する。そし
て、次のようにｘ座標、ｙ座標それぞれに対して力ベク
トルの連立方程式をたてる。

【００２１】 （ａ４−ｘ２）＋（ｘ３−ｘ２）＋（ａ３−ｘ２）＝０ （１） （ｘ２−ｘ３）＋（ｘ１−ｘ３） ＝０ （２） （ｘ３−ｘ１）＋（ａ１−ｘ１）＋（ａ２−ｘ１）＝０ （３） （ｂ４−ｙ２）＋（ｙ３−ｙ２）＋（ｂ３−ｙ２）＝０ （４） （ｙ２−ｙ３）＋（ｙ１−ｙ３） ＝０ （５） （ｙ３−ｙ１）＋（ｂ１−ｙ１）＋（ｂ２−ｙ１）＝０ （６） 以上、（１）〜（６）式を解けば、ＮＡＮＤ２及びＩＶ
の位置座標が決まる。

【００２２】次に、評価指標にあわせてＮＡＮＤ２とＩ
Ｖの木を再構成する（）。前処理ステップの木の表現
のところでは、各論理ゲートを構成する複数の木の中間
表現から１つの中間表現を選ぶ方法について述べた（ス
テップ２）。このステップは、もとは複数の論理ゲート
であった木を繋いでできた木の再構成法について説明す
る。まず、そのために必要な容量計算の１見積もり方法
について説明する。この見積もり方法は、以下のステッ
プ（４．０１〜４．０３）に従って行われる。 ステップ４．０１：容量見積もりの対象となるＮＡＮＤ
２及びＩＶの集合に対して、その位置の最大ｘ座標と最
小ｘ座標の差Ｘ、最大ｙ座標と最小ｙ座標の差Ｙを求め
る。 ステップ４．０２：容量見積もりの対象となるＮＡＮＤ
２及びＩＶの総数をｎとする。 ステップ４．０３：配線容量（＝ＡＬ１の単位長さあた
りの配線容量＊Ｘ／ｎ ^1/2 ＋ＡＬ２の単位長さあたりの
配線容量＊Ｙ／ｎ^1/2 ）を計算する。この計算は、この
後、ＮＡＮＤ２の組み合わせがどのように変わるか、は
っきりしていない場合に、配線容量を見積もるために使
用される。ここで、ＡＬ１は、チップに形成された第１
層目のアルミニウム配線を表し、ＡＬ２は、チップに形
成された第２層目のアルミニウム配線を表す。

【００２３】次に、ＮＡＮＤ２及びＩＶの木の再構成方
法について述べる。これは、例えば、信号伝搬遅延をあ
る値以下にする制約の下で、他の評価値もよりよくする
ための再構成方法である。制約とするのは、信号伝搬遅
延以外のものとする実施例も可能である。この再構成方
法は、以下のステップ（４．１〜４．１１）にしたがっ
て行われる。 ステップ４．１：論理的に入れ替え可能な入力信号を調
べ、その数をＮとする。それらの出力までのＮＡＮＤ２
及びＩＶの部分木を抽出する。 ステップ４．２：ステップ４．１で抽出した部分木につ
いて、前記容量見積もり方法で容量を算出する。 ステップ４．３：得られた容量をもとに、ＮＡＮＤ２＋
ＩＶの１段あたりの遅延を算出する。 ステップ４．４：各入力信号に対して、許容段数を次式
により算出する。 許容段数＝（出力信号の制約遅延時間−入力信号の到着
時間）／（ＮＡＮＤ２＋ＩＶの１段あたりの遅延）

【００２４】ステップ４．５：繰り返し回数（以下、ｃ
ｎｔと表す）を０に初期化する。 ステップ４．６：出力までの論理段数の期待値を次式に
より算出する。 期待段数＝ｌｏｇ₂ （ｎ−ｃｎｔ） ステップ４．７：許容段数＞期待段数、となる入力が２
つ以上存在するならば、信号伝搬遅延以外の評価指標が
良くなるような１つのＮＡＮＤ２に入力すべき入力信号
のペアを求める。 ステップ４．８：すべての処理対象入力が、許容段数≦
期待段数であるならば、許容段数の大きいもの同士をペ
アにする。 ステップ４．９：算出したペアの許容段数を次式により
算出し直す。 許容段数＝ｍｉｎ（入力の許容段数）−１ ステップ４．１０：処理対象入力の集合から算出したペ
アをそれぞれ外し、ペアの出力を新たに処理対象入力と
して登録する。 ステップ４．１１：処理対象入力がまだ存在するなら、
繰り返し回数をカウントアップし、ステップ４．６へ戻
る。

【００２５】次に、図６の論理回路図を参照してＮＡＮ
Ｄ２及びＩＶの木の再構成処理（）を具体的に説明す
る。図６（ａ）では、２入力端子ＮＯＲ回路（以下、Ｎ
ＯＲ２という）、３入力端子ＡＮＤ回路（以下、ＡＮＤ
３という）及びＩＶを組み合わせた論理ゲートを示す。
ＮＯＲ２とＡＮＤ３とＩＶを組み合わせた論理ゲート
は、入力信号のＡ、Ｂ、Ｃ、Ｄのどれもが論理的に入れ
替え可能な信号である。出力に与えられた制約遅延時間
を６（単位は、例えば、ｎｓｅｃとする。以下同じ）と
し、入力信号の到着時刻をＡは５、Ｂは２、Ｃは３、Ｄ
は１とする。さらにＮＡＮＤ２＋ＩＶ１段あたりの遅延
を１とする。図６（ａ）の論理ゲートを中間表現で表す
と図６（ｂ）に示されるようになる。処理の初期の段階
での期待段数はステップ４．６の式から２であり、各入
力信号の許容段数は、ステップ４．４の式から図６
（ａ）に示すようにＡは１、Ｂは４、Ｃは３、Ｄは５で
ある。この段階で、期待段数＜許容段数である入力信号
は、Ｂ、Ｃ、Ｄなので、これらの信号について他の評価
指標をもとにペアをつくる。例えば、ペアをＢとＣとす
る。その後、その処理を繰り返し、最終的に得られる結
果は、図６（ｃ）に示すとおりであり、このように論理
ゲートを構成すれば、制約遅延時間の６以内に出力信号
を出力させることができる。

【００２６】ステップ６で新しい回路を生成する（）
にあたって、その回路の位置は、もとのＮＡＮＤ２及び
ＩＶの重心位置から算出する。さらに、配線容量、混雑
度などの評価指標についても、ＮＡＮＤ２及びＩＶの位
置から見積もることが可能である。以上のように、本発
明の半導体装置の製造方法は、論理ゲートを含む半導体
集積回路を論理設計する工程と、前記論理設計された半
導体集積回路の前記論理ゲートの組み合せを変更する回
路部分を選択する工程と、前記回路部分を論理的に等価
な中間表現に変換する工程と、前記中間表現から前記回
路部分の新しい組み合せ回路を生成する工程と、前記新
しい組み合せ回路を前記論理設計された半導体集積回路
内にレイアウトする工程とを備え、すでにレイアウト設
計された半導体集積回路の論理ゲートの物理的位置関係
をもとに論理ゲートの組み合わせを変更することを特徴
としている。

【００２７】この発明では、中間表現は、例えば、図７
に示す基本論理ゲートで表現される。この図では、前述
した論理ゲートＡＮＤ３（図７（ａ））を基にして新し
い組み合わせ回路を生成する。そのための中間表現は、
２つのＮＡＮＤ２と２つのＩＶとから構成されている
（図７（ｂ））。さらに、図７（ｃ）に示すように、基
本論理ゲートとして、ＮＡＮＤ、ＩＶの他にＥＸｏｒ、
ＡＮＤ、ＮＯＲなどが用いられる。

【００２８】次に、中間表現を評価指標に合わせて変更
する再構成法を説明する。図８及び図９の論理ゲート
は、基本論理ゲートが２入力端子ＡＮＤ回路（以下、Ａ
ＮＤ２という）からなり、遅延を評価指標とし遅延最適
化のための再構成法である。再構成するための前処理と
して、入れ替え可能な入力信号（Ａ、Ｂ、Ｃ、Ｄ）を受
け入れる入力端子を抽出する。そしてそれぞれ入力信号
の始点から入力端子までの到達時刻をセットしておく。
入力信号の前記到達時刻は、Ａが１、Ｂが２、Ｃが３、
Ｄが４である。図８の論理ゲートでは、ＡＮＤ２の１段
について１の内部遅延があり、図９の論理ゲートでは、
ＡＮＤ２の１段について３の内部遅延があるものとす
る。ついで、各論理ゲートの入力から出力までの経過時
間を求める。図８では、図８（ａ）及び図８（ｂ）の論
理ゲートが６かかり、図８（ｃ）の論理ゲートが５を要
する。図９では、図９（ａ）及び図９（ｂ）の論理ゲー
トが１０かかり、図９（ｃ）の論理ゲートが１１を要す
る。入力端子に始点からの到着時刻が与えられていると
きに、出力までの到着時刻が要求時刻以下になるように
構成するには、図８では、図８（ｃ）の論理ゲートが選
択され、図９では、図９（ａ）もしくは図９（ｂ）の論
理ゲートが選択される。図９（ａ）もしくは図９（ｂ）
のいづれを選択するかは、他の評価指標により決定され
る。

【００２９】次に、図１０の論理回路図を参照して中間
表現の選択を説明する。中間表現の基本論理ゲートを用
いる場合に、すでに設計された半導体集積回路の論理ゲ
ートに対して、複数の中間表現を用意しておき、各中間
表現に対して評価指標を予測し、この予測された評価指
標から中間表現を選択する。図１０（ａ）の論理ゲート
は、ＡＮＤ４である。この論理ゲートに対して図１０
（ｂ）及び図１０（ｃ）に示すＮＡＮＤ２及びＩＶから
なる中間表現を複数用意する。これ以外にも入力信号の
配置が異なるバリエーションが複数存在し、このＡＮＤ
４の中間表現はこれらの中から選択される。

【００３０】次に、図１１を参照して中間表現に用いら
れる基本論理ゲートを配置する方法について説明する。
中間表現に用いられる基本論理ゲートを配置する際に、
もとの論理ゲートの配置位置と論理ゲートの組み合わせ
の変更対象でない回路部分の配置位置との関係から中間
表現に用いられる基本論理ゲートの位置に関する境界条
件を算出し、その境界条件をもとに中間表現に用いられ
る基本論理ゲートの配置位置を決定する。そして、中間
表現から論理ゲートを再合成する際に、中間表現の基本
論理ゲートの配置位置から合成された論理ゲートの配置
位置を決定する。図１１（ａ）に示すように、対象回路
は、ＡＮＤ４（Ａ）及びＡＮＤ３（Ｂ）である。論理ゲ
ートＡの入力端子は、ＩＶ、フリップフロップ回路、Ｎ
ＡＮＤ３及びＩ／Ｏバッファに接続されている。論理ゲ
ートＡ及び論理ゲートＢの対象回路は、変更対象でない
回路部分のチップ上の配置関係をもとにその９個の基本
論理ゲートの位置が決定される（図１１（ｂ））。そし
て、対象回路は、この位置関係をもとに、３つの論理ゲ
ート（ａ、ｂ、ｃ）に再合成され、再合成された論理ゲ
ートの位置が決定される。

【００３１】次に、図１２を参照して中間表現を評価指
標に合わせて変更する方法についてさらに説明する。ま
ず、論理的に変換可能な基本論理ゲートへの入力信号を
受け入れる入力端子を抽出する。これら各入力信号に対
して当該入力信号からその中間表現の出力信号までに通
過する基本論理ゲートの段数について、所定の評価指標
に基づいて許容できる通過段数である許容段数を算出
し、平均的に現在の入力信号数から期待できる出力信号
までに通過する基本論理ゲートの段数である期待段数を
算出し、前記許容段数と期待段数の大小を判定すること
により、許容段数が期待段数より大きい場合には、所定
の評価指標とは異なる他の評価指標に基づいて基本論理
ゲートへの入力を決定し、すべての入力信号の許容段数
が期待段数より小さい場合には、より許容段数が大きい
入力信号から基本論理ゲートへの入力とする。各入力信
号（Ａ、Ｂ、Ｃ、Ｄ）の始点から入力端子までの到達時
刻は、Ａが１、Ｂが２、Ｃが３、Ｄが４である。この中
間表現は、３つのＡＮＤ２から構成され、各ＡＮＤ２の
１段について１の遅延を有している。この条件で基本論
理ゲートによる中間表現の変更を行う。

【００３２】変更の手順は、各入力端子に制約条件を
つける。制約条件を満しながら別の評価指標を最小に
するペアを選択する。すべての入力端子がペアに組み
込まれるまでを繰り返す。第１の実施例では、入力端
子から出力端子までの到着時間が６以下になるように前
記到達時間を持つ入力信号（Ａ、Ｂ、Ｃ、Ｄ）を受け入
れる入力端子が配置される。ここでの制約は、入力信号
Ａが５以内、入力信号Ｂが４以内、入力信号Ｃが３以
内、入力信号Ｄが２以内で出力しなければならないとい
う条件を備えていることである。このような制約下で前
記到着時間が６以下になるように図１２（ａ）に示すよ
うに中間表現を形成する。第２の実施例では、図１２
（ｂ）に示すように出力端子までの到着時刻が５以下に
なるように前記の到達時刻を持つ各入力信号（Ａ、Ｂ、
Ｃ、Ｄ）は配置される。ここでの制約は、入力信号Ａが
４以内、入力信号Ｂが３以内、入力信号Ｃが２以内、入
力信号Ｄが１以内で出力しなければならないという条件
を備えていることである。このような制約下で前記到着
時間が５になるように図１２（ｂ）に示すように中間表
現を形成する。

【００３３】本発明の各設計工程内の位置づけは、図１
３に示す通りにすることも可能である。これは、図１５
に示す従来の設計工程の内レイアウト設計工程後に本発
明の処理が適用されるものである。この本発明による処
理は、図１に示すように、レイアウト設計の自動配置が
終わった段階で行われる。この段階で前記処理を行う理
由は自動配線が終了すると配線結果の見積もりが容易と
なり、さらに半導体集積回路設計の評価指標である配線
による面積の増大や配線による遅延の増大、配線容量を
駆動することによる消費電力の増大がどれくらいの規模
であるかなどの見積もりが容易となるからである。本発
明において、例えば、信号遅延は、従来より１０〜２０
％は減少させることができる。

【００３４】

【発明の効果】本発明によれば、レイアウト設計の自動
配置あるいは自動配線が終わった段階で、レイアウト状
況を反映しながら、論理の再合成を行うため、精度よく
半導体設計の評価指標を見積もることができ、ひいて
は、小面積、高速度、低消費電力の半導体集積回路設計
が可能となる。

【図面の簡単な説明】

【図１】本発明の半導体装置の設計工程のフローチャー
ト図。

【図２】本発明の処理手法のフローチャート図。

【図３】本発明の論理ゲートをＮＡＮＤ２及びＩＶで中
間表現した回路ブロック図。

【図４】本発明の論理ゲートをＮＡＮＤ２及びＩＶで中
間表現したブロック図。

【図５】本発明の配置位置決定用のグラフと力ベクトル
のブロック図。

【図６】本発明の論理ゲートをＮＡＮＤ２及びＩＶで中
間表現した回路ブロック図。

【図７】本発明の論理ゲート、中間表現及び基本論理ゲ
ートを示す回路ブロック図。

【図８】本発明のＡＮＤ２で中間表現した回路ブロック
図。

【図９】本発明のＡＮＤ２で中間表現した回路ブロック
図。

【図１０】本発明の論理ゲートをＮＡＮＤ２及びＩＶで
中間表現した回路ブロック図。

【図１１】本発明の論理ゲートをＮＡＮＤ２及びＩＶで
中間表現した回路ブロック図。

【図１２】本発明のＮＡＮＤ２で中間表現した回路ブロ
ック図。

【図１３】本発明の半導体装置の設計工程のフローチャ
ート図。

【図１４】従来の半導体装置の製造工程のフローチャー
ト図。

【図１５】従来の半導体装置の設計工程のフローチャー
ト図。

Claims (10)

【特許請求の範囲】
1. 【請求項１】 論理ゲートを含む半導体集積回路を論理
   設計する工程と、 レイアウト設計する工程と、 すでにレイアウト設計された半導体集積回路の論理ゲー
   トの物理的位置関係をもとに前記論理設計された半導体
   集積回路の前記論理ゲートの組み合わせを変更する回路
   部分を選択する工程と、 前記回路部分を論理的に等価な中間表現に変換する工程
   と、 前記中間表現から前記回路部分の新しい組み合せ回路を
   生成する工程と、 前記新しい組み合せ回路を前記論理設計された半導体集
   積回路内にレイアウトする工程とを備え、論理ゲートの
   組み合わせを変更することを特徴とする半導体装置の製
   造方法。
2. 【請求項２】 前記中間表現は、基本論理ゲートを配置
   することを特徴とする請求項１に記載の半導体装置の製
   造方法。
3. 【請求項３】 前記中間表現を評価指標に合わせて前記
   論理ゲートの組み合せを変更することを特徴とする請求
   項１又は請求項２に記載の半導体装置の製造方法。
4. 【請求項４】 配置された前記基本論理ゲートの位置に
   より配線に起因する物理特性を見積もり、この見積もり
   に基づいて前記論理ゲートの組み合せを変更することを
   特徴とする請求項１乃至請求項３のいづれかに記載の半
   導体装置の製造方法。
5. 【請求項５】 配置された前記基本論理ゲートの位置と
   論理ゲートの組み合わせの変更対象でない回路部分の配
   置位置との関係により、配線混雑度を見積もり、この見
   積もりに基づいて前記論理ゲートの組み合せを変更する
   ことを特徴とする請求項４に記載の半導体装置の製造方
   法。
6. 【請求項６】 前記中間表現の基本論理ゲートを用いる
   場合に、すでに設計された半導体集積回路の論理ゲート
   に対して、複数の中間表現を用意しておき、各中間表現
   に対して評価指標を予測する工程と、この予測された評
   価指標から前記中間表現を選択する工程とを更に備えて
   いることを特徴とする請求項２又は請求項３に記載の半
   導体装置の製造方法。
7. 【請求項７】 前記中間表現の基本論理ゲートを配置す
   る際に、もとの論理ゲートの配置位置と前記論理ゲート
   の組み合わせの変更対象でない回路部分の配置位置との
   関係から前記中間表現の基本論理ゲートの位置に関する
   境界条件を算出する工程と、その境界条件をもとに前記
   中間表現の基本論理ゲートの配置位置を決定する工程
   と、前記中間表現から論理ゲートを再合成する際に前記
   中間表現の基本論理ゲートの配置位置から合成された論
   理回路の配置位置を決定する工程を更に備えていること
   を特徴とする請求項２に記載の半導体装置の製造方法。
8. 【請求項８】 前記中間表現を評価指標に合わせて変更
   する際に論理的に交換可能な基本論理ゲートへの入力信
   号を抽出する工程と、これら各入力信号に対して当該入
   力信号からその中間表現の出力信号までに通過する基本
   論理ゲートの段数について、ある評価指標に基づいて許
   容できる通過段数である許容段数を算出する工程と、平
   均的に現在の入力信号数から期待できる、出力信号まで
   に通過する基本論理ゲートの段数である期待段数を算出
   する工程と、前記許容段数と期待段数の大小を判定する
   工程とを更に備え、前記許容段数が前記期待段数より大
   きい場合には、当該評価指標の他の評価指標に基づいて
   基本論理ゲートへの入力を決定し、すべての入力信号の
   許容段数が期待段数より小さい場合には、より許容段数
   が大きい入力信号から基本論理ゲートへの入力とするこ
   とを特徴とする請求項３に記載の半導体装置の製造方
   法。
9. 【請求項９】 半導体集積回路中の再論理合成対象回路
   を特定する段階と、 前記再論理合成対象回路を２入力ＮＡＮＤ回路及びイン
   バータ回路で構成される木により中間表現する段階と、 前記２入力ＮＡＮＤ回路及びインバータ回路を配置する
   段階と、 所定の評価指標に合わせて前記２入力ＮＡＮＤ回路及び
   インバータ回路の木を再構成する段階と、 前記２入力ＮＡＮＤ回路及びインバータ回路を再配置す
   る段階と、 前記再配置された２入力ＮＡＮＤ回路及びインバータ回
   路の木から新しい論理ゲート回路を生成する段階と、 前記再論理合成対象回路を新しい論理ゲート回路と置き
   換えた新しい接続情報を生成する段階と、 前記再論理合成対象回路をレイアウト情報から削除し、
   新回路を半導体集積回路内に自動配置する段階とを備え
   ていることを特徴とする半導体装置の製造方法。
10. 【請求項１０】 論理的に変換可能な基本論理ゲートへ
    の入力信号を受け入れる入力端子を抽出する段階と、 これら各入力信号に対して当該入力信号からその中間表
    現の出力信号までに通過する基本論理ゲートの段数につ
    いて、所定の評価指標に基づいて許容できる通過段数で
    ある許容段数を算出し、平均的に現在の入力信号数から
    期待できる出力信号までに通過する基本論理ゲートの段
    数である期待段数を算出して前記許容段数と期待段数の
    大小を判定する段階と、 前記判定結果に基づいて、許容段数が期待段数より大き
    い場合には所定の評価指標とは異なる他の評価指標に基
    づいて基本論理ゲートへの入力を決定し、すべての入力
    信号の許容段数が期待段数より小さい場合にはより許容
    段数が大きい入力信号から基本論理ゲートへの入力とす
    る段階とを備えたことを特徴とする中間表現を評価指標
    に合わせて変更する方法を有する半導体装置の製造方
    法。