JPH09283643A - 半導体装置および半導体装置の製造法 - Google Patents
半導体装置および半導体装置の製造法Info
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- JPH09283643A JPH09283643A JP8097885A JP9788596A JPH09283643A JP H09283643 A JPH09283643 A JP H09283643A JP 8097885 A JP8097885 A JP 8097885A JP 9788596 A JP9788596 A JP 9788596A JP H09283643 A JPH09283643 A JP H09283643A
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
- H10B41/42—Simultaneous manufacture of periphery and memory cells
- H10B41/49—Simultaneous manufacture of periphery and memory cells comprising different types of peripheral transistor
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Electrodes Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Non-Volatile Memory (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【課題】動作速度を高速化することができ、しかも導電
層を薄くすることによって微細化が容易な半導体装置お
よび半導体装置の製造方法の提供を目的とする。 【解決手段】 フローティングゲート１４およびその上
に設けたコントロールゲート１７を備えたメモリセル７
と、セレクトゲート２１を備えたセレクトトランジスタ
８と、高耐圧トランジスタ９およびロジックトランジス
タ１０を備えており、前記コントロールゲート１７、セ
レクトゲート２１、さらに高耐圧トランジスタ９および
ロジックトランジスタ１０の各ゲートの表面がそれぞれ
シリサイド化されている半導体装置。
層を薄くすることによって微細化が容易な半導体装置お
よび半導体装置の製造方法の提供を目的とする。 【解決手段】 フローティングゲート１４およびその上
に設けたコントロールゲート１７を備えたメモリセル７
と、セレクトゲート２１を備えたセレクトトランジスタ
８と、高耐圧トランジスタ９およびロジックトランジス
タ１０を備えており、前記コントロールゲート１７、セ
レクトゲート２１、さらに高耐圧トランジスタ９および
ロジックトランジスタ１０の各ゲートの表面がそれぞれ
シリサイド化されている半導体装置。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置および半
導体装置の製造法に関し、特に多層構造の導電層を有す
る半導体装置および半導体装置の製造法に関する。
導体装置の製造法に関し、特に多層構造の導電層を有す
る半導体装置および半導体装置の製造法に関する。
【０００２】
【従来の技術】ＥＰＲＯＭやＥＥＰＲＯＭのような不揮
発性メモリでは、フローティングゲートを第１層とし、
コントロールゲートを第２層で構成する多層構造として
いる。フローティングゲート、コントロールゲートは導
電性を有しており、ポリシリコン（不純物を含む多結晶
シリコン）によって形成されている。これらの層は上記
の各ゲートの他、セレクトトランジスタ、高耐圧トラン
ジスタ、ロジックトランジスタなどの周辺回路のゲート
にも用いられる。
発性メモリでは、フローティングゲートを第１層とし、
コントロールゲートを第２層で構成する多層構造として
いる。フローティングゲート、コントロールゲートは導
電性を有しており、ポリシリコン（不純物を含む多結晶
シリコン）によって形成されている。これらの層は上記
の各ゲートの他、セレクトトランジスタ、高耐圧トラン
ジスタ、ロジックトランジスタなどの周辺回路のゲート
にも用いられる。
【０００３】一方、線幅や回路単位を微細化したロジッ
ク集積回路（ＲＯＧＩＣ・ＩＣ）を備えた半導体装置で
は、シリサイド化技術を採用して動作速度の高速化を図
ることが行われている。たとえばゲート、電極などの抵
抗を、ポリサイドやサリサイドなどのシリサイド技術に
より減少させ、動作速度を高速化している。
ク集積回路（ＲＯＧＩＣ・ＩＣ）を備えた半導体装置で
は、シリサイド化技術を採用して動作速度の高速化を図
ることが行われている。たとえばゲート、電極などの抵
抗を、ポリサイドやサリサイドなどのシリサイド技術に
より減少させ、動作速度を高速化している。
【０００４】
【発明が解決しようとする課題】前述のフローティング
ゲートを備えた不揮発性メモリ（ＦＬＯＡＴＯＸ構造の
メモリ）は、従来の使用方法ではそれほど大きい動作速
度は要求されず、高速化することはそれほど重要でな
い。しかしロジック混載のメモリなどでは、ロジック回
路や周辺回路、さらにメモリの動作速度の高速化が望ま
れる。そのため線幅やセル単位の微細化が要求される。
また消費電力のためにも微細化が望ましい。
ゲートを備えた不揮発性メモリ（ＦＬＯＡＴＯＸ構造の
メモリ）は、従来の使用方法ではそれほど大きい動作速
度は要求されず、高速化することはそれほど重要でな
い。しかしロジック混載のメモリなどでは、ロジック回
路や周辺回路、さらにメモリの動作速度の高速化が望ま
れる。そのため線幅やセル単位の微細化が要求される。
また消費電力のためにも微細化が望ましい。
【０００５】ところが従来の多層構造の半導体装置で用
いられているポリシリコンのゲートは金属などに比べて
比抵抗が大きく、抵抗を下げるにはある程度の厚さが必
要である。すなわち、抵抗を下げるため、ポリシリコン
にリン等をドーピングして濃度を高めるが、ゲートが薄
い場合、突き抜けが発生してしまう。
いられているポリシリコンのゲートは金属などに比べて
比抵抗が大きく、抵抗を下げるにはある程度の厚さが必
要である。すなわち、抵抗を下げるため、ポリシリコン
にリン等をドーピングして濃度を高めるが、ゲートが薄
い場合、突き抜けが発生してしまう。
【０００６】したがって従来、ポリシリコンのゲートの
層の厚さは、約４０００オングストローム程度にしてお
く必要がある。そのため線幅などを微細化しても、周辺
回路の動作速度を高速化することができない。
層の厚さは、約４０００オングストローム程度にしてお
く必要がある。そのため線幅などを微細化しても、周辺
回路の動作速度を高速化することができない。
【０００７】また多層の部分とウエハー表面との段差が
大きいため、層間膜が平坦にならない。そのため細いア
ルミニウム線を接続するときに断線し易くなり、微細化
するが困難である。特に、多層構造の場合は、単層に比
べてウエハー表面との段差がより大きくなり、微細化は
さらに難しい。
大きいため、層間膜が平坦にならない。そのため細いア
ルミニウム線を接続するときに断線し易くなり、微細化
するが困難である。特に、多層構造の場合は、単層に比
べてウエハー表面との段差がより大きくなり、微細化は
さらに難しい。
【０００８】そこで本発明は、動作速度を高速化するこ
とができ、しかも導電層を薄くすることによって微細化
が容易な半導体装置および半導体装置の製造方法の提供
を目的とする。
とができ、しかも導電層を薄くすることによって微細化
が容易な半導体装置および半導体装置の製造方法の提供
を目的とする。
【０００９】
【課題を解決するための手段】請求項１に係る半導体装
置は、半導体基板表面に設けられており、当該半導体基
板表面から突出して位置する多層構造の導電層、を有す
る半導体基板において、導電層は、シリサイド化された
部分を備えて構成されている、ことを特徴としている。
置は、半導体基板表面に設けられており、当該半導体基
板表面から突出して位置する多層構造の導電層、を有す
る半導体基板において、導電層は、シリサイド化された
部分を備えて構成されている、ことを特徴としている。
【００１０】請求項２に係る半導体装置は、請求項１に
係る半導体装置において、前記導電層の表面がシリサイ
ド化されている、ことを特徴としている。
係る半導体装置において、前記導電層の表面がシリサイ
ド化されている、ことを特徴としている。
【００１１】請求項３に係る半導体装置は、請求項２に
係る半導体装置において、前記導電層は、フローティン
グゲートおよびその上部に位置するコントロールゲート
として構成されており、コントロールゲートの表面がシ
リサイド化されている、ことを特徴としている。
係る半導体装置において、前記導電層は、フローティン
グゲートおよびその上部に位置するコントロールゲート
として構成されており、コントロールゲートの表面がシ
リサイド化されている、ことを特徴としている。
【００１２】請求項４に係る半導体装置の製造方法は、
半導体基板上に、所定のパターンで多層構造の導電層を
形成するステップ、前記導電層を覆って金属膜を形成す
るステップ、前記金属膜と接している前記導電層の表面
をシリサイド化するステップ、前記金属膜を除去するス
テップ、を備えたことを特徴としている。
半導体基板上に、所定のパターンで多層構造の導電層を
形成するステップ、前記導電層を覆って金属膜を形成す
るステップ、前記金属膜と接している前記導電層の表面
をシリサイド化するステップ、前記金属膜を除去するス
テップ、を備えたことを特徴としている。
【００１３】
【発明の効果】請求項１に係る半導体装置においては、
半導体基板表面から突出して位置する多層構造の導電層
は、シリサイド化された部分を備えて構成されている。
半導体基板表面から突出して位置する多層構造の導電層
は、シリサイド化された部分を備えて構成されている。
【００１４】したがって、導電層の電気抵抗を小さくす
ることができ、動作速度を高速化することができる。ま
た抵抗が小さいため、導電層を薄くすることができる。
したがって半導体基板表面との間が平滑になり、線幅な
どの微細化が容易である。
ることができ、動作速度を高速化することができる。ま
た抵抗が小さいため、導電層を薄くすることができる。
したがって半導体基板表面との間が平滑になり、線幅な
どの微細化が容易である。
【００１５】請求項２に係る半導体装置においては、導
電層の表面がシリサイド化されている。したがって、導
電層の電気抵抗を小さくすることができ、動作速度を高
速化することができる。また抵抗が小さいため、導電層
を薄くすることができる。したがって半導体基板表面と
の間が平滑になり、線幅などの微細化が容易である。
電層の表面がシリサイド化されている。したがって、導
電層の電気抵抗を小さくすることができ、動作速度を高
速化することができる。また抵抗が小さいため、導電層
を薄くすることができる。したがって半導体基板表面と
の間が平滑になり、線幅などの微細化が容易である。
【００１６】請求項３に係る半導体装置においては、導
電層は、フローティングゲートおよびその上部に位置す
るコントロールゲートとして構成されている。そして、
コントロールゲートの表面がシリサイド化されている。
電層は、フローティングゲートおよびその上部に位置す
るコントロールゲートとして構成されている。そして、
コントロールゲートの表面がシリサイド化されている。
【００１７】したがって、コントロールゲートの電気抵
抗を小さくすることができ、動作速度を高速化すること
ができる。また抵抗が小さいため、フローティングゲー
トおよびコントロールゲートを薄くすることができる。
したがって半導体基板表面との間が平滑になり、線幅な
どの微細化が容易である。
抗を小さくすることができ、動作速度を高速化すること
ができる。また抵抗が小さいため、フローティングゲー
トおよびコントロールゲートを薄くすることができる。
したがって半導体基板表面との間が平滑になり、線幅な
どの微細化が容易である。
【００１８】請求項４に係る半導体装置の製造方法にお
いては、半導体基板上に、所定のパターンで多層構造の
導電層を形成し、導電層を覆って金属膜を形成する。そ
して、金属膜と接している導電層の表面をシリサイド化
し、金属膜を除去する。
いては、半導体基板上に、所定のパターンで多層構造の
導電層を形成し、導電層を覆って金属膜を形成する。そ
して、金属膜と接している導電層の表面をシリサイド化
し、金属膜を除去する。
【００１９】したがって、導電層の電気抵抗を小さくす
ることができ、動作速度を高速化することができる。ま
た抵抗が小さいため、導電層を薄くすることができる。
したがって半導体基板表面との間が平滑になり、線幅な
どの微細化が容易である。
ることができ、動作速度を高速化することができる。ま
た抵抗が小さいため、導電層を薄くすることができる。
したがって半導体基板表面との間が平滑になり、線幅な
どの微細化が容易である。
【００２０】
【発明の実施の形態】本発明に係る半導体装置およびそ
の製造法の一実施形態を図面に基づいて説明する。図１
は本発明に係る半導体装置の一実施形態を模式的に示す
拡大断面図であり、図２はその製造工程を示す工程図で
ある。なお以下の実施の形態では、ロジック混載の不揮
発性のメモリに適用する場合について説明しているが、
本発明はこれらに限定されるものではなく、他の半導体
装置にも適用することができる。
の製造法の一実施形態を図面に基づいて説明する。図１
は本発明に係る半導体装置の一実施形態を模式的に示す
拡大断面図であり、図２はその製造工程を示す工程図で
ある。なお以下の実施の形態では、ロジック混載の不揮
発性のメモリに適用する場合について説明しているが、
本発明はこれらに限定されるものではなく、他の半導体
装置にも適用することができる。
【００２１】図１において符号１は単結晶のｐ形シリコ
ンからなる基材であり、一般的にはシリコンウエハーで
ある。基材１の表面には、公知のＬＯＣＯＳ法などによ
って形成されたフィールド酸化膜２が分離領域として設
けられている。各分離領域の間の素子形成領域３、４、
５の表面には、ゲート酸化膜６が設けられている。
ンからなる基材であり、一般的にはシリコンウエハーで
ある。基材１の表面には、公知のＬＯＣＯＳ法などによ
って形成されたフィールド酸化膜２が分離領域として設
けられている。各分離領域の間の素子形成領域３、４、
５の表面には、ゲート酸化膜６が設けられている。
【００２２】図１における左端の素子形成領域３には、
メモリセル７と、そのメモリセル用のセレクトトランジ
スタ８とが形成されている。中央の素子形成領域４には
高耐圧トランジスタ９が、右端（図１では下段）の素子
形成領域５にはロジックトランジスタ１０がそれぞれ形
成されている。
メモリセル７と、そのメモリセル用のセレクトトランジ
スタ８とが形成されている。中央の素子形成領域４には
高耐圧トランジスタ９が、右端（図１では下段）の素子
形成領域５にはロジックトランジスタ１０がそれぞれ形
成されている。
【００２３】メモリセル７のゲート酸化膜６には、その
厚さを減じたトンネル酸化膜１１が設けられている。そ
のトンネル酸化膜１１を含む所定の範囲の裏面側、すな
わち基材１の内部側には、ｎ- 化した第１のメモリセル
拡散層１２が設けられている。さらにそのメモリセル拡
散層１２と所定の間隔をあけて、第２のメモリセル拡散
層１３が設けられている。
厚さを減じたトンネル酸化膜１１が設けられている。そ
のトンネル酸化膜１１を含む所定の範囲の裏面側、すな
わち基材１の内部側には、ｎ- 化した第１のメモリセル
拡散層１２が設けられている。さらにそのメモリセル拡
散層１２と所定の間隔をあけて、第２のメモリセル拡散
層１３が設けられている。
【００２４】他方、ゲート酸化膜６の表面側には、トン
ネル酸化膜１１を含む所定の範囲に形成したポリシリコ
ンの層からなるフローティングゲート１４が設けられて
いる。さらにフローティングゲート１４の表面には、絶
縁用のＯＮＯ膜１５が形成されている。ＯＮＯ膜１５は
フローティングゲート１４の側面にも形成されている。
ＯＮＯ膜１５の表面および側面の上には、ポリシリコン
からなるコントロールゲート１７が形成されている。コ
ントロールゲート１７の周囲には、サイドウオール１９
が設けられている。
ネル酸化膜１１を含む所定の範囲に形成したポリシリコ
ンの層からなるフローティングゲート１４が設けられて
いる。さらにフローティングゲート１４の表面には、絶
縁用のＯＮＯ膜１５が形成されている。ＯＮＯ膜１５は
フローティングゲート１４の側面にも形成されている。
ＯＮＯ膜１５の表面および側面の上には、ポリシリコン
からなるコントロールゲート１７が形成されている。コ
ントロールゲート１７の周囲には、サイドウオール１９
が設けられている。
【００２５】さらにコントロールゲート１７の上面に
は、この半導体装置の特徴であるシリサイド層２０が設
けられている。すなわちコントロールゲート１７全体で
見れば、ポリシリコンとシリサイドの積層構造、すなわ
ちポリサイド構造となっている。このシリサイド層２０
の金属成分は、半導体装置の目的や下地となるポリシリ
コンの組成に応じて選択することができる。金属成分と
しては、たとえばチタン（Ｔｉ）、タングステン
（Ｗ）、モリブデン（Ｍｏ）、白金（Ｐｔ）などがあ
る。なお不揮発性のメモリの動作速度を上げるためのシ
リサイド用には、チタンが好ましい。
は、この半導体装置の特徴であるシリサイド層２０が設
けられている。すなわちコントロールゲート１７全体で
見れば、ポリシリコンとシリサイドの積層構造、すなわ
ちポリサイド構造となっている。このシリサイド層２０
の金属成分は、半導体装置の目的や下地となるポリシリ
コンの組成に応じて選択することができる。金属成分と
しては、たとえばチタン（Ｔｉ）、タングステン
（Ｗ）、モリブデン（Ｍｏ）、白金（Ｐｔ）などがあ
る。なお不揮発性のメモリの動作速度を上げるためのシ
リサイド用には、チタンが好ましい。
【００２６】このようなシリサイド層２０はコントロー
ルゲート１７の抵抗を低くする働きがある。そのためコ
ントロールゲート１７の動作速度、ひいてはフローティ
ングゲート１４の動作速度も早くなる。また抵抗が低下
することにより、通常は４０００オングストローム程度
必要であるフローティングゲート１４およびコントロー
ルゲート１７の厚さを、約２０００オングストロームと
することができる。
ルゲート１７の抵抗を低くする働きがある。そのためコ
ントロールゲート１７の動作速度、ひいてはフローティ
ングゲート１４の動作速度も早くなる。また抵抗が低下
することにより、通常は４０００オングストローム程度
必要であるフローティングゲート１４およびコントロー
ルゲート１７の厚さを、約２０００オングストロームと
することができる。
【００２７】このように、フローティングゲート１４お
よびコントロールゲート１７を薄くすることにより、基
材１との段差が小さくなる。これによって、後工程での
層間膜の平坦化が行いやすくなるので、アルミニウム線
などの形成、微細化も容易になる。
よびコントロールゲート１７を薄くすることにより、基
材１との段差が小さくなる。これによって、後工程での
層間膜の平坦化が行いやすくなるので、アルミニウム線
などの形成、微細化も容易になる。
【００２８】前述のメモリセルに隣接して設けたセレク
トトランジスタ８は、１層目のポリシリコン層のセレク
トゲート２１と、その上のシリサイド層２２とを備えて
いる。すなわちこのセレクトトランジスタ８もポリサイ
ド構造としている。セレクトトランジスタ８とメモリセ
ル７との間は、ゲート酸化膜６が除去されており、その
間の基板１中に、ｎ+ 形にされたソース２３が形成され
ている。またセレクトトランジスタ８と右側の分離領域
（フィールド酸化膜２）との間もゲート酸化膜６が除去
され、ｎ+ 形にされたドレン２４が形成されている。
トトランジスタ８は、１層目のポリシリコン層のセレク
トゲート２１と、その上のシリサイド層２２とを備えて
いる。すなわちこのセレクトトランジスタ８もポリサイ
ド構造としている。セレクトトランジスタ８とメモリセ
ル７との間は、ゲート酸化膜６が除去されており、その
間の基板１中に、ｎ+ 形にされたソース２３が形成され
ている。またセレクトトランジスタ８と右側の分離領域
（フィールド酸化膜２）との間もゲート酸化膜６が除去
され、ｎ+ 形にされたドレン２４が形成されている。
【００２９】前述の中央の素子形成領域４の高耐圧トラ
ンジスタ９は、ゲート酸化膜６上に形成したポリシリコ
ンからなるゲート２５と、そのゲートの表面に形成した
シリサイド層２６とを備えている。すなわち、これもポ
リサイド構造を備えている。また、上記と同様のソース
２７およびドレン２８を備えている。
ンジスタ９は、ゲート酸化膜６上に形成したポリシリコ
ンからなるゲート２５と、そのゲートの表面に形成した
シリサイド層２６とを備えている。すなわち、これもポ
リサイド構造を備えている。また、上記と同様のソース
２７およびドレン２８を備えている。
【００３０】さらに右端の素子形成領域５に設けたロジ
ックトランジスタ１０は、ゲート酸化膜６の上に形成し
たポリシリコンからなるゲート２９と、その上に形成し
たシリサイド層３０を備えている。これにもソース３１
およびドレン３２が設けられている。
ックトランジスタ１０は、ゲート酸化膜６の上に形成し
たポリシリコンからなるゲート２９と、その上に形成し
たシリサイド層３０を備えている。これにもソース３１
およびドレン３２が設けられている。
【００３１】なお上記の各メモリ、トランジスタの素子
の上だけでなく、素子形成領域の基板表面にも、チタン
シリサイド層３３が形成されている。上記の各トランジ
スタの表面に設けたシリサイド層２２、２６、３０は、
それぞれ各ゲートの抵抗を低くする働きがある。そのた
め通常は４０００オングストローム程度必要であるゲー
トの厚さを、約２０００オングストロームとすることが
できる。したがって、基材１との段差が小さくなり、後
工程での層間膜の平坦化が行いやすくなるので、アルミ
ニウム線などの形成、微細化も容易になる。
の上だけでなく、素子形成領域の基板表面にも、チタン
シリサイド層３３が形成されている。上記の各トランジ
スタの表面に設けたシリサイド層２２、２６、３０は、
それぞれ各ゲートの抵抗を低くする働きがある。そのた
め通常は４０００オングストローム程度必要であるゲー
トの厚さを、約２０００オングストロームとすることが
できる。したがって、基材１との段差が小さくなり、後
工程での層間膜の平坦化が行いやすくなるので、アルミ
ニウム線などの形成、微細化も容易になる。
【００３２】つぎに図２を参照しながら本実施形態にお
ける半導体装置の製造方法を説明する。まず単結晶のｐ
形シリコンからなる基材（ウエハー）１の表面に、公知
のＬＯＣＯＳ法などによって分離領域となるフィールド
酸化膜２を形成する分離工程（ステップＳ１）を行う。
各分離領域の間は、素子が形成される素子形成領域３、
４、５である。
ける半導体装置の製造方法を説明する。まず単結晶のｐ
形シリコンからなる基材（ウエハー）１の表面に、公知
のＬＯＣＯＳ法などによって分離領域となるフィールド
酸化膜２を形成する分離工程（ステップＳ１）を行う。
各分離領域の間は、素子が形成される素子形成領域３、
４、５である。
【００３３】次いで、各素子形成領域の表面を高温で酸
化して、ゲート酸化膜６を形成する。左端の素子形成領
域３には、メモリセルを形成するので、部分的にエッチ
ングして、厚さを減じたトンネル酸化膜１１を設ける。
さらに基材１の内部側に、イオン注入してチャネルを生
成し、ｎ- 化した第１および第２のメモリセル拡散層１
２、１３を形成する（ステップＳ２）。
化して、ゲート酸化膜６を形成する。左端の素子形成領
域３には、メモリセルを形成するので、部分的にエッチ
ングして、厚さを減じたトンネル酸化膜１１を設ける。
さらに基材１の内部側に、イオン注入してチャネルを生
成し、ｎ- 化した第１および第２のメモリセル拡散層１
２、１３を形成する（ステップＳ２）。
【００３４】次に、フィールド酸化膜２の表面にＣＶＤ
法などによりポリシリコン層を成長させる。さらに所定
のレジストパターンでマスキングし、エッチングして所
定のパターンの１層目のポリシリコン層を設ける。この
１層目のポリシリコン層により、前述のメモリセル７の
フローティングゲート１４を作成する。さらにセレクト
トランジスタ８のセレクトゲート２１および高耐圧トラ
ンジスタ９のゲート２５を同時に作成する（ステップＳ
３）。
法などによりポリシリコン層を成長させる。さらに所定
のレジストパターンでマスキングし、エッチングして所
定のパターンの１層目のポリシリコン層を設ける。この
１層目のポリシリコン層により、前述のメモリセル７の
フローティングゲート１４を作成する。さらにセレクト
トランジスタ８のセレクトゲート２１および高耐圧トラ
ンジスタ９のゲート２５を同時に作成する（ステップＳ
３）。
【００３５】この後、各ゲート間の不要な部位のゲート
酸化膜６をエッチングにより除去する。そして、フロー
ティングゲート１４の表面に絶縁用のＯＮＯ膜１５を形
成する。ＯＮＯ膜１５はフローティングゲート１４の側
面にも形成する。続いて、ＣＶＤ法などによりポリシリ
コン層を成長させ、レジストパターンでマスキングし、
エッチングして２層目のポリシリコン層を設ける。この
２層目のポリシリコン層により、メモリセル７のコント
ロールゲート１７およびロジックトランジスタ１０のゲ
ート２９を作成する。２層目のポリシリコンを形成した
後、各ゲートの側面に異方エッチングを施して、サイド
ウォール１９を形成する（ステップＳ４）。
酸化膜６をエッチングにより除去する。そして、フロー
ティングゲート１４の表面に絶縁用のＯＮＯ膜１５を形
成する。ＯＮＯ膜１５はフローティングゲート１４の側
面にも形成する。続いて、ＣＶＤ法などによりポリシリ
コン層を成長させ、レジストパターンでマスキングし、
エッチングして２層目のポリシリコン層を設ける。この
２層目のポリシリコン層により、メモリセル７のコント
ロールゲート１７およびロジックトランジスタ１０のゲ
ート２９を作成する。２層目のポリシリコンを形成した
後、各ゲートの側面に異方エッチングを施して、サイド
ウォール１９を形成する（ステップＳ４）。
【００３６】次にメモリセル７のコントロールゲート１
７の上面および各トランジスタ８、９、１０のゲートの
上面に、以下のようにシリサイド法でシリサイド層を形
成する。すなわち、まず全体にチタンなどの金属膜をス
パッタリングにより形成し、８００〜１０００℃程度で
約数十秒間、アニーリングする。そして、金属原子を約
５００〜１５００オングストローム程度の深さまで、ポ
リシリコン層内に拡散させる。このときポリシリコンが
露出して金属膜と接している部分のみがシリサイド化さ
れる。そしてウエットエッチングにより、全体の金属膜
を除去すると、上記の各ゲートにシリサイド層が形成さ
れる（ステップＳ５）。なお、さらに所定の温度でアニ
ーリングして、シリサイドの範囲を制御するようにして
もよい。これにより図１に示すロジック混載タイプの不
揮発性メモリが得られる。
７の上面および各トランジスタ８、９、１０のゲートの
上面に、以下のようにシリサイド法でシリサイド層を形
成する。すなわち、まず全体にチタンなどの金属膜をス
パッタリングにより形成し、８００〜１０００℃程度で
約数十秒間、アニーリングする。そして、金属原子を約
５００〜１５００オングストローム程度の深さまで、ポ
リシリコン層内に拡散させる。このときポリシリコンが
露出して金属膜と接している部分のみがシリサイド化さ
れる。そしてウエットエッチングにより、全体の金属膜
を除去すると、上記の各ゲートにシリサイド層が形成さ
れる（ステップＳ５）。なお、さらに所定の温度でアニ
ーリングして、シリサイドの範囲を制御するようにして
もよい。これにより図１に示すロジック混載タイプの不
揮発性メモリが得られる。
【図１】本発明に係る半導体装置の一実施形態を模式的
に示す拡大断面図である。
に示す拡大断面図である。
【図２】図１に示す半導体装置の製造工程の一実施形態
を示す工程図である。
を示す工程図である。
１・・・・・基材 ２・・・・・フィールド酸化膜 ５・・・・・ゲート酸化膜 ７・・・・・メモリセル ８・・・・・セレクトトランジスタ ９・・・・・高耐圧トランジスタ １０・・・・・ロジックトランジスタ １４・・・・・フローティングゲート １７・・・・・コントロールゲート ２０・・・・・シリサイド層 ２１・・・・・セレクトゲート ２２・・・・・シリサイド層 ２５・・・・・ゲート ２６・・・・・シリサイド層 ２９・・・・・ゲート ３０・・・・・シリサイド層
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/78
Claims (4)
- 【請求項１】半導体基板表面に設けられており、当該半
導体基板表面から突出して位置する多層構造の導電層、
を有する半導体基板において、 導電層は、シリサイド化された部分を備えて構成されて
いる、 ことを特徴とする半導体装置。 - 【請求項２】請求項１に係る半導体装置において、 前記導電層の表面がシリサイド化されている、 ことを特徴とする半導体装置。
- 【請求項３】請求項２に係る半導体装置において、 前記導電層は、フローティングゲートおよびその上部に
位置するコントロールゲートとして構成されており、 コントロールゲートの表面がシリサイド化されている、 ことを特徴とする半導体装置。 - 【請求項４】半導体基板上に、所定のパターンで多層構
造の導電層を形成するステップ、 前記導電層を覆って金属膜を形成するステップ、 前記金属膜と接している前記導電層の表面をシリサイド
化するステップ、 前記金属膜を除去するステップ、 を備えたことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8097885A JPH09283643A (ja) | 1996-04-19 | 1996-04-19 | 半導体装置および半導体装置の製造法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8097885A JPH09283643A (ja) | 1996-04-19 | 1996-04-19 | 半導体装置および半導体装置の製造法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09283643A true JPH09283643A (ja) | 1997-10-31 |
Family
ID=14204212
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8097885A Pending JPH09283643A (ja) | 1996-04-19 | 1996-04-19 | 半導体装置および半導体装置の製造法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09283643A (ja) |
Cited By (21)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| EP0975022A1 (en) * | 1998-07-22 | 2000-01-26 | STMicroelectronics S.r.l. | Method for manufacturing electronic devices comprising non-volatile memory cells and LV transistors, with salicided junctions |
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-
1996
- 1996-04-19 JP JP8097885A patent/JPH09283643A/ja active Pending
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