JPH08340054A

JPH08340054A - リード・オンリ・メモリ装置とその製造方法

Info

Publication number: JPH08340054A
Application number: JP7170318A
Authority: JP
Inventors: Yuichi Ando; 友一安藤; Satoru Taji; 悟田路
Original assignee: Ricoh Co Ltd
Current assignee: Ricoh Co Ltd
Priority date: 1995-06-12
Filing date: 1995-06-12
Publication date: 1996-12-24

Abstract

(57)【要約】【目的】高速動作可能なプレーナ構造のマスクＲＯＭ
を得る。【構成】Ｐ型シリコン基板２０上にはビットライン２
６の伸びる方向と直交する方向の帯状の低抵抗メタル層
からなるワードライン２８が形成されている。ワードラ
イン２８と基板２０の間で、隣接ビットライン２６，２
６間に挾まれた領域には基板２０との間にゲート酸化膜
３０を介してメモリトランジスタごとに分離されたポリ
シリコンゲート電極３２が形成されている。ゲート電極
３２上からはシリコン酸化膜３４が形成され、記憶すべ
き情報にしたがって、そのメモリトランジスタが選択さ
れた時にオンとなるべきもののゲート電極３２上にはコ
ンタクトホール３６が形成され、コンタクトホール３６
を介してそのメモリトランジスタのゲート電極３２とワ
ードライン２８が接続されている。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はプレーナセル構造と称さ
れるマスクＲＯＭ（リード・オンリ・メモリ）装置とそ
の製造方法に関するものである。

【０００２】

【従来の技術】プレーナ構造のマスクＲＯＭは、メモリ
領域には選択酸化法（ＬＯＣＯＳ）による素子分離領域
がなく、かつコンタクトが複数のメモリトランジスタに
１個の割でよいため、微細化が可能になるという利点を
備えている。そのようなプレーナ構造のマスクＲＯＭの
メモリ領域の例を図１に示す。Ｐ型シリコン基板２の表
面のフィールド酸化膜４と素子分離層６で分離されたメ
モリ領域には、紙面垂直方向に帯状に延びた互いに平行
なＮ型拡散層にてなるビットライン８が形成されてお
り、基板２上にはゲート酸化膜１０を介してビットライ
ン８と直交する方向に延びる帯状で紙面垂直方向に互い
に平行に配列された複数のワードライン１２が形成され
ている。ワードライン１２は不純物導入により低抵抗化
されたポリシリコン層や高融点金属シリサイド層から構
成されている。ビットライン８とワードライン１２の間
にはゲート酸化膜１０よりも厚い酸化膜１０ａが形成さ
れている。

【０００３】このようなプレーナ構造のマスクＲＯＭで
は、記憶すべき情報にしたがって、レジストパターン１
６をマスクとして、所定のメモリトランジスタのチャネ
ル領域にしきい値電圧を高めるために、例えばボロンな
どの不純物１４が注入される。１４ａは所定のチャネル
領域に注入されたボロンイオンである。１６はそのコア
注入を行うためのレジストパターンである。

【０００４】

【発明が解決しようとする課題】図１に示されるマスク
ＲＯＭでは下記のような問題点をあげることができる。（１）長いビットラインとワードラインをもつため、抵
抗や容量が増加し、高速化の妨げとなる。（２）ソース・ドレインとなるビットラインの拡散層８
はゲート電極を兼ねるワードライン１２よりも先に形成
し、かつワードライン１２がビットライン８と交差して
いるため、ＬＤＤ構造やサリサイド構造などが採用しに
くい。（３）データ書込みをチャネル領域へのイオン注入（コ
ア注入）によって行っているため、接合リークや接合容
量が増加する。また、周りのメモリトランジスタへのコ
ア注入からの廻り込みによりコア注入を行わないメモリ
トランジスタのチャネル領域にもイオンが入り、駆動電
流が低下する。（４）コア注入以外に、ワードラインとビットラインを
記憶すべき情報に応じて接続するコンタクト方式により
データ書込みを行う方式もあるが、その場合メモリセル
サイズが大きくなったり、プロセスが複雑になるなどの
問題が生じる。本発明はこのような問題を解決したプレ
ーナ構造のマスクＲＯＭと、その製造方法を提供するこ
とを目的とするものである。

【０００５】

【課題を解決するための手段】本発明のプレーナ構造の
マスクＲＯＭは、半導体基板表面に互いに平行で等間隔
に帯状の不純物拡散層が形成されてビットラインが構成
され、その基板上にはその不純物拡散層と交差する方向
の互いに平行で等間隔の複数の帯状低抵抗メタル層から
なるワードラインが形成され、ワードラインと基板との
間で隣接ビットライン間に挾まれた領域には基板との間
にゲート絶縁膜を介してポリシリコン層又はポリサイド
層（ポリシリコン層上に高融点金属シリサイド層を積層
したもの）にてなるゲート電極が形成されて、それぞれ
に分離したゲート電極をもつＭＯＳトランジスタからな
るメモリトランジスタアレイが構成されており、メモリ
トランジスタのゲート電極とワードラインの間は、記憶
すべき情報に従って、コンタクトにより電気的に接続さ
れているか、又は絶縁物層を介して絶縁されている。

【０００６】ビットラインを低抵抗化するために、ビッ
トラインの不純物拡散層表面にはシリサイド層が形成さ
れていることが好ましい。ワードラインを低抵抗化する
ために、ワードラインがアルミニウム系メタル層、高融
点金属層又は高融点金属シリサイド層からなることが好
ましい。メモリトランジスタのゲート電極のうち、ワー
ドラインと電気的に接続されていないゲート電極には電
子が注入されてそのメモリトランジスタトランジスタの
しきい値電圧が高められていることが好ましい。

【０００７】本発明の製造方法は、以下の工程（Ａ）か
ら（Ｅ）を含んでいる。（Ａ）半導体基板表面のメモリ
領域にゲート絶縁膜を介してポリシリコン層又はポリサ
イド層を導電体層として形成し、互いに平行で等間隔の
帯状部分をもつ開口を形成するように、その導電体層を
リソグラフィーとエッチングによりパターン化する工
程、（Ｂ）その導電体層のパターンをマスクとして、ビ
ットラインを構成するための不純物を基板にイオン注入
する工程、（Ｃ）その導電体層のうち、メモリトランジ
スタのゲート電極となる部分のみが残るように、リソグ
ラフィーとエッチングによりパターン化する工程、
（Ｄ）第１の層間絶縁膜を形成し、記憶すべき情報に従
って、読みだしたときオンになるべきメモリトランジス
タのゲート電極上にコンタクトホールを形成する工程、
（Ｅ）第１の層間絶縁膜上からメタル膜を形成し、その
メタル膜にリソグラフィーとエッチングによりパターン
化を施してワードラインとし、コンタクトホールを介し
てゲート電極と接続する工程。

【０００８】ビットラインを低抵抗化するために、工程
（Ｂ）と（Ｃ）の間で、導電体層パターンの側面に絶縁
物の側壁スペーサを形成し、ビットラインが形成される
基板表面及び導電体層の表面にシリサイド層を形成する
サリサイド工程を含んでいるのが好ましい。

【０００９】本発明は、周辺回路部のトランジスタも同
一基板に同時に形成する方法にも適用されるものであ
る。その際、工程（Ｄ）のコンタクトホール形成は周辺
回路部でも同時に行ない、工程（Ｅ）のメタル膜のパタ
ーン化により周辺回路部では第１層目のメタル配線を形
成するようにして工程数を少なく抑えることができる。
また、工程（Ｄ）のコンタクトホール形成は周辺回路部
のコンタクトホール形成とは異なる工程で行なうように
してもよい。これにより、メモリ領域のコンタクトホー
ルの形成工程を最適化することができるので、コンタク
トホールをゲート電極にオーバーラップした構造にする
ことができ、すなわちゲート電極を小さくすることがで
きるので、微細化に有利となる。その場合には、工程
（Ｅ）のメタル膜は高融点金属膜又は高融点金属シリサ
イド膜とし、それをパターン化して得られるメタル配線
はメモリ領域に特有で、周辺回路部ではそれとは別のメ
タル層によりメタル配線を形成する。

【００１０】製品の仕様決定から製品完成までの期間を
短縮するためには、第１の層間絶縁膜の形成までを行な
った半導体基板ウエハをマスタスライスとして用意して
おき、ユーザからの仕様に応じ記憶すべき情報に従って
メモリトランジスタのゲート電極上のコンタクトホール
形成から始めるマスタスライス方式を採用するのが好ま
しい。

【００１１】

【作用】メモリトランジスタではゲート電極はワードラ
インとは別に形成されているためゲート電極を従来通り
ポリシリコン層やポリサイド層で形成し、ワードライン
はそれよりも低抵抗のアルミニウム系メタル層、高融点
金属層又は高融点金属シリサイド層とすることができ、
また、ビットラインの表面にシリサイド層を形成するこ
とができる。このようにビットラインとワードラインの
低抵抗化を図ることができるとともに、コア注入を行わ
ないので、コア注入にともなうデバイス特性の低下もな
くなり、高速ＲＯＭを実現することができる。

【００１２】

【実施例】図２は第１の実施例を表わす。（Ａ）は平面
図、（Ｂ）はそのＸ−Ｘ´線位置での断面図である。同
一基板上にメモリ領域と周辺回路とが形成されている
が、周辺回路は通常の構造をしているため、実施例では
メモリ領域のみを示す。Ｐ型シリコン基板２０の表面
で、フィールドドープ層２２とフィールド酸化膜２４で
分離されたメモリ領域には、紙面垂直方向に伸び互いに
平行で等間隔の帯状のＮ型拡散層２６が形成されてビッ
トラインを構成している。基板上にはビットライン２６
の伸びる方向と直交する方向で、面内方向に伸び、互い
に平行で等間隔に紙面垂直方向に配列された複数の帯状
の低抵抗メタル層からなるワードライン２８が形成され
ている。ワードライン２８はアルミニウム、アルミニウ
ムに僅かなシリコンなどを含んだアルミニウム合金、Ｔ
ｉやＭｏなどの高融点金属又はＷＳｉ₂などの高融点金
属シリサイドにて構成されている。ワードライン２８と
基板２０の間で、隣接ビットライン２６，２６間に挾ま
れた領域には基板２０との間にゲート酸化膜３０を介し
てポリシリコン層又はポリサイド層にてなるゲート電極
３２が形成されている。ゲート電極３２はメモリトラン
ジスタごとに分離された形状にパターン化されている。

【００１３】ゲート電極３２上からは層間絶縁膜として
シリコン酸化膜３４が形成されており、記憶すべき情報
にしたがって、そのメモリトランジスタが選択された時
にオンとなるべきもののゲート電極３２上にはコンタク
トホール３６が形成され、コンタクトホール３６を介し
てそのメモリトランジスタのゲート電極３２とワードラ
イン２８が接続されている。ワードライン２８上からは
ＰＳＧ（リンガラス）膜やＢＰＳＧ（ボロン・リンガラ
ス）膜などの第２の層間絶縁膜３８が形成され、層間絶
縁膜３８にはスルーホール４０が形成され、層間絶縁膜
３８上に形成された第２層目のアルミニウム合金などに
よるメタル配線がスルーホール４０を介してワードライ
ン２８と接続されている。ビットライン２６は隣接する
ものの一方がドレイン、他方がソースとなるように交互
に配置され、それぞれにも層間絶縁膜３４，３８のコン
タクトホール４４を介してメタル配線４２が接続されて
いる。

【００１４】図３は第２の実施例を表わしたものであ
る。その平面図は図２（Ａ）と同一である。図２の実施
例と異なる点は、ゲート電極の側面に高温酸化膜やシリ
コン窒化膜による側壁スペーサ４６が形成されており、
ゲート電極３２上には高融点金属シリサイド層４８が形
成され、ビットラインのＮ型拡散層２６の表面にも高融
点金属シリサイド層５０が形成されている点である。

【００１５】このような高融点金属シリサイド層４８，
５０を形成するプロセスは、サリサイドプロセスとして
知られており、側壁スペーサ４６を形成した後、露出し
たゲート電極３２の表面とＮ型拡散層２６の表面に高融
点金属膜を堆積し、熱処理により反応させてシリサイド
層４８，５０としたものである。

【００１６】図４は第１の製造方法を示したものであ
り、図２の実施例を製造する方法を表わしている。
（Ａ）から（Ｄ）は平面図によりそのプロセスを工程順
に表わしたものであり、（ａ）から（ｄ）は（Ａ）から
（Ｄ）のそれぞれの鎖線の位置での断面図を表わしたも
のである。（Ａ）Ｐ型シリコン基板２０にフィールドドープ層２２
とフィールド酸化膜２４を形成して周辺回路領域とメモ
リ領域を分離する。基板２０上に５０〜５００Åのゲー
ト酸化膜３０を形成した後、不純物導入により低抵抗化
されたポリシリコン膜又はポリサイド膜からなる導電体
層３２を１０００〜５０００Åの厚さに堆積し、リソグ
ラフィーとエッチングにより互いに平行で等間隔の帯状
部分をもつ開口部３３を形成する。これにより、メモリ
領域のビットライン部以外に導電体層３２が残る。ビッ
トラインのＮ型拡散層を形成するために、導電体層３２
のパターンをマスクとして、例えば砒素イオンを２０〜
１００ＫｅＶ、１×１０¹⁴〜１×１０¹⁶／ｃｍ²の条件
で基板２０に注入する。８ａは注入されたＮ型不純物で
ある。

【００１７】（Ｂ）全面を酸化した後、メモリトランジ
スタのゲート電極になる所にのみ導電体膜３２を残し、
それ以外の導電体膜をエッチングにより除去する。この
ときの熱処理により基板に注入されたＮ型不純物が活性
化し、ビットライン２６が形成される。

【００１８】（Ｃ）周辺トランジスタを形成した後、シ
リコン酸化膜３４を１０００〜１００００Åの厚さに堆
積する。このとき、隣接するゲート電極３２，３２間は
シリコン酸化膜３４が埋め込まれて平坦化されているこ
とが望ましい。ＲＯＭのコードにより、選択されたとき
にオンになるメモリトランジスタのゲート電極３２上の
みにコンタクトホール３６を形成する。このとき、周辺
回路部のコンタクトホールとビットラインのためのコン
タクトホール４４も同時に形成する。コンタクトホール
３２はこの実施例ではオーバエッチングによりビットラ
インの拡散層２６と導通しないようにするために、ゲー
ト電極３２と同一又はそれよりも小さい寸法に形成する
のが好ましい。その後、第１層目のアルミニウム合金膜
を堆積し、リソグラフィーとエッチングによりパターン
化を施すことによってメモリ領域ではワードライン２
８、周辺回路部では第１メタル配線層を形成する。

【００１９】（Ｄ）第２の層間絶縁膜３８をＰＳＧ膜や
ＢＰＳＧ膜により形成し、デンシファイにより表面を平
坦化した後、ワードライン２８のためのスルーホール４
０を形成する。その後、第２層目のアルミニウム合金膜
を堆積し、リソグラフィーとエッチングによりパターン
化することにより２層目のアルミニウム配線４２を形成
する。その後、通常のプロセスに従いパッシベーション
膜を形成する。

【００２０】このプロセスをマスタースライス方式で実
施するときは、工程（Ｃ）におけるシリコン酸化膜３４
の堆積とその表面平坦化のためデンシファイまでをマス
ター工程として行なっておき、そのウエハをマスタース
ライスとして用意しておく。その後、ユーザからの注文
があれば、カスタム工程は、仕様に応じ記憶すべき情報
に従って、コンタクトホール３６を形成する工程から始
めることができる。

【００２１】図４の方法は、プレーナセル構造でない通
常の１層ポリシリコン、２層メタル配線のマスクＲＯＭ
プロセスに比べると、導電体層３２の１回分のパターン
化とビットライン２６形成のためのイオン注入工程を追
加するだけですみ、微細でかつ高速動作可能なマスクＲ
ＯＭを実現することができる。

【００２２】図３の実施例のように、ビットライン２６
の表面とゲート電極３２の表面にそれぞれシリサイド層
５０，４６を設けた構造にするには、図４の工程（Ｂ）
の後、高温酸化膜を形成し、エッチバックを施して側壁
スペーサ４６を形成し、その後、全面にタングステンや
チタン、モリブデンなどの高融点金属膜を堆積し、熱処
理を施してシリサイド層５０，４８を形成した後、未反
応の高融点金属をエッチング液により除去する工程を追
加すればよい。

【００２３】図４の製造方法はＲＯＭコードのためのコ
ンタクトホール３６と周辺回路のコンタクトホールを同
じ工程で形成する例であるが、それらのコンタクトホー
ルを別の工程で形成するようにした実施例を第２の製造
方法として説明する。図面は図４を利用する。（Ａ）と
（Ｂ）の工程は第１の製造方法と同じである。

【００２４】（Ｃ）周辺トランジスタを形成した後、シ
リコン酸化膜をＣＶＤ法により５００〜３０００Åの厚
さに堆積し、ＲＯＭコードにより選択されてオンとなる
メモリトランジスタのゲート電極上にのみコンタクトホ
ール３６を形成する。このとき周辺回路ではコンタクト
ホールは形成しない。次に、タングステンなどの高融点
金属膜又はタングステンシリサイドなどの高融点金属シ
リサイド膜を堆積した後、パターン化を施してワードラ
イン２８を形成する。このワードライン２８となる配線
はメモリ領域のみに形成し、周辺回路では形成しない。

【００２５】（Ｄ）層間絶縁膜３８としてＰＳＧ膜又は
ＢＰＳＧ膜を５０００〜８０００Åの厚さに堆積した
後、デンシファイを行なって平坦化する。その後、コン
タクトホール４０，４４を形成するが、このとき周辺回
路のコンタクトホールを同時に形成する。その後、２層
目メタル配線４２を形成し、バッシベーション膜を形成
する。

【００２６】第１の製造方法ではコンタクトホール３６
は周辺回路部のコンタクトホールと同時に形成されるた
め、ゲート電極３２をはみ出して形成されると下地の基
板又はビットラインの拡散層２６と短絡する危険性があ
るので、ゲート電極３２をコンタクトホールの大きさよ
り大きくする必要があった。しかし、第２の製造方法で
は、コンタクトホール３６は周辺回路のコンタクトホー
ルとは独立した工程で形成するため、コンタクトホール
３２のエッチングをゲート電極３２と接触し、拡散層２
６には接触しないような深さに最適化することができる
ため、コンタクトホールをゲート電極３２にオーバーラ
ップした構造にすることができ、すなわちゲート電極３
２を小さくすることができるので、さらに微細化を図る
ことができる。この第２の製造方法をマスタースライス
方式に適用する場合も、シリコン酸化膜３４を堆積した
段階までをマスター工程とすることができる。

【００２７】図２及び図３に示したメモリトランジスタ
では、ワードライン２８と接続されないビットのゲート
電極３２はフローティング状態となっているため、電気
的に不安定である。そこで、すべてのプロセス工程を完
了した後、複数のビットライン２６又はビットラインに
つながるメタル配線に、隣接するビットラインの一方が
ＧＮＤ電位、他方が正電位（例えば５〜１５Ｖ）となる
ように、ビットライン２６に交互にＧＮＤ電位と正電位
を与え、ワードライン２８には１０Ｖ以上の高電位を与
えることにより、フローティング状態のゲート電極３２
にチャネルホットエレクトロンを注入させるのが好まし
い。

【００２８】他の方法として、ビットライン２８をＧＮ
Ｄ電位又はフローティング状態とし、ワードライン２８
のみを１０Ｖ以上の高電位とすることにより、Ｆ−Ｎ
（ファウラー・ノルドハイム）トンネリングにより電子
をフローティング状態のゲート電極３２に注入してもよ
い。このように、フローティング状態のゲート電極のみ
に電子を注入して保持させることにより、これらのビッ
トのメモリトランジスタのしきい値電圧がワードライン
２８と電気的に接続されているビットのメモリトランジ
スタのしきい値電圧より正側に高くなり、安定化させる
ことができる。このフローティング状態のメモリトラン
ジスタのしきい値電圧はＶｃｃ以上とすることが望まし
い。

【００２９】

【発明の効果】本発明ではワードラインをアルミニウム
や高融点金属シリサイドなどの低抵抗なメタル層とする
ことができるので、ワードラインが低抵抗となる。しか
もゲート電極の下部は従来通りのＮ型ポリシリコンであ
るため、仕事関数によるトランジスタ特性の変動はな
い。ＲＯＭコード書込みにコア注入を用いないため、コ
ア注入による接合リークや接合容量の増加がない。また
隣接するメモリトランジスタのコア注入のまわり込みに
よる駆動電流の低下もない。そのため、メモリトランジ
スタの特性低下を抑えることができる。コア注入方式と
異なり、完全にオフ状態のメモリトランジスタができる
ため、ワードラインの電圧を上げ、駆動電流を増やすこ
とができる。サリサイド技術が通常プロセスと同様に使
用できるため、ビットラインの抵抗を下げることができ
る。以上の結果として、高速のマスクＲＯＭを実現する
ことができる。

【図面の簡単な説明】

【図１】従来のプレーナ構造のマスクＲＯＭを示す断面
図である。

【図２】一実施例のプレーナ構造のマスクＲＯＭを示す
断面図である。

【図３】他の実施例のプレーナ構造のマスクＲＯＭを示
す断面図である。

【図４】製造方法を示す一実施例を示す図であり、
（Ａ）から（Ｄ）は平面図によりそのプロセスを工程順
に表わしたものであり、（ａ）から（ｄ）は（Ａ）から
（Ｄ）のそれぞれの鎖線の位置での断面図を表わしたも
のである。

【符号の説明】

２０Ｐ型シリコン基板２６ビットラインのＮ型拡散層２８ワードライン３０ゲート酸化膜３２ゲート電極３４，３８層間絶縁膜３６ＲＯＭコード書込みのためのコンタクトホール

Claims

【特許請求の範囲】

【請求項１】半導体基板表面に互いに平行で等間隔に
帯状の不純物拡散層が形成されてビットラインが構成さ
れ、その基板上には前記不純物拡散層と交差する方向の
互いに平行で等間隔の複数の帯状低抵抗メタル層からな
るワードラインが形成され、ワードラインと基板との間
で隣接ビットライン間に挾まれた領域には基板との間に
ゲート絶縁膜を介してポリシリコン層又はポリサイド層
にてなるゲート電極が形成されて、それぞれに分離した
ゲート電極をもつＭＯＳトランジスタからなるメモリト
ランジスタアレイが構成されており、メモリトランジスタのゲート電極とワードラインの間
は、記憶すべき情報に従って、コンタクトにより電気的
に接続されているか、又は絶縁物層を介して絶縁されて
いることを特徴とするリード・オンリ・メモリ装置。
【請求項２】ビットラインの不純物拡散層表面にはシ
リサイド層が形成されている請求項１に記載のリード・
オンリ・メモリ装置。
【請求項３】ワードラインがアルミニウム系メタル
層、高融点金属層又は高融点金属シリサイド層からなる
請求項１に記載のリード・オンリ・メモリ装置。
【請求項４】メモリトランジスタのゲート電極のうち
ワードラインと電気的に接続されていないゲート電極に
は電子が注入されてそのメモリトランジスタトランジス
タのしきい値電圧が高められている請求項１に記載のリ
ード・オンリ・メモリ装置。
【請求項５】以下の工程（Ａ）から（Ｅ）を含むリー
ド・オンリ・メモリ装置の製造方法。（Ａ）半導体基板表面のメモリ領域にゲート絶縁膜を介
してポリシリコン層又はポリサイド層を導電体層として
形成し、互いに平行で等間隔の帯状部分をもつ開口を形
成するように、その導電体層をリソグラフィーとエッチ
ングによりパターン化する工程、（Ｂ）前記導電体層のパターンをマスクとして、ビット
ラインを構成するための不純物を基板にイオン注入する
工程、（Ｃ）前記導電体層のうち、メモリトランジスタのゲー
ト電極となる部分のみが残るように、リソグラフィーと
エッチングによりパターン化する工程、（Ｄ）第１の層間絶縁膜を形成し、記憶すべき情報に従
って、読みだしたときオンになるべきメモリトランジス
タのゲート電極上にコンタクトホールを形成する工程、（Ｅ）第１の層間絶縁膜上からメタル膜を形成し、その
メタル膜にリソグラフィーとエッチングによりパターン
化を施してワードラインとし、前記コンタクトホールを
介してゲート電極と接続する工程。
【請求項６】前記工程（Ｂ）と（Ｃ）の間で、前記導
電体層パターンの側面に絶縁物の側壁スペーサを形成
し、ビットラインが形成される基板表面及び前記導電体
層の表面にシリサイド層を形成するサリサイド工程を含
む請求項５に記載のリード・オンリ・メモリ装置の製造
方法。
【請求項７】周辺回路部のトランジスタも同一基板に
同時に形成する方法であり、前記工程（Ｄ）のコンタクトホール形成は周辺回路部で
も同時に行なわれ、前記工程（Ｅ）のメタル膜のパターン化により周辺回路
部では第１層目のメタル配線が形成される請求項５又は
６に記載のリード・オンリ・メモリ装置の製造方法。
【請求項８】周辺回路部のトランジスタも同一基板に
同時に形成する方法であり、前記工程（Ｄ）のコンタクトホール形成は周辺回路部の
コンタクトホール形成とは異なる工程で行なわれ、前記工程（Ｅ）のメタル膜は高融点金属膜又は高融点金
属シリサイド膜であり、それをパターン化して得られる
メタル配線はメモリ領域に特有で、周辺回路部ではそれ
とは別のメタル層によりメタル配線が形成される請求項
５又は６に記載のリード・オンリ・メモリ装置の製造方
法。
【請求項９】第１の層間絶縁膜の形成までを行なった
半導体基板ウエハをマスタスライスとして用意してお
き、ユーザからの仕様に応じ記憶すべき情報に従ってメ
モリトランジスタのゲート電極上のコンタクトホール形
成から始めるマスタスライス方式である請求項５，６，
７又は８に記載のリード・オンリ・メモリ装置の製造方
法。