JPH09283721A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH09283721A JPH09283721A JP8087841A JP8784196A JPH09283721A JP H09283721 A JPH09283721 A JP H09283721A JP 8087841 A JP8087841 A JP 8087841A JP 8784196 A JP8784196 A JP 8784196A JP H09283721 A JPH09283721 A JP H09283721A
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Abstract
(57)【要約】
【課題】 容量絶縁膜を強誘電体材料で構成した容量素
子の耐圧劣化を防止する。 【解決手段】 容量素子を酸化ルテニウム膜（導電性金
属酸化物層）からなる下部電極１２Ａと、この下部電極
１２Ａ上に形成したチタン酸ストロンチウム膜（強誘電
体材料）１３からなる容量絶縁膜と、この容量絶縁膜上
に形成した酸化ルテニウム膜（導電性金属酸化物層）か
らなる上部電極１４Ａとで構成することにより、容量素
子の耐圧劣化の原因となる容量絶縁膜と金属電極との界
面での酸化還元反応を抑制する。
子の耐圧劣化を防止する。 【解決手段】 容量素子を酸化ルテニウム膜（導電性金
属酸化物層）からなる下部電極１２Ａと、この下部電極
１２Ａ上に形成したチタン酸ストロンチウム膜（強誘電
体材料）１３からなる容量絶縁膜と、この容量絶縁膜上
に形成した酸化ルテニウム膜（導電性金属酸化物層）か
らなる上部電極１４Ａとで構成することにより、容量素
子の耐圧劣化の原因となる容量絶縁膜と金属電極との界
面での酸化還元反応を抑制する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置および
その製造技術に関し、特に、容量絶縁膜を強誘電体材料
で構成した容量素子を備えた半導体装置に適用して有効
な技術に関するものである。
その製造技術に関し、特に、容量絶縁膜を強誘電体材料
で構成した容量素子を備えた半導体装置に適用して有効
な技術に関するものである。
【０００２】
【従来の技術】近年の大容量ＤＲＡＭは、メモリセルの
微細化に伴う情報蓄積用容量素子の蓄積電荷量（Ｃs)の
減少を補うために、情報蓄積用容量素子をメモリセル選
択用ＭＩＳＦＥＴの上部に配置するスタックド・キャパ
シタ(stacked capacitor) 構造を採用している。また、
情報蓄積用容量素子の下部電極（蓄積電極）をフィン形
あるいは円筒（クラウン）形に加工してその表面積を大
きくしたり、容量絶縁膜を高誘電体材料で構成したりす
ることも行われている。
微細化に伴う情報蓄積用容量素子の蓄積電荷量（Ｃs)の
減少を補うために、情報蓄積用容量素子をメモリセル選
択用ＭＩＳＦＥＴの上部に配置するスタックド・キャパ
シタ(stacked capacitor) 構造を採用している。また、
情報蓄積用容量素子の下部電極（蓄積電極）をフィン形
あるいは円筒（クラウン）形に加工してその表面積を大
きくしたり、容量絶縁膜を高誘電体材料で構成したりす
ることも行われている。
【０００３】従来、容量絶縁膜用の高誘電体材料として
は、比誘電率が２０〜２５の五酸化タンタル（Ｔａ2 Ｏ
5)が知られているが、最近では比誘電率が５００程度の
チタン酸バリウム（ＢａＴｉＯ3)、チタン酸ストロンチ
ウム（ＳｒＴｉＯ3)といった強誘電体材料を用いる試み
が精力的に進められている。また、これらの強誘電体材
料は、ＤＲＡＭのみならず不揮発性メモリ（ＦＲＡＭ）
の容量素子や、単体の薄膜コンデンサなどへの適用も進
められている。
は、比誘電率が２０〜２５の五酸化タンタル（Ｔａ2 Ｏ
5)が知られているが、最近では比誘電率が５００程度の
チタン酸バリウム（ＢａＴｉＯ3)、チタン酸ストロンチ
ウム（ＳｒＴｉＯ3)といった強誘電体材料を用いる試み
が精力的に進められている。また、これらの強誘電体材
料は、ＤＲＡＭのみならず不揮発性メモリ（ＦＲＡＭ）
の容量素子や、単体の薄膜コンデンサなどへの適用も進
められている。
【０００４】ＤＲＡＭの情報蓄積用容量素子は、半導体
基板上に下部電極、容量絶縁膜、上部電極（プレート電
極）を順次積層して形成される。下部電極材料には、他
のプロセスとの整合性の観点から多結晶シリコン膜が使
用されている。また、上部電極材料には多結晶シリコン
膜の他、Ｗ膜やＴｉＮ膜などの高融点金属材料が使用さ
れている。容量絶縁膜に強誘電体材料を使用する場合に
は、多結晶シリコン膜（下部電極）上に強誘電体膜を堆
積した後、所望の誘電特性を得るために４５０℃以上の
温度で熱処理を行って膜を結晶化させる必要がある。
基板上に下部電極、容量絶縁膜、上部電極（プレート電
極）を順次積層して形成される。下部電極材料には、他
のプロセスとの整合性の観点から多結晶シリコン膜が使
用されている。また、上部電極材料には多結晶シリコン
膜の他、Ｗ膜やＴｉＮ膜などの高融点金属材料が使用さ
れている。容量絶縁膜に強誘電体材料を使用する場合に
は、多結晶シリコン膜（下部電極）上に強誘電体膜を堆
積した後、所望の誘電特性を得るために４５０℃以上の
温度で熱処理を行って膜を結晶化させる必要がある。
【０００５】ところが、多結晶シリコン膜上に堆積した
強誘電体膜を熱処理すると、両者の界面に比誘電率の低
い酸化シリコン膜が形成されるため、容量絶縁膜の実効
的な比誘電率が低下するという問題が生じる。その対策
として、下部電極と上部電極を共に金属材料で構成する
ＭＩＭ(Metal Insulator Metal) 構造の容量素子が検討
されている。
強誘電体膜を熱処理すると、両者の界面に比誘電率の低
い酸化シリコン膜が形成されるため、容量絶縁膜の実効
的な比誘電率が低下するという問題が生じる。その対策
として、下部電極と上部電極を共に金属材料で構成する
ＭＩＭ(Metal Insulator Metal) 構造の容量素子が検討
されている。
【０００６】例えば特開平３−２５７８５８号公報に
は、下部電極材料に白金族金属またはその酸化物もしく
はシリサイドを使用し、その上部にチタン酸バリウムや
チタン酸ストロンチウムなどの強誘電体膜を堆積するこ
とで高誘電率の薄膜コンデンサを実現する技術が記載さ
れている。下部電極用の白金族金属としては、レニウム
（Ｒｅ）、オスミウム（Ｏｓ）、ロジウム（Ｒｈ）およ
びイリジウム（Ｉｒ）が好適であるとされている。
は、下部電極材料に白金族金属またはその酸化物もしく
はシリサイドを使用し、その上部にチタン酸バリウムや
チタン酸ストロンチウムなどの強誘電体膜を堆積するこ
とで高誘電率の薄膜コンデンサを実現する技術が記載さ
れている。下部電極用の白金族金属としては、レニウム
（Ｒｅ）、オスミウム（Ｏｓ）、ロジウム（Ｒｈ）およ
びイリジウム（Ｉｒ）が好適であるとされている。
【０００７】
【発明が解決しようとする課題】本発明者は、下部電極
と上部電極を金属材料で構成し、容量絶縁膜を強誘電体
材料で構成した容量素子を製造しようとした場合には、
次のような問題が生じることを見出した。
と上部電極を金属材料で構成し、容量絶縁膜を強誘電体
材料で構成した容量素子を製造しようとした場合には、
次のような問題が生じることを見出した。
【０００８】上記容量素子の耐圧は、図１４（ａ）に示
すように、強誘電体膜と金属電極との界面に形成される
ショットキ障壁（ΦA およびΦB)の高さによって決ま
る。このとき、電極が酸化され易い金属材料（ここでは
Ｍｏ（モリブデン）を例示している）で構成されている
と、容量素子を形成した後の工程で何らかの熱処理が行
われた際などに金属電極と強誘電体膜との界面に酸化還
元反応が生じ、金属電極と接した部分の強誘電体膜に酸
素欠損層が形成されることが判った。この酸素欠損層
は、図１４（ｂ）に示すように、ドナー準位を形成する
ためにショットキ障壁（ΦB)が低下（Φ'B) し、結果と
して容量素子の耐圧劣化、ひいてはリーク電流の増大を
引き起こす。
すように、強誘電体膜と金属電極との界面に形成される
ショットキ障壁（ΦA およびΦB)の高さによって決ま
る。このとき、電極が酸化され易い金属材料（ここでは
Ｍｏ（モリブデン）を例示している）で構成されている
と、容量素子を形成した後の工程で何らかの熱処理が行
われた際などに金属電極と強誘電体膜との界面に酸化還
元反応が生じ、金属電極と接した部分の強誘電体膜に酸
素欠損層が形成されることが判った。この酸素欠損層
は、図１４（ｂ）に示すように、ドナー準位を形成する
ためにショットキ障壁（ΦB)が低下（Φ'B) し、結果と
して容量素子の耐圧劣化、ひいてはリーク電流の増大を
引き起こす。
【０００９】また、電極上に強誘電体膜を堆積した後、
膜を結晶化させるための熱処理を行った際にも、強誘電
体膜の表面から大気中に酸素が放出され、上述したもの
と同様の酸素欠損層が形成される結果、耐圧が劣化する
ことが判った。
膜を結晶化させるための熱処理を行った際にも、強誘電
体膜の表面から大気中に酸素が放出され、上述したもの
と同様の酸素欠損層が形成される結果、耐圧が劣化する
ことが判った。
【００１０】さらに、電極材料に白金族金属を使用した
場合にも、上記のような酸素欠損層が形成され易いこと
が判った。これは、白金族金属が酸化還元反応の触媒と
して働き、さらにガスを透過し易い性質を備えているた
め、白金族金属の電極を挟んで強誘電体膜と反対側に酸
化され易い物質が存在すると、強誘電体膜中の酸素が反
応により放出され、電極を透過してこの物質の側に拡散
するためと考えられる。例えばシリコン（Ｓｉ）基板上
に白金族金属の下部電極を形成し、その上に強誘電体膜
を堆積すると、強誘電体膜中の酸素が下部電極を透過し
て基板側に拡散し、シリコンと反応するために強誘電体
膜に酸素欠損層が形成される。
場合にも、上記のような酸素欠損層が形成され易いこと
が判った。これは、白金族金属が酸化還元反応の触媒と
して働き、さらにガスを透過し易い性質を備えているた
め、白金族金属の電極を挟んで強誘電体膜と反対側に酸
化され易い物質が存在すると、強誘電体膜中の酸素が反
応により放出され、電極を透過してこの物質の側に拡散
するためと考えられる。例えばシリコン（Ｓｉ）基板上
に白金族金属の下部電極を形成し、その上に強誘電体膜
を堆積すると、強誘電体膜中の酸素が下部電極を透過し
て基板側に拡散し、シリコンと反応するために強誘電体
膜に酸素欠損層が形成される。
【００１１】従って、容量絶縁膜を強誘電体材料で構成
した容量素子の耐圧劣化を防ぐためには、その製造過程
で上記のような酸素欠損層が形成されるのを防ぐ技術が
不可欠となる。
した容量素子の耐圧劣化を防ぐためには、その製造過程
で上記のような酸素欠損層が形成されるのを防ぐ技術が
不可欠となる。
【００１２】本発明の目的は、容量絶縁膜を強誘電体材
料で構成した容量素子の耐圧劣化を防止し、高誘電率で
高品質の容量素子を実現することのできる技術を提供す
ることにある。
料で構成した容量素子の耐圧劣化を防止し、高誘電率で
高品質の容量素子を実現することのできる技術を提供す
ることにある。
【００１３】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【００１４】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
【００１５】（１）本発明の半導体装置は、基板上に下
部電極、強誘電体材料からなる容量絶縁膜および上部電
極を順次形成して構成された容量素子を備え、前記容量
素子の上部電極は、導電性金属酸化物層からなる。
部電極、強誘電体材料からなる容量絶縁膜および上部電
極を順次形成して構成された容量素子を備え、前記容量
素子の上部電極は、導電性金属酸化物層からなる。
【００１６】（２）本発明の半導体装置は、基板上に下
部電極、強誘電体材料からなる容量絶縁膜および上部電
極を順次形成して構成された容量素子を備え、前記容量
素子の上部電極は、金属層と導電性金属酸化物層との積
層構造で構成され、前記金属層は、前記容量絶縁膜と界
面を接して配置されている。
部電極、強誘電体材料からなる容量絶縁膜および上部電
極を順次形成して構成された容量素子を備え、前記容量
素子の上部電極は、金属層と導電性金属酸化物層との積
層構造で構成され、前記金属層は、前記容量絶縁膜と界
面を接して配置されている。
【００１７】（３）本発明の半導体装置は、基板上に下
部電極、強誘電体材料からなる容量絶縁膜および上部電
極を順次形成して構成された容量素子を備え、前記容量
素子の上部電極は、金属層と絶縁性酸化物層との積層構
造で構成され、前記金属層は、前記容量絶縁膜と界面を
接して配置されている。
部電極、強誘電体材料からなる容量絶縁膜および上部電
極を順次形成して構成された容量素子を備え、前記容量
素子の上部電極は、金属層と絶縁性酸化物層との積層構
造で構成され、前記金属層は、前記容量絶縁膜と界面を
接して配置されている。
【００１８】（４）本発明の半導体装置の製造方法は、
前記容量素子の形成に際し、基板上に前記下部電極を形
成する工程と、前記下部電極上に前記強誘電体材料から
なる容量絶縁膜を堆積する工程と、前記容量絶縁膜上に
前記上部電極を形成する工程と、前記上部電極を形成し
た後に前記容量絶縁膜を結晶化するための熱処理を行う
工程とを含んでいる。
前記容量素子の形成に際し、基板上に前記下部電極を形
成する工程と、前記下部電極上に前記強誘電体材料から
なる容量絶縁膜を堆積する工程と、前記容量絶縁膜上に
前記上部電極を形成する工程と、前記上部電極を形成し
た後に前記容量絶縁膜を結晶化するための熱処理を行う
工程とを含んでいる。
【００１９】上記した手段（１）によれば、電極を導電
性金属酸化物層で構成することにより、電極と容量絶縁
膜との界面に酸化還元反応が生じることがないので、酸
素欠損層の形成を防ぐことができる。
性金属酸化物層で構成することにより、電極と容量絶縁
膜との界面に酸化還元反応が生じることがないので、酸
素欠損層の形成を防ぐことができる。
【００２０】上記した手段（２）によれば、電極の一部
を構成する金属層を挟んで容量絶縁膜と反対側に導電性
金属酸化物層を配置することにより、金属層に接した容
量絶縁膜中の界面付近の酸素が電極を透過することがな
いので、酸素欠損層の形成を防ぐことができる。
を構成する金属層を挟んで容量絶縁膜と反対側に導電性
金属酸化物層を配置することにより、金属層に接した容
量絶縁膜中の界面付近の酸素が電極を透過することがな
いので、酸素欠損層の形成を防ぐことができる。
【００２１】上記した手段（３）によれば、電極の一部
を構成する金属層を挟んで容量絶縁膜と反対側に絶縁性
酸化物層を配置することにより、金属層に接した容量絶
縁膜中の界面付近の酸素が電極を透過することがないの
で、酸素欠損層の形成を防ぐことができる。
を構成する金属層を挟んで容量絶縁膜と反対側に絶縁性
酸化物層を配置することにより、金属層に接した容量絶
縁膜中の界面付近の酸素が電極を透過することがないの
で、酸素欠損層の形成を防ぐことができる。
【００２２】上記した手段（４）によれば、熱処理時に
容量絶縁膜の表面が電極で覆われているため、容量絶縁
膜の表面から大気中に酸素が放出されることがないの
で、酸素欠損層の形成を防ぐことができる。
容量絶縁膜の表面が電極で覆われているため、容量絶縁
膜の表面から大気中に酸素が放出されることがないの
で、酸素欠損層の形成を防ぐことができる。
【００２３】
【発明の実施の形態】以下、本発明の実施の形態を図面
を用いて詳述する。なお、実施の形態を説明するための
全図において同一機能を有するものは同一の符号を付
し、その繰り返しの説明は省略する。
を用いて詳述する。なお、実施の形態を説明するための
全図において同一機能を有するものは同一の符号を付
し、その繰り返しの説明は省略する。
【００２４】（実施の形態１）本実施の形態は、メモリ
セル選択用ＭＩＳＦＥＴの上部に情報蓄積用容量素子を
配置するスタックド・キャパシタ構造のメモリセルを備
えたＤＲＡＭに適用したものである。このメモリセル
は、情報蓄積用容量素子の下部電極と上部電極をそれぞ
れ導電性金属酸化物で構成し、容量絶縁膜を強誘電体材
料で構成する。
セル選択用ＭＩＳＦＥＴの上部に情報蓄積用容量素子を
配置するスタックド・キャパシタ構造のメモリセルを備
えたＤＲＡＭに適用したものである。このメモリセル
は、情報蓄積用容量素子の下部電極と上部電極をそれぞ
れ導電性金属酸化物で構成し、容量絶縁膜を強誘電体材
料で構成する。
【００２５】このメモリセルを形成するには、まず図１
に示すように、ｐ型の単結晶シリコンからなる半導体基
板１の主面にｐ型不純物（ホウ素）をイオン注入法で打
込んでｐ型ウエル２を形成した後、周知のＬＯＣＯＳ法
でｐ型ウエル２の表面の素子分離領域にフィールド酸化
膜３を形成し、次いで素子形成領域にゲート酸化膜４を
形成する。次に、フィールド酸化膜３の下部を含むｐ型
ウエル２内にｐ型不純物（ホウ素）をイオン注入法で打
込んで素子分離用のｐ型チャネルストッパ層５を形成す
る。
に示すように、ｐ型の単結晶シリコンからなる半導体基
板１の主面にｐ型不純物（ホウ素）をイオン注入法で打
込んでｐ型ウエル２を形成した後、周知のＬＯＣＯＳ法
でｐ型ウエル２の表面の素子分離領域にフィールド酸化
膜３を形成し、次いで素子形成領域にゲート酸化膜４を
形成する。次に、フィールド酸化膜３の下部を含むｐ型
ウエル２内にｐ型不純物（ホウ素）をイオン注入法で打
込んで素子分離用のｐ型チャネルストッパ層５を形成す
る。
【００２６】次に、図２に示すように、ゲート酸化膜４
上にメモリセル選択用ＭＩＳＦＥＴのゲート電極６を形
成する。このゲート電極６は、メモリセルのワード線Ｗ
Ｌを兼ねている。ゲート電極６（ワード線ＷＬ）は、ｐ
型ウエル２上にＣＶＤ法で多結晶シリコン膜（または多
結晶シリコン膜と高融点金属シリサイド膜とを積層した
ポリサイド膜）と酸化シリコン膜７とを堆積し、フォト
レジストをマスクにしたエッチングでこれらの膜をパタ
ーニングして形成する。
上にメモリセル選択用ＭＩＳＦＥＴのゲート電極６を形
成する。このゲート電極６は、メモリセルのワード線Ｗ
Ｌを兼ねている。ゲート電極６（ワード線ＷＬ）は、ｐ
型ウエル２上にＣＶＤ法で多結晶シリコン膜（または多
結晶シリコン膜と高融点金属シリサイド膜とを積層した
ポリサイド膜）と酸化シリコン膜７とを堆積し、フォト
レジストをマスクにしたエッチングでこれらの膜をパタ
ーニングして形成する。
【００２７】次に、図３に示すように、ｐ型ウエル２に
ｎ型不純物（リン）を打込んでメモリセル選択用ＭＩＳ
ＦＥＴのｎ型半導体領域８（ソース領域、ドレイン領
域）を形成した後、図４に示すように、ゲート電極６
（ワード線ＷＬ）の側壁にサイドウォールスペーサ９を
形成し、次いでｐ型ウエル２の全面にＣＶＤ法で酸化シ
リコン膜１０を堆積する。サイドウォールスペーサ９
は、ｐ型ウエル２の全面にＣＶＤ法で堆積した酸化シリ
コン膜を反応性イオンエッチング法でパターニングして
形成する。
ｎ型不純物（リン）を打込んでメモリセル選択用ＭＩＳ
ＦＥＴのｎ型半導体領域８（ソース領域、ドレイン領
域）を形成した後、図４に示すように、ゲート電極６
（ワード線ＷＬ）の側壁にサイドウォールスペーサ９を
形成し、次いでｐ型ウエル２の全面にＣＶＤ法で酸化シ
リコン膜１０を堆積する。サイドウォールスペーサ９
は、ｐ型ウエル２の全面にＣＶＤ法で堆積した酸化シリ
コン膜を反応性イオンエッチング法でパターニングして
形成する。
【００２８】次に、図５に示すように、メモリセル選択
用ＭＩＳＦＥＴのソース領域、ドレイン領域の一方の上
部の酸化シリコン膜１０およびゲート酸化膜４をエッチ
ングして接続孔１１を形成した後、酸化シリコン膜１０
の上部に酸化ルテニウム（ＲｕＯ2)膜（導電性金属酸化
物層）１２を堆積する。酸化ルテニウム膜１２の堆積に
は静止対向型マグネトロン高周波スパッタリング装置を
使用し、スパッタ・ターゲットには純度９9.９％のルテ
ニウムを使用する。放電ガスはアルゴン（Ａｒ）と酸素
（Ｏ2)の混合ガスを使用し、酸素流量を全流量の５０％
に固定する。成膜時の圧力は0.４パスカル（Ｐａ）、放
電電力は４Ｗ／cm2 、基板温度は室温〜３００℃程度と
する。酸化ルテニウム膜１２の膜厚は２００nm程度とす
る。
用ＭＩＳＦＥＴのソース領域、ドレイン領域の一方の上
部の酸化シリコン膜１０およびゲート酸化膜４をエッチ
ングして接続孔１１を形成した後、酸化シリコン膜１０
の上部に酸化ルテニウム（ＲｕＯ2)膜（導電性金属酸化
物層）１２を堆積する。酸化ルテニウム膜１２の堆積に
は静止対向型マグネトロン高周波スパッタリング装置を
使用し、スパッタ・ターゲットには純度９9.９％のルテ
ニウムを使用する。放電ガスはアルゴン（Ａｒ）と酸素
（Ｏ2)の混合ガスを使用し、酸素流量を全流量の５０％
に固定する。成膜時の圧力は0.４パスカル（Ｐａ）、放
電電力は４Ｗ／cm2 、基板温度は室温〜３００℃程度と
する。酸化ルテニウム膜１２の膜厚は２００nm程度とす
る。
【００２９】次に、図６に示すように、フォトレジスト
をマスクにし、ハロゲン化合物ガスを用いたドライエッ
チングで酸化ルテニウム膜１２をパターニングすること
により、情報蓄積用容量素子の下部電極１２Ａを形成す
る。この下部電極１２Ａは、接続孔１１を通じてメモリ
セル選択用ＭＩＳＦＥＴのソース領域、ドレイン領域の
一方に接続される。
をマスクにし、ハロゲン化合物ガスを用いたドライエッ
チングで酸化ルテニウム膜１２をパターニングすること
により、情報蓄積用容量素子の下部電極１２Ａを形成す
る。この下部電極１２Ａは、接続孔１１を通じてメモリ
セル選択用ＭＩＳＦＥＴのソース領域、ドレイン領域の
一方に接続される。
【００３０】次に、図７に示すように、下部電極１２Ａ
の上部に膜厚２０〜３００nm程度のチタン酸ストロンチ
ウム（ＳｒＴｉＯ3)膜１３を堆積する。情報蓄積用容量
素子の容量絶縁膜を構成するこのチタン酸ストロンチウ
ム膜１３の堆積には、静止対向型マグネトロン高周波ス
パッタリング装置を使用し、スパッタ・ターゲットには
純度９9.９９％のチタン酸ストロンチウムを使用する。
放電ガスはＡｒと酸素の混合ガスを使用し、酸素流量を
全流量の５０％に固定する。成膜時の圧力は0.４パスカ
ル（Ｐａ）、放電電力は２Ｗ／cm2 、基板温度は室温〜
３００℃程度とする。
の上部に膜厚２０〜３００nm程度のチタン酸ストロンチ
ウム（ＳｒＴｉＯ3)膜１３を堆積する。情報蓄積用容量
素子の容量絶縁膜を構成するこのチタン酸ストロンチウ
ム膜１３の堆積には、静止対向型マグネトロン高周波ス
パッタリング装置を使用し、スパッタ・ターゲットには
純度９9.９９％のチタン酸ストロンチウムを使用する。
放電ガスはＡｒと酸素の混合ガスを使用し、酸素流量を
全流量の５０％に固定する。成膜時の圧力は0.４パスカ
ル（Ｐａ）、放電電力は２Ｗ／cm2 、基板温度は室温〜
３００℃程度とする。
【００３１】次に、図８に示すように、チタン酸ストロ
ンチウム膜１３の上部に膜厚３００nm程度の酸化ルテニ
ウム膜（導電性金属酸化物層）１４を堆積した後、半導
体基板１を熱処理してチタン酸ストロンチウム膜１３を
結晶化する。酸化ルテニウム膜１４は、下部電極１２Ａ
を構成する前記酸化ルテニウム膜１２と同一の成膜条件
で堆積する。また、チタン酸ストロンチウム膜１３の熱
処理条件は、６００℃の酸素ガス雰囲気中、１時間とす
る。
ンチウム膜１３の上部に膜厚３００nm程度の酸化ルテニ
ウム膜（導電性金属酸化物層）１４を堆積した後、半導
体基板１を熱処理してチタン酸ストロンチウム膜１３を
結晶化する。酸化ルテニウム膜１４は、下部電極１２Ａ
を構成する前記酸化ルテニウム膜１２と同一の成膜条件
で堆積する。また、チタン酸ストロンチウム膜１３の熱
処理条件は、６００℃の酸素ガス雰囲気中、１時間とす
る。
【００３２】次に、図９に示すように、フォトレジスト
をマスクにし、ハロゲン化合物ガスを用いたドライエッ
チングで酸化ルテニウム膜１４およびその下層のチタン
酸ストロンチウム膜１３をパターニングすることによ
り、情報蓄積用容量素子の上部電極１４Ａを形成する。
この工程により、下部電極１２Ａ、チタン酸ストロンチ
ウム膜１３および上部電極１４Ａの積層構造で構成され
た情報蓄積用容量素子が得られる。
をマスクにし、ハロゲン化合物ガスを用いたドライエッ
チングで酸化ルテニウム膜１４およびその下層のチタン
酸ストロンチウム膜１３をパターニングすることによ
り、情報蓄積用容量素子の上部電極１４Ａを形成する。
この工程により、下部電極１２Ａ、チタン酸ストロンチ
ウム膜１３および上部電極１４Ａの積層構造で構成され
た情報蓄積用容量素子が得られる。
【００３３】その後、図１０に示すように、上部電極１
４Ａの上部にＣＶＤ法で酸化シリコン膜１５およびＢＰ
ＳＧ(Boron-doped Phospho Silicate Glass)膜１６を堆
積した後、ＢＰＳＧ膜１６、酸化シリコン膜１５、１０
およびゲート酸化膜４をエッチングして、メモリセル選
択用ＭＩＳＦＥＴのソース領域、ドレイン領域の他方の
上部に接続孔１７を形成する。次いで接続孔１７の内部
にＷ膜あるいは多結晶シリコン膜を埋め込んでプラグ１
８を形成した後、ＢＰＳＧ膜１６の上部にＣＶＤ法また
はスパッタリング法で堆積したＷ膜をパターニングして
ビット線ＢＬを形成する。
４Ａの上部にＣＶＤ法で酸化シリコン膜１５およびＢＰ
ＳＧ(Boron-doped Phospho Silicate Glass)膜１６を堆
積した後、ＢＰＳＧ膜１６、酸化シリコン膜１５、１０
およびゲート酸化膜４をエッチングして、メモリセル選
択用ＭＩＳＦＥＴのソース領域、ドレイン領域の他方の
上部に接続孔１７を形成する。次いで接続孔１７の内部
にＷ膜あるいは多結晶シリコン膜を埋め込んでプラグ１
８を形成した後、ＢＰＳＧ膜１６の上部にＣＶＤ法また
はスパッタリング法で堆積したＷ膜をパターニングして
ビット線ＢＬを形成する。
【００３４】図１１は、情報蓄積用容量素子に正の電圧
を印加したときの電界強度とリーク電流との関係を示す
グラフである。容量絶縁膜を構成するチタン酸ストロン
チウム膜１３（膜厚＝１００nm）を結晶化するための熱
処理を酸化ルテニウム膜１４を堆積した後に行った場合
を図中の□印で示し、酸化ルテニウム膜１４を堆積する
前に熱処理を行った場合を■印で示す。図示のように、
上部電極１４Ａを構成する酸化ルテニウム膜１４の堆積
後に熱処理を行ったときの方がリーク電流が小さくなっ
ていることが判る。これは、熱処理時にチタン酸ストロ
ンチウム膜１３の表面が酸化ルテニウム膜１４で覆われ
ており、チタン酸ストロンチウム膜１３の表面から大気
中に酸素が拡散しなかったため、チタン酸ストロンチウ
ム膜１３に酸素欠損層が形成されなかったからである。
を印加したときの電界強度とリーク電流との関係を示す
グラフである。容量絶縁膜を構成するチタン酸ストロン
チウム膜１３（膜厚＝１００nm）を結晶化するための熱
処理を酸化ルテニウム膜１４を堆積した後に行った場合
を図中の□印で示し、酸化ルテニウム膜１４を堆積する
前に熱処理を行った場合を■印で示す。図示のように、
上部電極１４Ａを構成する酸化ルテニウム膜１４の堆積
後に熱処理を行ったときの方がリーク電流が小さくなっ
ていることが判る。これは、熱処理時にチタン酸ストロ
ンチウム膜１３の表面が酸化ルテニウム膜１４で覆われ
ており、チタン酸ストロンチウム膜１３の表面から大気
中に酸素が拡散しなかったため、チタン酸ストロンチウ
ム膜１３に酸素欠損層が形成されなかったからである。
【００３５】また、本実施の形態では、下部電極１２Ａ
および上部電極１４Ａを導電性金属酸化物層（酸化ルテ
ニウム膜１２、１４）で構成したことにより、電極と容
量絶縁膜との界面に酸化還元反応が生じることがないの
で、この酸化還元反応に起因する酸素欠損層の形成も防
ぐことができる。
および上部電極１４Ａを導電性金属酸化物層（酸化ルテ
ニウム膜１２、１４）で構成したことにより、電極と容
量絶縁膜との界面に酸化還元反応が生じることがないの
で、この酸化還元反応に起因する酸素欠損層の形成も防
ぐことができる。
【００３６】本実施の形態では、情報蓄積用容量素子の
下部電極および上部電極をそれぞれ酸化ルテニウム膜で
構成したが、酸化白金、酸化パラジウム、酸化イリジウ
ム、酸化ロジウム、酸化オスミウムなどの単層膜もしく
はこれらの２種以上を積層した積層膜で構成した場合で
も、ほぼ同様の効果を得ることができる。
下部電極および上部電極をそれぞれ酸化ルテニウム膜で
構成したが、酸化白金、酸化パラジウム、酸化イリジウ
ム、酸化ロジウム、酸化オスミウムなどの単層膜もしく
はこれらの２種以上を積層した積層膜で構成した場合で
も、ほぼ同様の効果を得ることができる。
【００３７】また、本実施の形態では、情報蓄積用容量
素子の容量絶縁膜をチタン酸ストロンチウム膜で構成し
たが、チタン酸バリウム、チタン酸鉛、ジルコニウム酸
鉛、リチウム酸鉛、あるいはこれらの固溶体であるチタ
ン酸ジルコニウム酸鉛（ＰＺＴ）、チタン酸ストロンチ
ウムバリウム、チタン酸リチウム酸鉛、Ｂｉ4 Ｔi
3Ｏ12、ＳｒＢｉ2 Ｔａ2 Ｏ9 などの各種強誘電体材料
で構成することもできる。
素子の容量絶縁膜をチタン酸ストロンチウム膜で構成し
たが、チタン酸バリウム、チタン酸鉛、ジルコニウム酸
鉛、リチウム酸鉛、あるいはこれらの固溶体であるチタ
ン酸ジルコニウム酸鉛（ＰＺＴ）、チタン酸ストロンチ
ウムバリウム、チタン酸リチウム酸鉛、Ｂｉ4 Ｔi
3Ｏ12、ＳｒＢｉ2 Ｔａ2 Ｏ9 などの各種強誘電体材料
で構成することもできる。
【００３８】（実施の形態２）図１２に示すように、本
実施の形態のＤＲＡＭは、情報蓄積用容量素子の下部電
極１２Ｂを酸化ルテニウム膜（導電性金属酸化物層）１
２とその上部に堆積した白金（Ｐｔ）膜（金属層）１９
との積層構造で構成し、容量絶縁膜をチタン酸ストロン
チウム膜１３で構成し、上部電極１４Ｂを白金膜１９と
その上部に堆積した酸化ルテニウム膜１４との積層構造
で構成している。
実施の形態のＤＲＡＭは、情報蓄積用容量素子の下部電
極１２Ｂを酸化ルテニウム膜（導電性金属酸化物層）１
２とその上部に堆積した白金（Ｐｔ）膜（金属層）１９
との積層構造で構成し、容量絶縁膜をチタン酸ストロン
チウム膜１３で構成し、上部電極１４Ｂを白金膜１９と
その上部に堆積した酸化ルテニウム膜１４との積層構造
で構成している。
【００３９】本実施の形態では、下部電極１２Ｂの一部
である白金膜１９および上部電極１４Ｂの一部である白
金膜１９をそれぞれ挟んで容量絶縁膜と反対側に導電性
金属酸化物層（酸化ルテニウム膜１２、１４）を配置し
たことにより、金属層（白金膜１９）に接した電極と容
量絶縁膜中の界面付近の酸素が電極を透過することがな
いので、容量絶縁膜と電極との界面に酸素欠損層が形成
されるのを防ぐことができる。
である白金膜１９および上部電極１４Ｂの一部である白
金膜１９をそれぞれ挟んで容量絶縁膜と反対側に導電性
金属酸化物層（酸化ルテニウム膜１２、１４）を配置し
たことにより、金属層（白金膜１９）に接した電極と容
量絶縁膜中の界面付近の酸素が電極を透過することがな
いので、容量絶縁膜と電極との界面に酸素欠損層が形成
されるのを防ぐことができる。
【００４０】また、チタン酸ストロンチウム膜１３の上
部に白金膜１９および酸化ルテニウム膜１４を堆積した
後、チタン酸ストロンチウム膜１３を結晶化するための
熱処理を行うことにより、チタン酸ストロンチウム膜１
３の表面から大気中に酸素が放出されることに起因する
酸素欠損層の形成を防ぐことができる。
部に白金膜１９および酸化ルテニウム膜１４を堆積した
後、チタン酸ストロンチウム膜１３を結晶化するための
熱処理を行うことにより、チタン酸ストロンチウム膜１
３の表面から大気中に酸素が放出されることに起因する
酸素欠損層の形成を防ぐことができる。
【００４１】本実施の形態では、下部電極および上部電
極の金属層を白金膜で構成したが、銀膜、パラジウム
膜、ルテニウム膜、イリジウム膜、ロジウム膜、オスミ
ウム膜、またはこれらの２種以上を積層した積層膜など
で構成することもできる。また、下部電極１２Ｂと上部
電極１４Ｂのいずれか一方を前記実施の形態１のような
導電性金属酸化物層のみで構成することもできる。
極の金属層を白金膜で構成したが、銀膜、パラジウム
膜、ルテニウム膜、イリジウム膜、ロジウム膜、オスミ
ウム膜、またはこれらの２種以上を積層した積層膜など
で構成することもできる。また、下部電極１２Ｂと上部
電極１４Ｂのいずれか一方を前記実施の形態１のような
導電性金属酸化物層のみで構成することもできる。
【００４２】（実施の形態３）本実施の形態は、薄膜コ
ンデンサに適用したものである。この薄膜コンデンサ
は、図１３に示すように、半導体基板１上に形成した下
部電極１２Ｃと、下部電極１２Ｃ上に形成したチタン酸
ストロンチウム膜１３からなる容量絶縁膜と、チタン酸
ストロンチウム膜１３上に形成した上部電極１４Ｃとで
構成されている。下部電極１２Ｃは酸化タンタル膜（絶
縁性酸化物層）２０とその上部に堆積した白金膜（金属
層）２１との積層構造で構成され、上部電極１４ＣはＡ
ｕ膜（金属層）で構成されている。
ンデンサに適用したものである。この薄膜コンデンサ
は、図１３に示すように、半導体基板１上に形成した下
部電極１２Ｃと、下部電極１２Ｃ上に形成したチタン酸
ストロンチウム膜１３からなる容量絶縁膜と、チタン酸
ストロンチウム膜１３上に形成した上部電極１４Ｃとで
構成されている。下部電極１２Ｃは酸化タンタル膜（絶
縁性酸化物層）２０とその上部に堆積した白金膜（金属
層）２１との積層構造で構成され、上部電極１４ＣはＡ
ｕ膜（金属層）で構成されている。
【００４３】本実施の形態では、下部電極１２Ｃの一部
を構成する白金膜２１と半導体基板１との間に酸化タン
タル膜２０を配置したことにより、容量絶縁膜中の酸素
が下部電極１２Ｃを透過して半導体基板１の方向に拡散
することがないので、酸素欠損層の形成を防ぐことがで
きる。
を構成する白金膜２１と半導体基板１との間に酸化タン
タル膜２０を配置したことにより、容量絶縁膜中の酸素
が下部電極１２Ｃを透過して半導体基板１の方向に拡散
することがないので、酸素欠損層の形成を防ぐことがで
きる。
【００４４】また、チタン酸ストロンチウム膜１３の上
部にＡｕ膜１９を堆積した後、チタン酸ストロンチウム
膜１３を結晶化するための熱処理を行うことにより、Ａ
ｕは白金と異なりガスを透過しないため、チタン酸スト
ロンチウム膜１３の表面から大気中に酸素が放出される
ことに起因する酸素欠損層の形成を防ぐことができる。
部にＡｕ膜１９を堆積した後、チタン酸ストロンチウム
膜１３を結晶化するための熱処理を行うことにより、Ａ
ｕは白金と異なりガスを透過しないため、チタン酸スト
ロンチウム膜１３の表面から大気中に酸素が放出される
ことに起因する酸素欠損層の形成を防ぐことができる。
【００４５】本実施の形態では、下部電極の一部を構成
する絶縁性酸化物層を酸化タンタル膜で構成したが、酸
化シリコン膜、または酸化シリコン膜と酸化タンタル膜
とを積層した積層膜などで構成することもできる。ま
た、上部電極１４Ｃを前記実施の形態１のような導電性
金属酸化物層のみで構成したり、前記実施の形態２のよ
うな金属層とその上部に堆積した導電性金属酸化物層と
の積層構造で構成したり、上記した下部電極のような金
属層とその上部に堆積した導電性金属酸化物層との積層
構造で構成したりすることもできる。
する絶縁性酸化物層を酸化タンタル膜で構成したが、酸
化シリコン膜、または酸化シリコン膜と酸化タンタル膜
とを積層した積層膜などで構成することもできる。ま
た、上部電極１４Ｃを前記実施の形態１のような導電性
金属酸化物層のみで構成したり、前記実施の形態２のよ
うな金属層とその上部に堆積した導電性金属酸化物層と
の積層構造で構成したり、上記した下部電極のような金
属層とその上部に堆積した導電性金属酸化物層との積層
構造で構成したりすることもできる。
【００４６】以上、本発明者によってなされた発明を実
施の形態に基づき具体的に説明したが、本発明は前記実
施の形態に限定されるものではなく、その要旨を逸脱し
ない範囲で種々変更可能であることはいうまでもない。
施の形態に基づき具体的に説明したが、本発明は前記実
施の形態に限定されるものではなく、その要旨を逸脱し
ない範囲で種々変更可能であることはいうまでもない。
【００４７】本発明の容量素子構造およびその製造方法
は、メモリセル選択用ＭＩＳＦＥＴの上部に配置した情
報蓄積用容量素子の容量絶縁膜を強誘電体材料で構成す
る不揮発性メモリ（ＦＲＡＭ）などに適用することもで
きる。
は、メモリセル選択用ＭＩＳＦＥＴの上部に配置した情
報蓄積用容量素子の容量絶縁膜を強誘電体材料で構成す
る不揮発性メモリ（ＦＲＡＭ）などに適用することもで
きる。
【００４８】
【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。
【００４９】本発明の容量素子によれば、電極と容量絶
縁膜との界面に酸化還元反応が生じることがないので、
容量絶縁膜に酸素欠損層が形成されるのを防ぐことがで
きる。これにより、容量絶縁膜を強誘電体材料で構成し
た容量素子の耐圧劣化、リーク電流の増加を防止し、高
誘電率すなわち大容量で高品質の容量素子を実現するこ
とができる。
縁膜との界面に酸化還元反応が生じることがないので、
容量絶縁膜に酸素欠損層が形成されるのを防ぐことがで
きる。これにより、容量絶縁膜を強誘電体材料で構成し
た容量素子の耐圧劣化、リーク電流の増加を防止し、高
誘電率すなわち大容量で高品質の容量素子を実現するこ
とができる。
【００５０】本発明の容量素子によれば、容量絶縁膜中
の酸素が外部に放出されることがないので、容量絶縁膜
に酸素欠損層が形成されるのを防ぐことができる。これ
により、容量絶縁膜を強誘電体材料で構成した容量素子
の耐圧劣化、リーク電流の増加を防止し、高誘電率すな
わち大容量で高品質の容量素子を実現することができ
る。
の酸素が外部に放出されることがないので、容量絶縁膜
に酸素欠損層が形成されるのを防ぐことができる。これ
により、容量絶縁膜を強誘電体材料で構成した容量素子
の耐圧劣化、リーク電流の増加を防止し、高誘電率すな
わち大容量で高品質の容量素子を実現することができ
る。
【図１】本発明の実施の形態１であるＤＲＡＭの製造方
法を示す半導体基板の要部断面図である。
法を示す半導体基板の要部断面図である。
【図２】本発明の実施の形態１であるＤＲＡＭの製造方
法を示す半導体基板の要部断面図である。
法を示す半導体基板の要部断面図である。
【図３】本発明の実施の形態１であるＤＲＡＭの製造方
法を示す半導体基板の要部断面図である。
法を示す半導体基板の要部断面図である。
【図４】本発明の実施の形態１であるＤＲＡＭの製造方
法を示す半導体基板の要部断面図である。
法を示す半導体基板の要部断面図である。
【図５】本発明の実施の形態１であるＤＲＡＭの製造方
法を示す半導体基板の要部断面図である。
法を示す半導体基板の要部断面図である。
【図６】本発明の実施の形態１であるＤＲＡＭの製造方
法を示す半導体基板の要部断面図である。
法を示す半導体基板の要部断面図である。
【図７】本発明の実施の形態１であるＤＲＡＭの製造方
法を示す半導体基板の要部断面図である。
法を示す半導体基板の要部断面図である。
【図８】本発明の実施の形態１であるＤＲＡＭの製造方
法を示す半導体基板の要部断面図である。
法を示す半導体基板の要部断面図である。
【図９】本発明の実施の形態１であるＤＲＡＭの製造方
法を示す半導体基板の要部断面図である。
法を示す半導体基板の要部断面図である。
【図１０】本発明の実施の形態１であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図１１】ＤＲＡＭの情報蓄積用容量素子に正の電圧を
印加したときの電界強度とリーク電流との関係を示すグ
ラフである。
印加したときの電界強度とリーク電流との関係を示すグ
ラフである。
【図１２】本発明の実施の形態２であるＤＲＡＭを示す
半導体基板の要部断面図である。
半導体基板の要部断面図である。
【図１３】本発明の実施の形態３である薄膜コンデンサ
を示す半導体基板の要部断面図である。
を示す半導体基板の要部断面図である。
【図１４】容量素子の強誘電体膜と金属電極との界面に
形成されるショットキ障壁を示すバンド図である。
形成されるショットキ障壁を示すバンド図である。
１ 半導体基板 ２ ｐ型ウエル ３ フィールド酸化膜 ４ ゲート酸化膜 ５ ｐ型チャネルストッパ層 ６ ゲート電極 ７ 酸化シリコン膜 ８ ｎ型半導体領域（ソース領域、ドレイン領域） ９ サイドウォールスペーサ １０ 酸化シリコン膜 １１ 接続孔 １２ 酸化ルテニウム膜（導電性金属酸化物層） １２Ａ 下部電極 １２Ｂ 下部電極 １２Ｃ 下部電極 １３ チタン酸ストロンチウム膜（容量絶縁膜） １４ 酸化ルテニウム膜（導電性金属酸化物層） １４Ａ 上部電極 １４Ｂ 上部電極 １４Ｃ 上部電極 １５ 酸化シリコン膜 １６ ＢＰＳＧ膜 １７ 接続孔 １８ プラグ １９ 白金膜（金属層） ２０ 酸化タンタル膜（絶縁性酸化物層） ２１ 白金膜（金属層） ＢＬ ビット線 ＷＬ ワード線
Claims (9)
- 【請求項１】 基板上に下部電極、強誘電体材料からな
る容量絶縁膜および上部電極を順次形成して構成された
容量素子を備える半導体装置であって、前記容量素子の
上部電極は、導電性金属酸化物層からなることを特徴と
する半導体装置。 - 【請求項２】 基板上に下部電極、強誘電体材料からな
る容量絶縁膜および上部電極を順次形成して構成された
容量素子を備える半導体装置であって、前記容量素子の
上部電極は、金属層と導電性金属酸化物層との積層構造
で構成され、前記金属層は、前記容量絶縁膜と界面を接
して配置されていることを特徴とする半導体装置。 - 【請求項３】 基板上に下部電極、強誘電体材料からな
る容量絶縁膜および上部電極を順次形成して構成された
容量素子を備える半導体装置であって、前記容量素子の
上部電極は、金属層と絶縁性酸化物層との積層構造で構
成され、前記金属層は、前記容量絶縁膜と界面を接して
配置されていることを特徴とする半導体装置。 - 【請求項４】 請求項１または２記載の半導体装置であ
って、前記導電性金属酸化物層は、酸化白金膜、酸化パ
ラジウム膜、酸化ルテニウム膜、酸化イリジウム膜、酸
化ロジウム膜、酸化オスミウム膜、またはこれらの２種
以上を積層した積層膜のいずれかで構成されていること
を特徴とする半導体装置。 - 【請求項５】 請求項２または３記載の半導体装置であ
って、前記金属層は、金膜、銀膜、白金膜、パラジウム
膜、ルテニウム膜、イリジウム膜、ロジウム膜、オスミ
ウム膜、またはこれらの２種以上を積層した積層膜のい
ずれかで構成されていることを特徴とする半導体装置。 - 【請求項６】 請求項３記載の半導体装置であって、前
記絶縁性酸化物層は、酸化シリコン膜、酸化タンタル
膜、またはこれらを積層した積層膜のいずれかで構成さ
れていることを特徴とする半導体装置。 - 【請求項７】 請求項１〜６のいずれか１項に記載の半
導体装置であって、前記容量素子は、ＤＲＡＭのメモリ
セルを構成するメモリセル選択用ＭＩＳＦＥＴの上部に
配置された情報蓄積用容量素子であることを特徴とする
半導体装置。 - 【請求項８】 請求項１〜６のいずれか１項に記載の半
導体装置であって、前記容量素子は、不揮発性メモリの
メモリセルを構成するメモリセル選択用ＭＩＳＦＥＴの
上部に配置された情報蓄積用容量素子であることを特徴
とする半導体装置。 - 【請求項９】 請求項１〜８のいずれか１項に記載の半
導体装置の製造方法であって、基板上に前記下部電極を
形成する工程と、前記下部電極上に前記強誘電体材料か
らなる容量絶縁膜を堆積する工程と、前記容量絶縁膜上
に前記上部電極を形成する工程と、前記上部電極を形成
した後に前記容量絶縁膜を結晶化するための熱処理を行
う工程とを含むことを特徴とする半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8087841A JPH09283721A (ja) | 1996-04-10 | 1996-04-10 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8087841A JPH09283721A (ja) | 1996-04-10 | 1996-04-10 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09283721A true JPH09283721A (ja) | 1997-10-31 |
Family
ID=13926139
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8087841A Pending JPH09283721A (ja) | 1996-04-10 | 1996-04-10 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09283721A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH1027888A (ja) * | 1996-07-12 | 1998-01-27 | Sony Corp | 強誘電体容量絶縁膜用積層電極およびこれを用いた強誘電体容量素子 |
| US6146963A (en) * | 1997-12-27 | 2000-11-14 | Hyundai Electronics Industries Co., Ltd. | Methods for forming ferroelectric capacitors having a bottom electrode with decreased leakage current |
| KR100396450B1 (ko) * | 1999-06-11 | 2003-09-02 | 샤프 가부시키가이샤 | 물결무늬 ＦｅＲＡＭ 셀 구조 및 그의 제조방법 |
| JP2008141193A (ja) * | 2006-11-21 | 2008-06-19 | Samsung Electronics Co Ltd | 不揮発性メモリ素子及びその製造方法 |
-
1996
- 1996-04-10 JP JP8087841A patent/JPH09283721A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH1027888A (ja) * | 1996-07-12 | 1998-01-27 | Sony Corp | 強誘電体容量絶縁膜用積層電極およびこれを用いた強誘電体容量素子 |
| US6146963A (en) * | 1997-12-27 | 2000-11-14 | Hyundai Electronics Industries Co., Ltd. | Methods for forming ferroelectric capacitors having a bottom electrode with decreased leakage current |
| KR100396450B1 (ko) * | 1999-06-11 | 2003-09-02 | 샤프 가부시키가이샤 | 물결무늬 ＦｅＲＡＭ 셀 구조 및 그의 제조방법 |
| JP2008141193A (ja) * | 2006-11-21 | 2008-06-19 | Samsung Electronics Co Ltd | 不揮発性メモリ素子及びその製造方法 |
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