JPH09284094A

JPH09284094A - デジタルフィルタバンク装置およびその作動方法

Info

Publication number: JPH09284094A
Application number: JP8218644A
Authority: JP
Inventors: Yung-Lung Chen; 永隆陳; Chiao-Yen Tai; ▲焦▼彦戴; Chein-Wei Jen; 建▲威▼ 任; Hwan-Rei Lee; 桓瑞李
Original assignee: United Microelectronics Corp
Current assignee: United Microelectronics Corp
Priority date: 1996-04-10
Filing date: 1996-08-20
Publication date: 1997-10-31
Also published as: GB9620083D0; US5841681A; GB2323229A; DE19643167A1; GB2323229B; FR2747528A1; FR2747528B1

Abstract

(57)【要約】【課題】最低限のハードウェアを用いて、デジタルフ
ィルタ構成を簡素化することができるデジタルフィルタ
バンク装置を提供することを課題とする。【解決手段】デジタルフィルタバンク装置１０は、フ
ィードバック機構を用いて階層的に構成され、多重レー
ト機構減少に基づいて所定の周波数で作動する。このデ
ジタルフィルタバンク装置１０は、フィルタ出力信号４
１を生成する積の和を演算に従って作動し、この演算は
分散型演算アルゴリズムに従って行われる。多重レート
機構減少と分散型演算アルゴリズムを用いて信号処理と
行うことにより、最低限のハードウェアを用いることが
可能になる。このデジタルフィルタバンク装置を用いる
ことにより、半導体装置の構成領域を減少させることが
できる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、デジタルフィルタ
装置の構成及びその作動方法に関し、特に、設計を簡単
にし、装置構成に必要な物理的構造領域を減少すること
ができる多重レート減少機構と分散型演算アルゴリズム
を用いるデジタルフィルタバンク装置及びその作動方法
に関する。

【０００２】

【従来の技術】音声、音楽、映像、映画等のオーディオ
・ビデオ信号の処理において、信号記憶媒体への保存や
信号記憶媒体からの読み出し、送信先への転送、放送等
の工程でデジタル信号上に必要な処理を行うために、デ
ジタル信号処理装置（DigitalSignal Processors:DSP
）が用いられる。デジタル信号処理装置（ＤＳＰ）
は、本質的にファームウェアプログラムで駆動する独立
したプロセッサ集積回路チップである。このプロセッサ
はデジタル信号処理を対象にしているため、製造コスト
が高い。しかしながら、デジタル信号処理装置が処理す
る信号が複雑に増加しても、デジタル信号処理装置の物
理的サイズは大きくはならない。デジタル信号処理装置
の処理の複雑さは、信号処理を実行するソフトウェアの
役割に影響している。

【０００３】オーディオ・ビデオ信号の処理を行う他の
手段として、入力信号を元の入力信号より狭い周波数帯
域を持つ複数の信号のグループに分割するアナログまた
はデジタルフィルタ（一般的にフィルタバンクと称され
る）を用いるものがある。このような周波数帯域が狭い
信号は通常の特性または所定の処理特性に基づいて、元
の入力信号から導入できるものである。

【０００４】例えば、音声と音楽が混在している入力信
号では、音声周波数に重点がおかれた信号のフィルタに
より抽出された部分は、音声認識に処理の重点がおか
れ、音楽信号の部分は音楽信号合成の処理に重点がおか
れる。また、両者には圧縮処理が必要となる。従って、
フィルタバンク装置の元の入力から求めた信号の対応す
る部分に所定のタスクを行うためには、異なる信号処理
機構またはアルゴリズムが必要となる。

【０００５】入力信号の離散部分を個々に処理する異な
るアルゴリズムを採用すると、フィルタバンクのフィル
タ部品を増加させることになる。フィルタにより求めら
れた信号の数が増加すると、フィルタバンクの必要なフ
ィルタの数が増加する。デジタルフィルタでは、掛け算
器と加算器とレジスタが主要なブロックを構成してい
る。残念なことに、デジタル掛け算器は、加算器やレジ
スタと比較して構造的に複雑である。従って、このフィ
ルタバンク処理機構を有する製品は、半導体装置の構成
領域が大きいフィルタバンク装置となる。

【０００６】信号処理に用いられる従来のフィルタバン
クの原理について、図１９を参照して簡単に説明する。
図１９は、オーディオ・ビデオ信号処理に用いられる従
来のフィルタバンクのブロック図である。Ｒ個のフィル
タFILTER＿１〜Ｒは、それぞれ信号源INPUT ＿SIGNALに
接続された入力を有している。各フィルタは、それぞれ
のフィルタ特性に基づいて、異なるフィルタ出力OUTPUT
＿SIGNAL＿1 〜R を生成する。各フィルタ出力は、入力
信号の周波数帯域よりも狭い周波数帯域を有する。通
常、フィルタされた信号OUTPUT＿SIGNAL＿1 〜R の周波
数帯域は、全く重なり合わないか、重なり合っても僅か
である。

【０００７】フィルタ特性の違いに基づいて、デジタル
フィルタは、有限時間インパルス応答（FIR ）フィルタ
と不定期間インパルス応答（IIR ）フィルタとに分類す
ることができる。これらのデジタルフィルタの作用及び
特性の理論は公知であり、これらに関する情報は多くの
文献で見ることができるが、ここでは詳述せず、本発明
の原理を示すために図面を簡単に説明する。図２０は、
FIR 特性を有するデジタルフィルタの回路網であり、図
２１は形式I のIIR 特性を有するデジタルフィルタの回
路網である。図２２は形式IIのIIR 特性を有するデジタ
ルフィルタの回路網である。

【０００８】図２０乃至図２２に示すように、図２０の
FIR 特性または図２１のIIR 特性を有し、X(n)で表され
る外部入力信号が印加されるデジタルフィルタ装置で
は、フィルタ信号Y(n)が出力として生成される。図２１
及び図２２のIIR デジタルフィルタでは、入力信号X(n)
の中間値を特定するために極数信号W(n)が用いられる。
これは、フィルタの数学的特性に有益であり、入力信号
X(n)に対してフィルタ出力信号Y(n)が以下のように表せ
られる。

【０００９】図２０乃至図２２のノードがネットワーク
としてモデル化された各フィルタにおいて、ｈ₀ 〜
ｈ_M, ａ₁ 〜ａ_N-1,ｂ₁ 〜ｂ_N-1,Ｃ₀ 〜Ｃ_N-1は、それ
ぞれｎ＝０，１，２，…，Ｎ−２，Ｎ−１時における上
述のフィルタのフィルタ特性の係数と仮定する。以下の
式の組は、ＦＩＲまたはＩＩＲフィルタにおける入力信
号Ｘ（ｎ）に対するｎ時点のフィルタ出力信号Ｙ（ｎ）
を表している。特に、図２１のＩＩＲデジタルフィルタ
用である。

【００１０】

【数１】

【００１１】従って、ｎ時点のフィルタ出力信号Ｙ
（ｎ）は、時間系列の積を加算した式におけるｎ時点の
極数信号値Ｗ（ｎ）を求めることにより数学的に決定す
ることができる。図２１に示され、式（１）で表される
ように、ｎ時点より前の時点での入力信号値Ｘ（ｎ−
１），Ｘ（ｎ−２），…，Ｘ（ｎ−（Ｎ−１）に、それ
ぞれ対応する係数ｂ₀〜ｂ_N-1を掛けて、全ての積を加
算し、所定時点の極数信号値Ｗ（ｎ）を求める。また、
ｎ時点におけるフィルタされた出力信号値Ｙ（ｎ）も同
様に、積の列を加算する式（２）を用いて求めることが
できる。この数学モデルは、ＩＩＲデジタルフィルタ
を、図示のようにＺ^-1に関して前段より遅延するカソー
ドネットワークノードの列として表したものである。

【００１２】図２２に示す形式IIのＩＩＲデジタルフィ
ルタは、同様に数式を用いてモデル化することができ
る。

【００１３】

【数２】

【００１４】

【発明が解決しようとする課題】ＩＩＲデジタルフィル
タのフィルタ信号出力値を求める簡単な時間系列式
（１）と（２）（同様に（３）と（４））は、半導体装
置が製造されたとき簡単に求めることができるが、実用
的ではない。これは、デジタル加算機、マルチプライ
ヤ、シフトレジスタが数式に基づいて演算を行う必要が
あるからである。デジタル部品は、構成フィルタの次元
が増加するのに従って増加する。デジタルフィルタバン
ク装置が、音楽、音声、ビデオ等の複数の副源を有する
信号源を処理するために、ＩＩＲデジタルフィルタを用
いて設計されると、加算機・マルチプライヤ・シフトレ
ジスタの合計数が半導体集積回路の製造の実用的レベル
まで増加する。この理由は前述したように、デジタルマ
ルチプライヤは、処理を行うために多大な装置面積を必
要とするからである。従って、この構成は簡単である
が、実用的ではない。

【００１５】よって、本発明は、多重レート減少機構と
分散型演算アルゴリズムを用いて、最低個数のフィルタ
によりデジタルフィルタ構成を簡単にすることができる
デジタルフィルタ装置の構成及びその作動方法を提供す
ることを目的とする。

【００１６】また、本発明は、多重レート減少機構と分
散型演算アルゴリズムを用いて、実用的に半導体装置の
構成領域を低減するデジタルフィルタバンクを構成する
ことができるデジタルフィルタ装置の構成及びその作動
方法を提供することを目的とする。

【００１７】

【課題を解決するための手段】上記目的を達成するため
に、本発明のデジタル信号フィルタバンク装置は、外部
入力信号をフィルタし、フィルタされたデジタル出力信
号を生成する。このデジタルフィルタ装置は、２つの入
力を有し、入力信号と複数の低域フィルタ信号のフィー
ドバック信号の中から出力を選択する入力信号選択器を
備える。フィルタバンクは、入力信号選択器の出力に接
続される入力を有し、入力信号選択器の出力を受信す
る。フィルタバンクは、積の項の和を用いる演算処理と
分散型演算アルゴリズムを用いて、この信号を濾波し、
高域フィルタ信号と低域フィルタ信号を生成する。低域
フィルタ信号は、入力信号選択器に低域フィルタ信号の
一つとしてフィードバックされる。低域フィルタは、入
力信号選択器へフィードバックされた出力に対して、減
少するサンプリングレートを用いている。この装置は、
フィルタバンクの出力に接続される入力を有し、入力と
して高域フィルタ信号を受信し、デジタルフィルタバン
ク装置のフィルタされたデジタル出力信号を生成する周
波数帯域選択器を備えている。

【００１８】本発明は上記目的を達成するために、１つ
のバンクとして構成された複数のフィルタを有するフィ
ルタバンクを備えるデジタル信号フィルタバンク装置を
提供する。複数のフィルタは、それぞれが全く重なり合
わないか僅かに重なり合う周波数帯域を有するフィルタ
された出力を生成する。

【００１９】また、本発明は上記目的を達成するため
に、フィルタが少なくとも高域フィルタ信号を生成する
高域フィルタと低域フィルタ信号を生成する低域フィル
タを備えるデジタル信号フィルタバンク装置を提供す
る。

【００２０】また、本発明は上記目的を達成するため
に、フィルタが少なくとも高域フィルタ信号を生成する
高域フィルタと、低域フィルタ信号を生成する低域フィ
ルタと、複数の帯域通過フィルタ信号を生成する帯域通
過フィルタとを備え、これらの信号が周波数選択手段に
送信されるデジタル信号フィルタバンク装置を提供す
る。

【００２１】また、本発明は上記目的を達成するため
に、各フィルタが第１及び第２の信号選択器と極数信号
処理器と並列／直列変換／送信器とシフトレジスタと第
１の記憶装置と第２の記憶装置とゼロ信号処理器を備え
るデジタル信号フィルタバンク装置を提供する。第１の
信号選択器は入力信号選択器の選択された出力を受信す
る入力と、第１の選択された信号として選択的に送信す
るために第１の記憶装置からの第１の記憶データ出力を
受信する入力を有する。極数信号処理器は、第１及び第
２の信号選択器に接続され、第２の信号選択器により生
成される第１の選択された信号と第２の選択された信号
を受信し、分散型演算アルゴリズムを用いて極数信号を
生成し、積の和の計算を行う。第２の信号選択器は、極
数信号処理器に接続され、極数信号を受信する入力と、
第１の記憶装置のデータ出力を受信し、第２の選択信号
を選択的に生成する入力を有する。並列／直列・送信器
は、極数信号処理器に接続され、極数信号を受信し、そ
れを並列信号から直列信号に変換して送信する。シフト
レジスタは並列／直列・送信器に接続され、直列信号を
受信し、直列信号データのビットを用いて第１および第
２の記憶アドレスを形成する。第１の記憶装置は、シフ
トレジスタをアドレスして、記憶領域に記憶されている
第１のデジタルフィルタ特性の係数のデータを読み出
す。読みだされた第１のデジタルフィルタ特性の係数の
データは、第１の記憶データとして生成され、第１の信
号選択器の第２の入力と第２の信号選択器の第２の入力
に送信される。そして、第２の記憶装置は、シフトレジ
スタをアドレスして、記憶領域に記憶されている第２の
デジタルフィルタ特性の係数のデータを読み出す。読み
だされた第２のデジタルフィルタ特性の係数のデータ
は、第２の記憶データとして生成され送信される。ゼロ
信号処理器は第２の記憶装置に接続され、第２の記憶デ
ータを受信し、フィルタバンクの高域及び低域フィルタ
信号として第２の記憶データを送信し、分散型演算アル
ゴリズムを用いて積の和の計算を行う。

【００２２】本発明は上記目的を達成するために、外部
入力信号をフィルタし、フィルタされたデジタル出力信
号を生成するデジタル信号フィルタバンク装置の作動方
法を提供する。このデジタルフィルタ装置は、入力信号
選択器とフィルタバンクと周波数帯域選択器を備える。
入力信号選択器は、２つの入力を有し、入力信号と複数
の低域フィルタ信号のフィードバック信号の中から出力
を選択する。フィルタバンクは、入力信号選択器の出力
に接続される入力を有し、入力信号選択器の出力を受信
する。フィルタバンクは、積の項の和を用いる演算処理
と分散型演算アルゴリズムを用いて、この信号を濾波
し、高域フィルタ信号と低域フィルタ信号を生成する。
低域フィルタ信号は、入力信号選択器に低域フィルタ信
号の一つとしてフィードバックされる。低域フィルタ
は、入力信号選択器へフィードバックされた出力に対し
て、減少するサンプリングレートを用いている。周波数
帯域選択器は、フィルタバンクの出力に接続される入力
を有し、入力として高域フィルタ信号を受信し、デジタ
ルフィルタバンク装置の濾波されたデジタル出力信号を
生成する。

【００２３】本発明は上記目的を達成するために、外部
入力信号をフィルタし、フィルタされたデジタル出力信
号を生成するデジタル信号フィルタバンク装置の作動方
法を提供する。このデジタルフィルタ装置は、入力信号
選択器とフィルタバンクと周波数帯域選択器を備える。
記憶手段に最初の積の項を記憶することにより、積の和
を初期化する。入力信号を極数信号処理器に入力する。
極数信号処理器が入力信号を記憶手段に記憶された積の
項に加算して、極数信号を求める。極数信号処理器は処
理した信号を直列／並列変換・送信器と第２の選択器に
送信する。直列／並列変換・送信器はデータ信号を変換
してビットを順にシフトレジスタに送信する。シフトレ
ジスタは、直列／並列変換・送信器により処理されたデ
ータの第０次項のビットを受信すると、第１及び第２の
記憶装置の記憶領域をアドレスする。第１の記憶装置に
より保存されている第０次項のデータを極数信号処理器
に読み出し、そこに記憶する。第２の記憶装置はアドレ
スされた第０次項の記憶内容をゼロ信号処理器に読みだ
す。シフトレジスタは、直列／並列変換・送信器から受
信した極数信号データの第１次項を第１及び第２の記憶
装置に送信する。第１及び第２の記憶装置はアドレスさ
れた第１次項記憶内容を読みだす。第１の記憶装置に保
存されている第１次項データを極数信号処理器に読みだ
す。極数信号処理器は記憶された第０次項データを所定
の回数分割し、それを第１次項データに加算して新しい
極数信号を求める。極数信号処理器は新しい極数信号を
第２の選択器のみに送信する。第２の記憶装置は第１次
項データをゼロ信号処理器に読み出し、所定の回数分割
した第０次項データに加算する。ゼロ信号処理器はフィ
ルタ信号データを生成する。極数信号処理器は、装置の
フィルタされた出力として、ゼロ信号処理器の積の和を
生成する。この処理は、全ての次元の項の処理が終了す
るまで繰り返される。

【００２４】

【発明の実施の形態】本発明のデジタルフィルタバンク
装置のハードウェア構造の作用の原理は、ハードウェア
作用演算機構の２つの概念を組み合わせたものである。
２つの概念とは、「多重レート機構減少（Decimation i
n a multi-rate system ）」と「分散型演算アルゴリズ
ム（Distributed arithmetic algorithm）」である。ハ
ードウェア演算構造の概念は、時間多重方式の装置のハ
ードウェアにて行われるものである。

【００２５】特に、多重レート機構減少の概念に基づい
て、帰還フィードバックされる機構が用いられて作動す
るデジタルフィルタバンク装置には最低個数のロジック
部品が用いられている。このようなデジタルフィルタバ
ンクハードウェア装置は、フィルタ出力信号を生成する
解析モデルの積の合計に従って動作し、この計算は演算
アルゴリズムの概念に基づくソフトウェア機構にて行わ
れる。最低個数のハードウェアの使用は、多重レート機
構減少と分散型アルゴリズムの両方の時間多重機構を用
いて達成することができる。このようなデジタルフィル
タバンク装置を用いると、従来技術の概念にて構成され
たものより、半導体装置の面積が低減されたデジタルフ
ィルタのハードウェア構成を達成することができる。

【００２６】減少機構は、異なる動作段階にて異なるレ
ートで行われるシステムに用いられる。減少機構は、段
階的に構成され、帰還フィードバックが行われる機構に
おいて限定された数のデジタルフィルタを繰り返し使用
することに特徴がある。のような限定された数のフィル
タを用いて、入力信号源の特性及び処理条件に基づい
て、入力信号を複数の周波数帯域に分割する。また、各
周波数帯域に適用される処理は、異なるアルゴリズムの
所定条件に従うことができる。

【００２７】分散型演算アルゴリズムの概念は、信号を
処理して、上述したデジタルフィルタのフィルタ出力信
号値を求めるために必要な積の列を生成する。この概念
は、ルックアップテーブルとして予め求められた係数を
有する高速メモリ装置を用いて、高速に処理を行うこと
を特徴としている。

【００２８】図１を参照して、多重レート機構の減少機
構のハードウェアの概念を詳細に説明する。図１は、本
発明の実施の形態に係る減少機構の原理を採用した複数
のデジタルフィルタバンクを用いたものである。図示の
ように、多重レートの減少機構は、５個のデジタルフィ
ルタバンクＢＡＮＫ０〜４を用いたデジタルフィルタ装
置のハードウェア構成で行われる。なお、バンクは５個
以上またはそれ以下のバンクを用いることができる。

【００２９】各デジタルフィルタバンクＢＡＮＫ０〜４
は、同一または同様の構成とすることができるが、必ず
しも必要なことではない。以下の説明を明確にするため
に、５個のバンクが同様の構成を有するハードウェア構
成を図に示す。従って、各フィルタバンクは、高域フィ
ルタＨＰＦと低域フィルタＬＰＦとＮ個の帯域通過フィ
ルタＢＰＦ１〜Ｎとを備えている。帯域通過フィルタ
は、適用するものにより省略することができる。すなわ
ち、帯域通過フィルタＢＰＦ１〜Ｎは、本発明の範囲内
で選択を自由に行うことができる。

【００３０】５個のフィルタバンクＢＡＮＫ０〜４のそ
れぞれは、高域がフィルタされた信号を供給する高域フ
ィルタＨＰＦと、低域がフィルタされた信号を供給する
低域フィルタＬＰＦと、所定の帯域がフィルタされた信
号を供給するＮ個の帯域通過フィルタＢＰＦ１〜Ｎとを
備えている。同一のバンクの全てのフィルタ出力の周波
数帯域は、重なり合わないか、または、３ｄＢカットオ
フ周波数以下で僅かに重なり合う。これら５個のフィル
タバンクＢＡＮＫ０〜４を、図示のように、カスケード
接続して入力信号を処理する。しかしながら、フィルタ
バンクのカスケード接続は物理的に存在しない。第１段
バンクＢＡＮＫ０では、高域、低域、帯域通過フィルタ
ＨＰＦ、ＬＰＦ、ＢＰＦ１〜Ｎへの入力があり、この入
力は外部入力信号ＩＮＰＵＴ＿ＳＩＧＮＡＬである。従
って、この段階構成は、仮想カスケード接続とすること
ができる。ＢＡＮＫ０の高域及び帯域通過フィルタは、
図示されるように1ST-STAGE-HIGHPASS-SIGNAL と1ST-ST
AGE-BANDPASS-SIGNAL1〜Nとしてフィルタされた信号を
生成する。ＢＡＮＫ０の低域フィルタの出力1ST-STAGE-
LOWPASS-SIGNALは、第２段フィルタバンクＢＡＮＫ１の
高域、低域、帯域通過フィルタの全ての入力信号とな
る。

【００３１】同様に、第２のバンクＢＡＮＫ１では、高
域、低域、帯域通過フィルタＨＰＦ、ＬＰＦ、ＢＰＦ１
〜Ｎへの入力があり、この入力は1st-stage-lowpass-si
gnalである。ＢＡＮＫ１の高域及び帯域通過フィルタ
は、2ND-STAGE-HIGHPASS-SIGNAL 、 2ND-STAGE-BANDPAS
S-SIGNAL1 〜N で示される第２段の出力としてフィルタ
された信号を生成する。ＢＡＮＫ１の低域フィルタの出
力は、第３段フィルタバンクＢＡＮＫ２の高域、低域、
帯域通過フィルタの全ての入力信号となる。図１に示す
ように、この仮想カスケード接続構成は５個のデジタル
フィルタバンクＢＡＮＫ０〜４に続いている。従って、
第５段バンクＢＡＮＫ４は、フィルタされた出力信号5T
H-STAGE-HIGHPASS-SIGNAL 、5TH-STAGE-BANDPASS-SIGNA
L1、5TH-STAGE-LOWPASS-SIGNALを有している。

【００３２】５個のフィルタバンクの最初の４個ＢＡＮ
Ｋ０〜３のそれぞれの出力、すなわち、第１段、第２
段、第３段、第４段のそれぞれの出力では、低域フィル
タＬＰＦのフィルタされた出力、つまり、1ST, 2ND, 3R
D, 4TH-STAGE-LOWPASS-SIGNALは、次のカスケード接続
されたバンクのフィルタの入力に供給される前に、周波
数について「減少」している。Ｍ重減少はサンプリング
レートが１／Ｍ減少したことを表し、選択されたフィル
タのＭ回目のサンプル出力が選択され、次のフィルタバ
ンクの入力として供給される。

【００３３】従って、図１に示すものと同様なＱ段のフ
ィルタバンクを備える仮想階層カスケード接続の構成を
有するフィルタバンク装置では、バンクの各段階でのＭ
重減少は、連続したフィルタバンクの各段階で比例して
減少するレートとなる。これは、異なるレートのフィル
タバンク装置のサンプル入力信号の多重レート機構とし
て知られている。特に、フィルタバンクの第１段階は、
第２段が第３段に転送する周波数のＭ倍の作動サンプル
周波数で、次に接続された段階（第２段階）に入力を供
給する。このように、図１に示すようにフィルタバンク
の第５段階は、元の信号が第１段でサンプリングされた
レートの１／Ｍ⁴で入力信号を得る。この状態を図２に
詳細に示す。図２は、減少機構の原理を採用した図１の
５段デジタルフィルタバンクのフィルタ駆動制御信号Ｌ
（１），Ｌ（２），…，Ｌ（５）の時間系列を示すタイ
ミングチャートである。

【００３４】図２に示す図１の装置のフィルタ駆動制御
信号では、フィルタ作動駆動信号は正のロジックと仮定
する。すなわち、フィルタバンクの各段階でのフィルタ
動作は、対応するフィルタ駆動制御信号Ｌ（１）〜Ｌ
（５）が正のパルスのときのみ駆動する。当業者は、図
１の５段階装置用の図２に示す５つのフィルタ駆動制御
信号を、一般的なロジック部品を用いて簡単に組み立て
ることができる。

【００３５】図２のタイミングチャートでは、２重減少
（Ｍ＝２）を仮定する。フィルタ装置全体の基本タイミ
ングユニットは、第１段のフィルタバンクのタイムスロ
ットユニットから供給される。２重減少の合計２４の基
本タイミングユニットを示す。制御信号は、エッジトリ
ガであると仮定する。特に、基本タイムスロット０の制
御信号Ｌ（１）の下降エッジにおいて、フィルタバンク
の段階２の制御信号Ｌ（２）の最初の動作周期が始動す
る。この最初の制御信号Ｌ（２）は、基本タイムスロッ
ト１の間維持される。タイムスロット１が過ぎて、第１
の制御信号Ｌ（２）が下降すると、第３の基本タイムス
ロット２で制御信号Ｌ（１）の動作周期が再び上昇す
る。

【００３６】このように、図１に示すフィルタバンクの
段階２のフィルタ駆動制御信号は、４つの基本タイムス
ロット毎に１つのフィルタ駆動パルスがあり、段階１に
対して減少する１／２倍のサンプリングレートであると
仮定する。同様に、フィルタバンクの段階３のフィルタ
駆動制御信号は、８つの基本タイムスロットに毎に１つ
のフィルタ駆動パルスがあるか、または、段階２の２つ
の駆動パルス毎に１つの駆動パルスがあると仮定する。
従って、図１のフィルタバンクの第５段のフィルタ駆動
制御信号は、３２の基本タイムスロット毎に１つの駆動
パルスがある。

【００３７】図１の５段のフィルタバンクのフィルタ駆
動機構の重要な特性について説明する。図２の制御タイ
ミングチャートから分かるように、１つのタイムスロッ
ト内で２つのフィルタ駆動制御信号が同時に発生するこ
とはない。これは、前述した本発明のデジタルフィルタ
を構成するために、フィルタバンクの物理的なカスケー
ド接続の必要性がないことに関連している。

【００３８】この制御信号のタイミングは、本発明にお
いて最も重要である。図１の構成の図２のタイミングチ
ャートに示すように、５段のフィルタバンクの１つを使
用して、入力信号INPUT-SIGNALで全てのデジタルフィル
タ動作を行う。すなわち、上述したように、図１に示す
５段のデジタルフィルタバンクのフィルタ駆動制御信号
Ｌ（１），Ｌ（２），…，Ｌ（５）はそれぞれ別々に作
動するので、図１の第１段、第２段、第３段、第４段、
第５段のフィルタバンクと同等に機能させるために必要
なフィルタバンクは、繰り返して使用すれば５つのフィ
ルタバンクのうちの１つ（例えばＢＡＮＫ０）となる。
高域、低域、帯域通過フィルタからなる１つのバンクの
時間多重使用は、多重レート機構減少の原理の特性であ
る。図１と図２に示すように、機構の作動に５つの異な
るサンプリングレートが用いられる。しかしながら、５
つ以下またはそれ以上のバンクの使用、または、１つの
バンクを５回繰り返して使用することは、システム設計
条件により信号の処理工程に応用することができる。

【００３９】段層構造を示す図１を参照すると、フィル
タバンク装置で処理される外部入力信号INPUT-SIGNAL
は、図２に示す基本タイムスロットユニットの時間系列
の全ての間、第１段（フィルタバンクＢＡＮＫ０）の高
域、低域、帯域通過フィルタの入力に供給される。しか
しながら、上述したように、図１に示す全装置のフィル
タバンクの１つのみが所定の時間に作動し、元の入力信
号の周波数帯域の所定部分を処理する。従って、全ての
装置において同時に２つのフィルタ駆動制御信号が発生
することはない。これは、上述した１つのフィルタバン
クの時間多重使用を可能にし、本発明のデジタルフィル
タ機構を構成するために必要なデジタル信号処理を行う
ことができる。また、これは、元の信号の高域周波数は
高いサンプリングレートでサンプリングされ、低域周波
数は低いサンプリングレートでサンプリングされるとい
う一般的条件に適している。

【００４０】本発明に係るデジタルフィルタ装置の実施
の形態を以下に示し、図１の階層配置構成がどのように
デジタルフィルタ装置内で行われるか示す。この目的の
ために図３を参照する。図３は、本発明の実施の形態に
係る帰還フィードバック機構を用いたデジタルフィルタ
バンク装置のハードウェア構成のブロック図である。図
示のように、本発明のデジタルフィルタバンク装置は参
照番号１０で示され、入力信号選択器２０とフィルタバ
ンク器３０と周波数帯域選択器４０とを有するハードウ
ェア構成を備える。そして、フィルタバンク器３０は、
図１に示す５つのフィルタバンクＢＡＮＫ０〜４の組み
合わせと同等に機能するハードウェア構成を有してい
る。図１と図２に関して上述した５段減少機構を採用す
る装置と仮定する。

【００４１】入力信号選択器２０の入力端には、外部入
力信号２１と、フィルタバンクＢＡＮＫ０〜４と同等な
５段階における５つの低域フィルタ出力（図１の1ST,2N
D,3RD,4TH,5TH-STAGE-LOWPASS SIGNAL; 図３の３３１〜
３３５）とが印加され、入力信号選択器２０により選択
される。次に接続された部品、フィルタバンク器３０に
供給するために、これら６つの信号のうち１つが選択さ
れる。本発明の装置により処理される元の信号として、
外部入力信号２１は、適切にサンプリングされ、デジタ
ル形式に変換されるアナログ信号とすることができる。
本発明の装置により処理される元の信号として、外部入
力信号２１は適切にサンプリングされ、デジタル形式に
変換されるアナログ信号でもよい。また、上述したよう
に、入力信号選択器２０に供給される低域フィルタ出力
３３１〜３３５は、入力信号選択器２０に入力する前
に、対応する帰還フィードバック減少周期にてフィルタ
バンク器３０により適切に減少されている。

【００４２】図１及び図２に示す装置におけるフィルタ
バンク器３０は、物理的には時間多重機構で１つのバン
クのみが用いられるが、複数個（本例では５個）のフィ
ルタバンクの仮想アレイを備えることにしてもよい。各
仮想バンク、または、単一の現実のバンクは、少なくと
も高域フィルタ３１（図１のＨＰＦ）と低域フィルタ３
５（ＬＰＦ）を備え、複数個の帯域通過フィルタ３３
（ＢＰＦ１〜Ｒ）を任意に追加することができる。帯域
通過フィルタ３３の選択は任意であるので、フィルタバ
ンク器３０に使用しなくてもよいが、適切な装置の作用
を得るために少なくとも高域及び低域フィルタ３１、３
３は備える必要がある。入力信号選択器２０が外部入力
２１と低域フィルタ出力３３１〜３３５の中から選択し
た信号、すなわち、フィルタ入力信号２３は、前述した
ように第１段のフィルタバンク器３０の全てのフィルタ
の入力に印加される。フィルタ駆動制御信号、例えば、
図２に示す制御信号Ｌ（１：５）をフィルタバンク器３
０の５個のバンク全ての対応するフィルタに印加する。

【００４３】フィルタ駆動制御信号をフィルタバンク器
３０に印加すると、一部が周波数帯域選択器４０に供給
され、残りが帰還に入力信号選択器２０に入力されるフ
ィルタされた信号を出力する。特に、前述したように、
フィルタバンク器３０の高域フィルタと帯域通過フィル
タの全ての出力信号３７１〜３７５、３８１〜３８５
（それぞれ1ST 〜5TH-STAGE-HIGHPASS-SIGNAL と1ST-ST
AGE-BANDPASS-SIGNAL 1〜R に対応する）は、それぞれ
図２に示すような駆動信号により周波数帯域選択器４０
に入力される。フィルタバンク器３０の低域フィルタの
全ての出力信号３３１〜３３５（それぞれ図１の装置の
1ST 〜5TH-STAGE-LOWPASS-SIGNALに対応）は、同様な駆
動信号に基づいて、帰還的に入力信号選択器２０に入力
される。

【００４４】周波数帯域選択器４０では、高域フィルタ
された信号３７１〜３７５と帯域通過フィルタされた信
号３８１〜３８５と低域フィルタされた信号３３５のい
ずれか１つの信号が、装置のフィルタ出力信号４１とし
て選択される。

【００４５】図３に示すフィルタバンク器３０を作動す
るために２重減少機構が適用されると仮定すると、最初
のフィルタ動作は、入力信号選択器２０が外部入力信号
２１をフィルタ入力信号２３として選択し、これをフィ
ルタバンク器３０に入力する。この第１段において、フ
ィルタバンク器３０の低域フィルタ３５は、入力信号選
択器２０にフィードバックされる低域フィルタ信号３３
１を生成する。この第１段のフィードバックされる低域
フィルタ信号３３１は、入力信号選択器２０に入力され
ると、フィルタバンク器３０の第２段の動作におけるフ
ィルタ入力信号２３の選択用に使用される。この実施の
形態では、２重減少機構を想定しているので、低域フィ
ルタ信号３３１は、２回の発生毎に１度（４スロット毎
に１回）選択される。同様に、第２段の低域フィルタ信
号３３２は、フィルタ駆動信号の一部として、また、第
３段のフィルタバンク器３０の動作中に全てのフィルタ
に入力されるフィルタ入力信号２３として、２回の発生
毎に１回（８スロット毎に１回）選択される。同様にし
て、第５段の低域フィルタ信号３３５は、第５段のフィ
ルタバンク器３０の動作中に全てのフィルタに入力され
るフィルタ入力信号として、２回の発生毎に１回選択さ
れる。

【００４６】周波数帯域選択器４０では、上述したよう
に、高域フィルタ信号３７１〜３７５と帯域通過フィル
タ信号３８１〜３８５と最終段の低域フィルタ信号３３
５の中から装置フィルタ出力信号４１としての信号が選
択される。最後の装置出力信号の選択は、フィルタ駆動
信号に基づいて決定される。図２に示すフィルタ駆動制
御信号によるデジタルフィルタバンク装置１０の周波数
帯域選択器４０における出力信号選択について、基本タ
イミングスロットユニットに対応する動作工程を示しな
がら、以下に詳述する。

【００４７】図２に示すように、基本タイムスロット０
の間、デジタルフィルタバンク装置１０がフィルタ動作
の第１段階にあることを示すＬ（１）＝１は、第１段の
状態にあるものとする。この状態では、入力信号選択器
２０は、外部入力信号２１を選択し、フィルタバンク器
３０に入力する。再び第１段の状態となったので、フィ
ルタバンク器３０は、第１段の高域フィルタされた信号
３７１と、第１段の帯域通過フィルタ信号３８１の組
（３８１−１〜Ｒ，合計Ｒ個の帯域通過フィルタが存在
すると仮定する）と、第１段の低域フィルタ信号３３１
とを生成する。これら出力信号は、第１段の次のスロッ
ト、つまり、基本タイムスロット２まで断定になる。

【００４８】基本タイムスロット１の間、Ｌ（２）＝１
はデジタルフィルタバンク装置１０が第２段の状態にあ
ることを示す。この状態では、入力信号選択器２０はフ
ィードバックされた第１段の低域フィルタ信号３３１を
選択し、フィルタバンク器３０に入力する。フィルタバ
ンク器３０は第２段の状態にあるので、第２段の高域フ
ィルタされた信号３７２と、第１段の帯域通過フィルタ
信号３８２の組（３８２−１〜Ｒ，合計Ｒ個の帯域通過
フィルタが存在すると仮定する）と、第２段の低域フィ
ルタ信号３３２とを生成する。これら出力信号は、第２
段の次のスロット、つまり、基本タイムスロット５まで
断定になる。

【００４９】そして、基本タイムスロット２の間、再び
Ｌ（１）＝１となり、デジタルフィルタバンク装置１０
が第１段の状態にあることを示す。この状態では、入力
信号選択器２０は、外部入力信号２１を再度選択し、フ
ィルタバンク器３０に入力する。フィルタバンク器３０
は再度第１段の状態にあるので、第１段の高域フィルタ
された信号３７１と、第１段の帯域通過フィルタ信号３
８１の組（３８１−１〜Ｒ，合計Ｒ個の帯域通過フィル
タが存在すると仮定する）と、第１段の低域フィルタ信
号３３１とを生成する。これら出力信号は、第１段の次
のスロット、つまり、基本タイムスロット４まで断定に
なる。

【００５０】同様なタイミングに基づいて、デジタルフ
ィルタバンク装置１０は駆動し、図２に示すフィルタ制
御信号に従って、外部入力信号２１により作動してフィ
ルタ出力信号４１を生成する。なお、２つのフィルタ段
階は、同時に有効とはならず、従って、フィルタバンク
は、単一のフィルタバンクを用いる複数のサンプリング
レートでの時間多重方式である。

【００５１】以下に、デジタルフィルタバンク装置１０
を構成する入力信号選択器２０とフィルタバンク器３０
と周波数帯域選択器４０の基本構成を説明する。以下の
実施の形態では、デジタルフィルタバンク装置１０が５
段階構成を有し、２重減少サンプリングで作動するもの
と仮定する。

【００５２】図５は、本発明の実施の形態に係る入力信
号選択器２０の概略図である。上述したように、５段の
フィルタバンク装置１０を仮定すると、入力信号選択器
２０は、通常、３段切換バッファのアレイ９０を有す
る。

【００５３】なお、通常の状態では、本実施の形態のフ
ィルタバンク装置１０等の実用フィルタデバイスは、複
数ビットの解像度を有するデジタル音声やビデオ信号を
処理する。例えば、オーディオコンパクトディスクプレ
ーヤ等のオーディオ機器で扱われる従来のデジタル音楽
信号は、通常１４〜１６ビットの解像度を有する。図５
の例では、１６ビットの解像度の信号が用いられ、ＸＩ
Ｎ（０：１５）として入力信号が示されている。

【００５４】従って、３段切換バッファのアレイ９０
は、IBUF1(0:15),IBUF2(0:15),IBUF3(0:15),IBUF4(0:1
5),IBUF5(0:15) として示される５組のバッファを備え
ている。５組のバッファは、図示されていないが、参照
番号が示すように各々１６個の３段切換バッファを有し
ていることが明らかである。例えば、３段切換バッファ
の組IBUF1(0:15) は、バッファIBUF1(0),IBUF1(1),…,I
BUF1(15)を備えている。

【００５５】従って、入力信号選択器２０の入力は、デ
ータ幅または１６ビットの解像度を有するデジタル外部
入力信号XIN(0:15) と、４つの帰還フィードバック低域
フィルタ信号と、１６ビット幅信号FB1(0:15),FB2(0:1
5),FB3(0:15),FB4(0:15) により供給される。特に、外
部入力信号XIN(0:15) の１６データビットの各々は、第
１の組の３段切換バッファIBUF1(0:15) の対応する入力
に供給される。フィルタバンク器３０の第１段のフィル
タバンク出力からフィードバックされる１６ビット低域
フィルタ信号FB1(0:15) の各ビットは、第２の組の３段
切換バッファIBUF2(0:15) の対応する入力に供給され
る。そして、フィルタバンク器３０の第４段のフィルタ
バンク出力からフィードバックされる１６ビット低域フ
ィルタ信号FB4(0:15) の各ビットは、第５の組の３段切
換バッファIBUF5(0:15) の対応する入力に供給される。

【００５６】図５では、フィルタ駆動制御信号の反転信
号LB(1:5) が生成され、アレイ９０の第５組の３段切換
バッファのバッファ制御入力ピンに印加される。アレイ
９０の３段切換バッファは、出力駆動制御信号がＬＯＷ
でアクティブとなるので、信号の反転は必要である。図
２に示す信号LB(1:5) の元の信号、つまり、非反転信号
は、直接３段切替バッファの出力駆動入力を制御するた
めに使用することができる。

【００５７】なお、３段切換バッファIBUF1(0:15),IBUF
2(0:15),IBUF3(0:15),IBUF4(0:15),IBUF5(0:15) の５組
の出力は、ＯＲ構成に接続されている。例えば、３段切
換バッファIBUF1(0),IBUF2(0),IBUF3(0),IBUF4(0),IBUF
5(0)の出力は、相互に接続され、３段切換バッファIBUF
1(1),IBUF2(1),IBUF3(1),IBUF4(1),IBUF5(1)の出力は、
相互に接続される。５つの出力が相互に接続された合計
１６のラインが１６ビットのデータ幅を有する出力信号
OUT(0:15) を構成する。アレイ９０のバッファは３段切
換であり、アレイ９０の５組のバッファのうち１組だけ
が制御信号LB(1:5) によりアクティブとなるので、出力
を相互に接続することが可能である。LB(1)=0 、LB(2:
5)=1 であるとき、入力信号選択器２０の出力OUT(0:15)
は、OUT(0:15)=XIN(0:15) となる。同様に、LB(2)=0
、LB(1)=0 、LB(3:5)=1 であるとき、入力信号選択器
２０の出力OUT(0:15) は、OUT(0:15)=XIN(0:15) とな
る。

【００５８】同様の理由により、フィルタ駆動制御信号
LB(1:5) または信号LB(1:5) の反転信号を、入力信号選
択器２０の作動により処理されるフィルタ入力信号を適
切に供給することにより、フィルタバンクの時間多重制
御に使用することができる。入力信号データXIN(0:15)
またはフィルタバンクの対応する段階よりフィードバッ
クされた低域フィルタ信号FB1(0:15) 〜FB4(0:15) が選
択され、所定のフィルタ処理を行うために接続されたフ
ィルタバンク器３０に送信される。

【００５９】上述した構成の入力信号選択器２０では、
低域フィルタサンプリング動作として、２重減少機構を
仮定する。図３に示す本発明のデジタルバンク装置１０
の実施の形態では、入力信号データXIN(0:15) またはフ
ィルタバンクの対応する段階よりフィードバックされた
低域フィルタ信号FB1(0:15) 〜FB4(0:15) が、次のフィ
ルタ処理であるフィルタバンク器３０の入力として、入
力信号選択器２０により選択される。帰還フィードバッ
クされる低域フィルタ信号により、低域フィルタ信号が
２回の発生毎に１回、次のフィルタ処理のために選択さ
れる。

【００６０】図３に示すデジタルフィルタバンク装置１
０で用いられる周波数帯域選択器４０を説明する。図６
は本発明の実施の形態に係る周波数帯域選択器４０の概
略図である。周波数帯域選択器４０の説明において、デ
ジタルフィルタバンク装置１０が２重減少機構で動作す
る５段のフィルタバンクを有していると仮定する。図示
のように、周波数帯域選択器４０は、通常３段切換バッ
ファアレイ１００を備えている。

【００６１】フィルタバンク装置１０の構成要素と入力
信号選択器２０と周波数帯域選択器４０とフィルタバン
ク器３０は、複数ビットの解像度を有する音声／ビデオ
デジタルデータ信号を処理することができる。図６の例
では、フィルタバンク装置１０の出力として、参照記号
YOUT(0:15)で示すように１６ビットの解像度の信号が用
いられる。

【００６２】複数の３段切換バッファのアレイ１００
は、FBBUF1(0:15),FBBUF2(0:15),FBBUF3(0:15),FBBUF4
(0:15),FBBUF5(0:15),FBBUF6(0:15) で示すように６組
のバッファを備えている。６組のバッファの各組は、１
６個の３段切換バッファを備えている（図面では、集合
的に示す）。例えば、３段切換バッファFBBUF1(0:15)
は、バッファFBBUF1(0),FBBUF1(1),…,FBBUF1(15) を備
えている。

【００６３】従って、周波数帯域選択器４０の入力に
は、図３に示すようにフィルタバンク器３０の出力が印
加される。図３では、フィルタバンク器３０が高域フィ
ルタ信号３７１〜３７５と帯域通過フィルタ信号３８１
〜３８５を供給している。しかしながら、他の組の信号
が周波数帯域選択器４０に入力されることを思い出して
もらいたい。これらは、フィルタバンク器３０のフィル
タバンクの最終段（第５段）の低域フィルタ信号であ
る。なお、図３の各々が１６ビットの解像度を有する高
域フィルタ信号３７１〜３７５を図６では参照符号HIGH
1(0:15),HIGH2(0:15),…,HIGH5(0:15)として示す。

【００６４】また、周波数帯域選択器４０の説明を明瞭
にするために、図３の帯域通過フィルタ信号３８１〜３
８５を図６では省略する。これは、上述したようにフィ
ルタバンク装置１０の帯域通過フィルタは任意に選択す
ることができるので、実施可能である。これに対して、
１６ビットの解像度を有するフィルタバンク器３０の最
終段（第５段）の低域フィルタ出力信号は、LOW(0:15)
で示され、周波数帯域選択器４０に印加される。

【００６５】特に、フィルタバンク器３０の第１段のフ
ィルタバンクにより生成される１６ビットの高域フィル
タ信号HIGH1(0:15) の各ビットは、第１組の３段切換バ
ッファFBBUF1(0:15)の対応するラインに入力される。フ
ィルタバンク器３０の第２段のフィルタバンクにより生
成される１６ビットの高域フィルタ信号HIGH2(0:15)の
各ビットは、第２組の３段切換バッファFBBUF5(0:15)の
対応するラインに入力される。同様に、フィルタバンク
器３０の最終段（第５段）により生成される１６ビット
の低域フィルタ信号LOW(0:15) の各ビットは、第６組の
３段切換バッファFBBUF6(0:15)の対応するラインに入力
される。

【００６６】図６では、反転されたフィルタ駆動制御信
号CHB(1:16) が生成され、アレイ１００の第６組の３段
切替バッファのバッファ制御入力ピンに入力される。こ
こでも、アレイ１００の３段切替バッファは、制御信号
がＬＯＷでアクティブになるので、反転が必要である。

【００６７】なお、６組の３段切換バッファFBUF1(0:1
5),FBUF2(0:15),FBUF3(0:15),FBUF4(0:15),FBUF5(0:1
5),FBUF6(0:15) の各出力は、ＯＲ構成に接続されてい
る。例えば、３段切換バッファFBUF1(0),FBUF2(0),FBUF
3(0),FBUF4(0),FBUF5(0),FBUF6(0) の出力は、相互に接
続され、３段切換バッファFBUF1(1),FBUF2(1),FBUF3
(1),FBUF4(1),FBUF5(1)と、LOW(1)の出力は、相互に接
続される。５つの出力が相互に接続された１６のライン
が、周波数帯域選択器４０の１６ビットのデータ幅を有
する出力信号YOUT(0:15)を構成する。アレイ１００のバ
ッファは３段切換であり、アレイ１００の６組のバッフ
ァのうち１組だけが制御信号CHB(1:6)によりアクティブ
となるので、出力を相互に接続することが可能である。

【００６８】CHB(1)=0、CHB(2:6)=1であるとき、周波数
帯域選択器４０の出力YOUT(0:15)は、YOUT(0:15)=HIGH
(0:15) となる。同様に、CHB(2)=0、CHB(1)=0、CHB(3:
6)=1であるとき、周波数帯域選択器４０の出力YOUT(0:1
5)は、YOUT(0:15)=HIGH2(0:15)となる。従って、バッフ
ァ出力駆動制御信号CHB(1:6)は、周波数帯域選択器４０
の作動において処理されるフィルタ信号を印加すること
により、フィルタバンクの時間多重制御に用いることが
できる。フィルタバンク器３０の最終段の低域フィルタ
信号出力、または、フィルタバンク器３０の対応するス
テージにより生成される高域フィルタ信号HIGH1(0:15)
が選択され、図３の本発明のデジタルバンク装置１０の
出力として生成される。

【００６９】フィルタバンク器３０のハードウェア構成
を詳述する前に、本発明のデジタルフィルタ装置の他の
態様の概念を構成する分散型演算アルゴリズムについて
説明する。

【００７０】本発明のフィルタブロック装置の基本構成
ブロックとして用いられるデジタル高域フィルタ（ＨＰ
Ｆ）と低域フィルタ（ＬＰＦ）と帯域通過フィルタ（Ｂ
ＰＦ）の異なる点は、係数と、以下に示す式（５）より
求められる数式中の積の項である。デジタルフィルタの
式を説明する前に変数を定義する必要がある。

【００７１】変数ｎで示される時間は入力データ信号の
処理に基づいて、フィルタ出力を決定する独立した変数
である。Ｎ基本タイミングスロットが以下の解析に用い
られる。式において、Ｃ_jは、デジタルフィルタ係数の
組を求めるために用いられる。ここで、ｊ＝０，１，
２，…，Ｎ−１は、解析において時間変数ｎに対応して
係数を計数する変数である。フィルタ動作を解析する工
程では、時間ｎが基本タイムスロットユニットｎ＝０，
１，…，Ｎで測定されると仮定しているので、同時間の
フィルタ出力信号を示すようにＹ（ｎ）が用いられる。
これに対して、Ｗ（ｎ−ｊ）は前の時間（ｎ−ｊ）での
極数信号の列を示す。従って、ｊ＝０のとき、Ｗ（ｎ）
は同時間の極数信号を表す。

【００７２】上記の定義に基づいて、時間変数で表され
るデジタルフィルタバンク装置のフィルタ出力は次式の
ように表される。

【００７３】

【数３】

【００７４】なお、式（５）は、本質的に図４に示すII
R デジタルフィルタにおいて説明した式（４）と同一で
ある。しかしながら、フィルタ装置の極数信号Ｗ（ｎ）
が、Ｋビットデータ、すなわち、Ｋビットの解像度の２
進法で表される下記の式（６）により求められる場合
は、

【００７５】

【数４】となる。

【００７６】

【数５】が１０進法の極数信号W(n-1),W(n-j),…,W(0) を表すた
めに用いられるとき、W(n-j)の数値範囲は、＋１〜−１
の間、すなわち、−１≦（Ｗ（ｎ−ｊ））＜１である。
ここで、ｊ＝０，１，２，…，Ｎ−１であり、前の極数
信号Ｗ（ｎ−ｊ）は次式（７）で表すことができる。

【００７７】

【数６】

【００７８】式（７）を式（５）と合わせることによ
り、フィルタ出力信号Ｙ（ｎ）を表す式（５）は、式
（８）となる。

【００７９】

【数７】

【００８０】上記の式（８）の１０進法の各項は、それ
ぞれ以下のように定義する。

【００８１】

【数８】

【００８２】式（９）で表される０次項は、

【００８３】

【数９】を合わせることにより求められる。同様に、ｐ番目の項
は

【００８４】

【数１０】を合わせることにより求められる。従って、Ｋビットの
解像度が必要とされる。

【００８５】上記の式（８）で示される、分散型演算ア
ルゴリズムに基づくデジタルフィルタを作動する工程
は、通常、以下の工程で説明できる。ａ．記憶項を定義し、それを０に設定する。極数入力信
号Ｗ（ｎ）は、第０ビット、第１ビット、…、（Ｋ−
１）ビットと順にＫビットの信号データを入力する。ｂ．第０ビットが入力信号として供給された場合、第０
項の値を求める。そして、その結果を記憶項に保存す
る。第０項の値は次の数式により求める。

【００８６】

【数１１】ｃ．記憶項を２で割り、それを再び記憶項に保存する。ｄ．第１ビットが入力信号として供給された場合、第１
項の値を求める。そして、その結果を記憶項に保存す
る。第１項の値は次の数式により求める。

【００８７】

【数１２】ｅ．ｄの工程で得られた第１の項の値を記憶項に加算
し、新しい記憶項を求める。ｆ．記憶項を２で割り、新しい記憶項として保存する。ｇ．第ｍビットが入力信号として供給された場合、第ｍ
項の値を求める。ここで、ｍ＝２，…，Ｋ−２である。
第ｍ項の値は次の数式により求める。

【００８８】

【数１３】ｈ．ｇの工程で得られた第ｍの項の値を記憶項に加算
し、新しい記憶項を求める。ｉ．記憶項を２で割り、新しい記憶項として保存する。ｊ．第（Ｋ−１）ビットが入力信号として供給された場
合、第（Ｋ−１）項の値を求める。そして、得られた値
を記憶項に保存する。第（Ｋ−１）項の値は次の数式に
より求める。

【００８９】

【数１４】ｋ．ｊの工程で得られた第（Ｋ−１）の項の値を記憶項
に加算し、新しい記憶項を求める。ｉ．最後のビット（第（Ｋ−１）ビット）が入力され
た後、記憶項の値がＹ（ｎ）となる。

【００９０】上記は、本発明の分散型演算アルゴリズム
を用いて、１回のサンプリング周期における積の項の計
算を行う工程である。

【００９１】本発明のデジタルフィルタバンク装置によ
って処理されるフィルタ信号の数値結果を求める場合、
上述の工程は予め用意されたルックアップテーブルを用
いて、必要なフィルタ特性の係数を決定するように構成
できる。極数信号の数値を求める際に、Ｋビットの解像
度のデータ信号の各ビットは上記の式に基づいて処理さ
れる必要がある。

【００９２】現時点のフィルタ出力信号Ｙ（ｎ）を求め
る式（８）の１０進法の各項を決定することに用いられ
る式（９）〜（１２）に基づいて、第０、第１、第２、
…、第（Ｋ−１）次項では、それぞれに対応する計算処
理により積の和を計算する。

【００９３】

【数１５】であるので、データ信号の各ビットの値を求める場合、
式（９）〜（１２）の第ｐ次項には２^N通りの数値範囲
がある。この範囲のデータは、ＲＯＭやＰＡＬ等の適切
な半導体記憶装置に記憶することができる。記憶装置
は、Ｋ解像度ビットの第ｐビットに対応するデータ領域
の空間をアドレスするデータアドレスとして

【００９４】

【数１６】を用いることができる。例えば、ＲＯＭを用いてこれら
のデータを記憶する場合、各々がＫビットのデータ幅を
有する２^Nワードを持つアドレス空間を備える装置が必
要となる。

【００９５】例えば、２つの（Ｎ＝２）タイムスロット
ユニットが解析に用いられる場合、変数ｊの範囲は０〜
１となる。従って、データ領域を記憶するＲＯＭは、メ
モリアドレスとそれに対応するデータ領域の関係を示す
以下の表を有することになる。

【００９６】

【表１】

【００９７】図４は、本発明の実施の形態の分散型演算
アルゴリズムを採用した図３のデジタルフィルタバンク
装置１０に含まれるフィルタバンク器３０と等価のハー
ドウェア構成を示すブロック図である。図３では、図４
の実施の形態のフィルタバンク器３０を構成する部品と
して、高域フィルタ、帯域通過フィルタまたは低域通過
フィルタが備えられているが、「フィルタ」の機能的ブ
ロックは存在していない。これは、図４の極数信号処理
器８３、並列／直列変換・送信器８４、ゼロ信号処理器
８６等の機能的なブロックが合わさって、図３のデジタ
ルフィルタの機能を構成するためである。

【００９８】図３のフィルタバンク器３０と等価な構成
を説明する前に、これが図４の回路図に示すようなIIR
デジタルフィルタバンク装置への使用に適していること
を説明する。また、作動の概念が前述の分散型演算アル
ゴリズムに基づくものであることを説明する。図４に明
示するように、フィルタバンク器３０の等価図は、８個
の機能的ブロックを備えている。これらのブロックは選
択器８１、８２と、極数信号処理器８３と、直列／並列
変換・送信器８４と、シフトレジスタ８５と、記憶装置
９１、９２と、ゼロ信号処理器８６である。

【００９９】図２２のIIR デジタルフィルタにおける上
記の式（４）に示すように、数式は中間極数信号Ｗ
（ｎ）に基づいて、フィルタ出力Ｙ（ｎ）に設定され
る。

【０１００】

【数１７】

【０１０１】上記式（３）に基づく極数信号Ｗ（ｎ）
は、入力データ信号Ｘ（ｎ）から求められる。

【０１０２】

【数１８】

【０１０３】式（４）と式（３）は、それぞれ

【０１０４】

【数１９】と表すことができる。

【０１０５】図２２を参照すると、上記の式（１４）で
説明したように、中間極数信号Ｗ（ｎ）の計算は、図の
中心で分割した場合の回路図の左側部分を用いて行われ
る。これは、図４のブロック図中、シフトレジスタ８５
より左側全てを含む回路群に相当する。従って、これ
は、選択器８１と、極数信号処理器８３と、選択器８２
と、並列／直列変換・送信器と記憶装置９１を備える。
これに対して、式（１３）で説明したフィルタバンク器
（図３の３０）の出力信号Ｙ（ｎ）の計算は、回路図の
シフトレジスタ８５より右側半分を用いて行われる。こ
れは、ゼロ信号処理器８６と記憶装置９２を含む。特
に、記憶装置９１は、フィルタ特性係数ａ₁〜 a_Nをル
ックアップテーブルの形式でアクセスすることができる
アドレスメモリを含んでいて、記憶装置９２は、係数C₀
〜 C_N-1のルックアップテーブルを含んでいる。

【０１０６】分散型演算アルゴリズムに基づくフィルタ
装置出力データを求める演算処理に必要な工程では、図
４のハードウェアを用いて、係数ルックアップテーブル
へのアクセスと積の和の基本処理が構成されている。回
路図の一例と、図４の８つの構成部品８１〜８６、９１
〜９２のタイミングチャートを示す図７乃至図１８を参
照すると、フィルタ出力を数学的に求める処理は以下の
ようになる。

【０１０７】ａ．記憶手段に初期の積の項を記憶して積
の和を初期化する。この工程は、例えば、図１１に示す
極数信号処理器８３の段階レジスタ８３３に対する式
（１４）中の積の項ａ_j・Ｗ（ｎ−ｊ）の初期値を記憶
させることにより行うことができる。ｂ．入力信号を処理して、極数信号処理器に入力するよ
うにフィルタバンクを制御する。この工程は、例えば、
第１の選択器８１に図４に示す制御信号CTRL-1を出力し
て、入力データ信号XIN(SEL1) が選択器８１により選択
されて極数信号処理器８３に出力されることにより行う
ことができる。ｃ．極数信号処理器が入力信号を記憶手段に記憶されて
いる積の項に加算して、極数信号を求める。この工程
は、例えば、極数信号処理器８３が図１１の極数信号処
理器８３の段階レジスタ８３３の値ａ_j,W(n-j) にXIN
(SEL1) を加算し、極数信号POLEまたは中間極数信号W
(n)を求めることにより行うことができる。

【０１０８】ｄ．極数信号処理器は、処理した信号を並
列／直列・転送器と第２の選択器にに送信する。この工
程は、例えば、図１１の極数信号処理器８３が工程ｃで
求めた極数信号POLEを並列／直列変換するために並列／
直列変換・送信器８４に送信し、更に、第２の選択器８
２に送信することにより行うことができる。ｅ．並列／直列変換・送信器は、データ信号を変換し
て、順に直列ビットをシフトレジスタに送信する。この
工程は、例えば、図１３の並列／直列変換・送信器８４
が複数の解像ビット（例えば、１６ビット）を有する極
数信号POLEまたはW(n)の変換されたビットを図４のシフ
トレジスタ８５に送信することにより行うことができ
る。送信はLSB からMSB の形式、またはその反対にて行
うことができる。ｆ．並列／直列変換・送信器により処理され変換され送
信されたデータ信号の第０次項の各ビットを受信したと
き、シフトレジスタは第１および第２の記憶手段の記憶
位置をアドレスする。この工程は、例えば、シフトレジ
スタ８５が並列／直列変換・送信器８４により送信され
た第０次項のW(n)のデータビットを受信したとき、受信
したデータビットに対応する記憶装置９１、９２の所定
のアドレス空間の１つの記憶位置をアドレスすることに
より行うことができる。

【０１０９】ｇ．第１及び第２の記憶手段がシフトレジ
スタによりアドレスされた記憶領域の記憶内容を読み出
す。この工程は、例えば、第０次項のW(n)のデータビッ
トを受信したとき、シフトレジスタ８５によりアドレス
された記憶領域に記憶されている記憶内容MEM1,MEM2 を
記憶装置９１、９２が、読み出すことにより行うことが
できる。ｈ．第１の記憶手段に記憶されている第０次項を極数信
号処理器に読み出して、記憶させるように制御する。こ
の工程は、例えば、記憶装置９１の第０次項記憶内容ME
M1(SEL2)が選択器８２により選択され、図１１の極数信
号処理器８３のレジスタに読み出されるように、制御信
号CTR-2 を第２の選択器８２に出力することにより行う
ことができる。ｉ．第２の記憶手段がアドレスされた第０次項記憶内容
をゼロ信号処理器に読み出す。この工程は、例えば、記
憶装置９２が第０次項記憶内容MEM2を読み出して、内容
をレジスタ８６１に送信し、続いて図１７のゼロ信号処
理器８６のレジスタ８６３に送信することにより行うこ
とができる。

【０１１０】ｊ．シフトレジスタが並列／直列変換・送
信器から受信した極数信号データの第１次項を第１及び
第２の記憶手段に送信する。この工程は、例えば、シフ
トレジスタ８５が並列／直列変換・送信器８４からデー
タビットを有する第１次項極数信号データW(n)を受信し
たとき、これを記憶装置９１、９２に送信することによ
り行うことができる。ｋ．第１及び第２の記憶手段がアドレスされた第１次項
記憶内容を読み出す。この工程は、例えば、記憶装置９
１がアドレスされた第１次項記憶内容MEM1を読み出し、
記憶装置９２がアドレスされた第１次項記憶内容MEM2を
読み出すことにより行うことができる。ここで、アドレ
スはデータビットを有する第１次極数信号データW(n)に
より行われる。ｌ．第１の記憶手段に記憶されている第１次項を極数信
号処理器に読み出すように制御する。この工程は、例え
ば、記憶装置９１の第１次項記憶内容MEM1が選択器８１
により選択され、極数信号処理器８３に読み出されるよ
うに、制御信号CTR-1 を第２の選択器８１に出力するこ
とにより行うことができる。

【０１１１】ｍ．極数信号処理器が工程ｈにおいて記憶
された第０次項を指定回数割り、第１次項データに加算
して新しい極数信号を求める。この工程は、例えば、極
数信号処理器８３が工程ｈにおいて記憶された第１次項
データMEM1を２回割り、それを第１次項データMEM1に加
算して、新しい極数信号POLEを求め、図１１の極数信号
処理器８３のレジスタ８３１に記憶する。ｎ．極数信号処理器が工程ｍで求めた新しい極数信号を
第２の選択器のみに読み出す。この工程は、例えば、極
数信号選択器８３が工程ｍで求めた新しい極数信号POLE
を並列／直列変換・送信器８４ではなく、第２の選択器
８２のみに読み出すことにより行わうことができ、これ
により極数信号W(n)は再生されない。ｏ．第２の記憶手段が第１次項データをゼロ信号処理器
に読み出し、所定の回数割った第０次項データに加算す
る。この工程は、例えば、記憶装置９２が第１次項デー
タMEM2を図１７のゼロ信号処理器８６に読み出し、工程
ｉにおいてレジスタ８６３によりフィードバックされ、
２回割った第０次項データを第１次項データMEM2に加算
し、加算結果をゼロ信号処理器８６のレジスタ８６１に
記憶することにより行うことができる。

【０１１２】ｐ．ゼロ信号処理器がフィルタ信号データ
を生成することを完了するまで繰り返し行う。この工程
は、例えば、フィルタ信号Y(n)としてゼロ信号処理器８
６のレジスタ８６３により生成された極数信号W(n)が備
える全てのビットが完了するまで繰り返して行うことに
より行うことができる。ｑ．極数信号処理器が、ゼロ信号処理器が装置の出力を
生成するように積の和を生成し、全ての次元の項が完了
するまで工程ａに戻る。この工程は、例えば、極数信号
処理器８３が a_jW(n+1-j)項をレジスタ８３３に蓄積
し、ゼロ信号処理器８６のレジスタ８６３が装置フィル
タ信号Y(n)を生成することにより行うことができる。そ
して、全ての次元の項が完了するまで工程ａに戻る。

【０１１３】以上の説明は、例えば図３のデジタルフィ
ルタバンク装置のデジタル信号フィルタ処理を構成する
工程を説明している。図４に詳細に示す図３のフィルタ
バンク器３０は、各部品が公知の電子機能素子を備える
ことができる複数の構成部品を組み合わせて、本発明に
係るデジタル信号処理に機能的に用いている。当業者に
自明のこれらの部品はここでは説明しないが、自明でな
い構成部品を図７乃至図１８を参照して説明する。

【０１１４】図７は、本発明の実施の形態に係る図４の
デジタルフィルタバンク器３０の選択器８１の概略図で
あり、図８はそのタイミングチャートを示す。１６ビッ
トの解像度を有するデータ入力信号を処理する選択器を
例示する図７に示すように、選択器８１は、通常、２組
の複数の３段切換バッファXBUF(0:15)とM1BUF(0:15)を
備える。第１組の１６個の３段切換バッファXBUF(0:15)
の各々は、１６ビットの入力デジタル信号XIN(0:15) の
対応するデータ信号ビットを受信する。同様に、第２組
の１６個の３段切換バッファM1BUF(0:15) の各々は、１
６ビットのフィードバック信号MEM1(0:15)の対応するデ
ータ信号ビットを受信する。

【０１１５】２組のXBUF(0:15)とM1BUF(0:15) の３段切
換バッファの出力は相互に接続され、図４の選択器出力
SEL1を構成する１６ビットの出力信号SEL1(0:15)を生成
する。第１組の３段切換バッファXBUF(0:15)のバッファ
出力駆動制御は相互に接続され、直接信号CTR-1 に接続
されている。このラインは、第１の組XBUF(0:15)の駆動
制御に直接接続される。そして、３段切換バッファを制
御する前に信号CTR-1を反転するインバータ８１１に示
されるように、第２の組M1BUF(0:15) の駆動制御が信号
CTRL-1の反転信号により制御される。従って、図７の選
択器８１は、信号CTRL-1の制御の下で、入力信号XIN(0:
15) とフィードバック信号MEM1(0:15)のいずれかを選択
する。この選択は、図８に示すタイミングに基づいて行
われる。Ｋビットのデータ解像度を用いる信号処理の例
では、図８に示すように、タイムスロットをＫユニット
０、１、…、Ｋ−１に分割することができる。従って、
図８のタイミングチャートはタイムスロット０でXIN 信
号を選択する状態のみを示す。

【０１１６】図９は図４のデジタルフィルタバンク３０
の他の選択器８２の構成を示す概略図である。図１０は
図９の選択器のタイミングチャートである。図９の選択
器８２の実施の形態は、一方の３段切換バッファ組MBUF
(0:15)が複数のビットのフィードバック信号MEM1(0:15)
を選択し、他方の組PBUF(0:15)が複数のビットの極数信
号POLE(0:15)を選択することを除いて、図７の選択器８
１のハードウェア回路構成と同様である。フィードバッ
ク信号MEM1または極数信号POLEが制御信号CTR-2 により
選択され、選択器８２の出力信号SEL2となる。バッファ
の組MBUF(0:15)は、直接CTR-2 に接続され、CTR-2 が立
ったときMEM1(0:15)を選択する。インバータ８２１は、
POLE(0:15)を選択するようにPBUF(0:15)の選択制御を行
うCTRL-2信号の反転を行う。

【０１１７】図１１は、本発明の実施の形態に係る極数
信号処理器８３の概略図である。図示のように、極数信
号選択器８３は、通常、レジスタアレイ８３１と加算器
のアレイ８３２と１組のレジスタアレイ８３３とＡＮＤ
とＯＲゲートアレイからなるロジック回路とを備える。
極数信号処理器８３はデジタルフィルタバンク器３０の
構成部品であるので、図１１に示す例では、１６ビット
の解像度を有するデジタル信号データを処理するものと
する。こられのデータはLATCH0(0:15),ADD(0:15),LATCH
1(0:15),… ,LATCH5(0:15)で表され、構成部品はMUX(0:
15),… ,MUX5(0:15)で表される。

【０１１８】通常、図４に示すように極数信号処理器８
３は２つの入力信号SEL1とSEL2を入力し、これらを処理
して出力極数信号POLEを出力する。図１１のロジック
は、しかしながら、他の制御信号が必要であることを示
している。具体的には、段階状態制御信号L(1)〜 L(5)
の反転信号LB(1) 〜LB(5) と、アレイ８３３の５段レジ
スタLATCH1〜5 に用いられるレジスタ制御信号CL(1) 〜
CL(5) と、入力SEL2をＭ回割るか２で割るかを決定する
アレイ８３７のＡＮＤ・ＯＲゲートMUX1〜5 に用いる状
態信号SEL3である。本質的には、極数信号処理器８３に
入力される１６ビットの解像度を有する第１のデータ信
号SEL1(0:15)は、加算器アレイ８３２の加算器ADD の入
力Ｂを構成し、第２のデータ信号SEL2(0:15)はレジスタ
アレイ８３３の各組へのデータ入力である。

【０１１９】第２のデータ信号SEL2(0:15)は、最初に、
ラッチ制御信号CL(1) 〜CL(5) のうちアクティブとなっ
た信号によりアレイ８３３のレジスタLATCH1〜5 の選択
されたレジスタにラッチされる。この選択は、本実施の
形態の５段のうちの１つで行われる。反転された段階状
態制御信号L(1)〜L(5)は、対応するＡＮＤ・ＯＲゲート
アレイ８３７に送信するためにアレイ８３３の１つのレ
ジスタを選択する。アレイ８３７の選択されたゲート
は、信号SEL3の状態によりアレイ８３３の選択されたレ
ジスタの内容を加算器８３２のポートＡに読み出す。加
算器８３２の出力を入力する極数信号処理器８３は、レ
ジスタ８３１のデータロード制御信号に直接入力するク
ロック信号CKにより駆動され、ポートＱより極数信号処
理器８３の出力POLEを生成する。図１１の例では、加算
器のアレイ８３２に入力CIN と出力CO(0:14)の信号が用
いられる。図１２は図１１の極数信号処理器８３のタイ
ミングチャートを示す。

【０１２０】図１３は、本発明の実施の形態に係る図４
の並列／直列変換・送信器の概略図を示し、図１４は、
対応するタイミングチャートを示す。並列／直列変換・
送信器は、フリップフロップレジスタFD(0:14)の段階ア
レイ８４１を備える。１６ビットの処理されたデータ、
例えば、極数信号処理器８３により生成される極数デー
タPOLE(0:15)をラッチするレジスタLAT(0:15) のアレイ
８４２は、データを１つのタイムスロットユニットの間
保持する信号HALFにより制御され、ビットBIT(0:15) と
して表される出力を生成する。アレイ８４３のＡＮＤ／
ＯＲゲートGMUX0 〜15とビットBIT(O:15) に基づいて、
アレイのレジスタ８４２から受信した各ビットBIT(0:1
5) が前段の出力Ｑにより調整され、その後に、制御信
号LOADがアレイ８４１の各レジスタFD(0:14)にデータ入
力信号となる。この回路は、信号LOADがロジックＬ（LO
AD=0) になり、クロック信号CLが変化したとき、データ
BIT(0:15) をフリップフロップレジスタFD(0:14)にロー
ドするように構成されている。図１４に示すように、図
４の並列／直列変換・送信器８４は、１６ビットの並列
信号POLE(0:15)を所望の直列信号SERIALに並列／直列変
換する。

【０１２１】図１５は本発明の実施の形態に係る図８の
シフトレジスタ８５の概略図である。図４に示すよう
に、シフトレジスタ８５は、クロックに従い、並列／直
列変換・送信器８４からの直列データを入力、保持す
る。SHIF(1) 〜SIF(5)は５段階の入力データのビットを
順にシフトするクロックに用いられる。段階状態制御信
号L(1)〜 L(5) の反転信号LB(1) 〜LB(5) は、図のロジ
ックに示すように、５段階の入力を選択するために用い
られ、アドレス信号ビットADDR(1) 〜ADD(3)を構成す
る。構成されたアドレス信号ビットADDR(1:3) は、記憶
装置９１、９２（図４）に入力され、ルックアップテー
ブルの形式に記憶されている係数データにアクセスす
る。これらの記憶装置は、例えば、従来のＲＯＭ，ＰＡ
Ｌ等適切な半導体記憶装置にすることができる。

【０１２２】図１７は、本発明の実施の形態に係る図４
のゼロ信号処理器８６の概略図である。図示のように、
ゼロ信号処理器８６は、レジスタアレイ８６１と、加算
器アレイ８６２と、１組のレジスタアレイ８６３と、Ａ
ＮＤ，ＯＲゲートアレイ８６７のロジックを備えてい
る。ゼロ信号処理器８６はデジタルフィルタバンク器３
０の構成部品であるので、図１７の例は１６ビットの解
像度を有するデジタル信号データを示す。これらは、LA
TCH0(0:15),ADD(0:15),LATCH1(0:15),… ,LATCH5(0:1
5),MUX1(0:15),…,MUX5(0:15) として図示される。

【０１２３】図４を再び参照すると、上述したゼロ信号
処理器８６は入力信号MEM2を入力し、処理して出力信号
を生成する。この場合、図３の信号３７１〜３７５また
は図６の周波数帯域選択器４０にHIGH1(0:15),… ,HIGH
5(0:15) として表されるデジタルフィルタバンク器３０
のフィルタ信号の最終出力となる。しかしながら、図１
７のロジックも処理に他の制御信号が必要であることを
示している。具体的には、段階状態制御信号L(1)〜 L
(5) の反転信号LB(1) 〜 LB(5)と、アレイ８６３の５段
レジスタLATCH1〜5 に用いられるレジスタ制御信号CL
(1) 〜CL(5) と、入力SEL3をＭ回割るか２で割るかを決
定するアレイ８６７のＡＮＤ・ＯＲゲートMUX1〜5 に用
いる状態信号SEL3である。本質的には、ゼロ信号処理器
８６に入力される１６ビットの解像度を有するデータ信
号MEM2(0:15)は、加算器アレイ８６２の加算器ADD の入
力Ｂを構成する。

【０１２４】データ信号MEM2(0:15)は、加算器のアレイ
８６２のポートＢに繋がり、Ａポートには、アレイ８６
３の５段階レジスタLATCH1〜5 の選択されたレジスタに
保持されるデータをフィードバックして入力する。５段
階のレジスタの選択は、ラッチ制御信号CL(1) 〜CL(5)
の状態により決定される。反転された段階状態制御信号
L(1)〜L(5)は、対応するＡＮＤ・ＯＲゲートアレイ８６
７に送信するためにアレイ８６３の１つのレジスタを選
択する。アレイ８６７の選択されたゲートは、信号SEL3
の状態によりアレイ８６３の選択されたレジスタの内容
を加算器８６２のポートＡに読み出す。図１１を参照し
て極数信号処理器８３を説明したが、この場合、加算器
アレイ８６２の出力を入力し、ゼロ信号処理器８６の出
力となる信号ZERO(0:15)をポートＱに生成するレジスタ
８６１のデータロード制御信号に直接入力するクロック
信号CKにより、ゼロ信号処理器８６は駆動される。図１
７の例では、加算器アレイ８６２も入力CIN と出力CO
(0:14)を用いている。図１８は図１７のゼロ信号処理器
８６のタイミングチャートを示している。

【０１２５】本発明は上述の実施の形態に限定されるこ
とはない。例えば、デジタルフィルタバンクアレイは、
５段階とする必要はなく、データ信号も１６ビットの解
像度にする必要はない。本発明は、様々な変形をおよび
同様な構成を含むものである。

【０１２６】

【発明の効果】以上、詳述したように、本発明のデジタ
ルフィルタバンク装置によれば、フィードバック機構を
用いて階層的に構成され、多重レート機構減少に基づい
て所定の周波数で作動するので、多重レート機構減少と
分散型演算アルゴリズムを用いて信号処理と行うことに
より、最低限のハードウェアを用いることが可能にな
る。これにより、半導体装置の構成領域を減少させるこ
とができる。

【図面の簡単な説明】

【図１】本発明の実施の形態に係る減少機構を採用した
５段階のデジタルフィルタバンクを用いるフィルタ装置
を示す概略図である。

【図２】本発明の実施の形態に係る減少機構を採用した
図１の５段階のデジタルフィルタバンクのフィルタ駆動
制御信号の時系列を示すタイミング図である。

【図３】帰還フィードバック機構を採用したデジタルフ
ィルタバンク装置のハードウェア構成を示すブロック図
である。

【図４】分散型演算アルゴリズムを採用した図７のデジ
タルフィルタバンク装置を有するフィルタバンク器のハ
ードウェア構成を示すブロック図である。

【図５】信号選択器を示す概略図である。

【図６】周波数選択器を示す概略図である。

【図７】図４のデジタルフィルタバンク器の選択器を示
す概略図である。

【図８】図７の選択器の作動タイミングを示す図であ
る。

【図９】図４のデジタルフィルタバンク器の他の選択器
を示す概略図である。

【図１０】図９の選択器の作動タイミングを示す図であ
る。

【図１１】図４の極数信号選択器を示す概略図である。

【図１２】図１１の極数信号処理器の作動タイミングを
示す図である。

【図１３】図４の直列／並列変換・送信器を示す概略図
である。

【図１４】図１３の並列／直列変換・送信器を示す概略
図である。

【図１５】図４のシフトレジスを示す概略図である。

【図１６】図１５のシフトレジスタの作動タイミングを
示す図である。

【図１７】図４のゼロ信号処理器を示す概略図である。

【図１８】図１７のゼロ信号処理器の作動タイミングを
示す図である。

【図１９】信号処理に用いられる従来のフィルタバンク
を示すブロック図である。

【図２０】有限時間インパルス（ＦＩＲ）応答特性を有
するデジタルフィルタを示す回路図である。

【図２１】形式Ｉの不定期間インパルス（ＩＩＲ）応答
特性を有するデジタルフィルタを示す回路図である。

【図２２】形式ＩＩの不定期間インパルス（ＩＩＲ）応
答特性を有するデジタルフィルタを示す回路図である。

【符号の説明】

１０…デジタルフィルタバンク装置２０…入力信号選択器３０…フィルタバンク器４０…周波数帯域選択器８１、８２…選択器８３…極数信号処理器８４…並列／直列変換・送信器８５…シフトレジスタ８６…ゼロ信号処理器９１、９２…メモリ

───────────────────────────────────────────────────── フロントページの続き (72)発明者戴 ▲焦▼彦中華民国新竹市香山區新香街356巷２弄22 號 (72)発明者任建▲威▼ 中華民国新竹市大學路1003巷４號３樓 (72)発明者李桓瑞中華民国新竹縣寶山郷雙渓村▲丹▼雲山荘 10號３樓

Claims

【特許請求の範囲】

【請求項１】外部入力信号をフィルタし、フィルタさ
れたデジタル出力信号を生成するデジタル信号フィルタ
バンク装置において、外部入力信号と前の低域フィルタフィードバック信号の
いずれかを選択して、フィルタ入力信号として印加する入力信号選択手段と、前記フィルタ入力信号を入力し、前記フィルタ入力信号
をフィルタして、低域フィルタ出力信号と低域フィルタ
フィードバック信号を含む高域フィルタ信号と、帯域通
過フィルタ信号と、低域フィルタ信号とを生成するフィ
ルタバンク手段と、高域フィルタ信号に応答してフィルタデジタル出力信号
を生成する周波数帯域選択手段とを備え、前記フィルタバンク手段は、分散型演算アルゴリズムを
前記フィルタ入力信号に適用して、高域フィルタ信号と
低域フィルタ信号を表す第１及び第２の積の和を生成
し、前記フィルタバンク手段は、減少するサンプリングレー
トを用いて前記低域フィルタフィードバック信号を生成
する低域フィルタ手段を更に備えることを特徴とするデ
ジタル信号フィルタバンク装置。
【請求項２】前記フィルタバンク手段は、１つのバン
クとして構成された複数のフィルタ手段を備え、前記複
数のフィルタ手段は、複数の周波数帯域を有する複数の
フィルタ出力を備え、前記複数の周波数帯域の最大幅
は、他の周波数帯域に僅かに重なる幅であることを特徴
とする請求項１記載のデジタル信号フィルタバンク装
置。
【請求項３】前記フィルタバンク手段は、複数のバン
クとして構成された複数のフィルタ手段を備え、前記複
数のフィルタ手段は、複数の周波数帯域を有する複数の
フィルタ出力を生成し、前記複数の周波数帯域の最大幅
はそれぞれ前記複数の周波数帯域と僅かに重なりあう幅
であることを特徴とする請求項１記載のデジタル信号フ
ィルタバンク装置。
【請求項４】前記複数のフィルタ手段は、高域フィル
タ信号を生成する高域フィルタ手段と低域フィルタ信号
を生成する低域フィルタ手段とを備えることを特徴とす
る請求項２記載のデジタル信号フィルタバンク装置。
【請求項５】前記複数のフィルタ手段は、高域フィル
タ信号を生成する高域フィルタ手段と、低域フィルタ信
号を生成する低域フィルタ信号と、複数の帯域通過フィ
ルタ信号を生成する複数の帯域通過フィルタとを備え、
前記周波数帯域選択手段は前記フィルタされたデジタル
出力信号を生成するための前記複数の帯域通過フィルタ
信号に応答することを特徴とする請求項２記載のデジタ
ル信号フィルタバンク装置。
【請求項６】前記入力信号選択手段により処理される
ように、前記外部入力信号をデジタル形式に変換するア
ナログ・デジタル変換手段を更に備えることを特徴とす
る請求項１記載のデジタル信号フィルタバンク装置。
【請求項７】前記高域フィルタ手段と前記低域フィル
タ手段が同時に前記フィルタ入力信号を受信することを
特徴とする請求項４記載のデジタル信号フィルタバンク
装置。
【請求項８】前記高域フィルタ手段と前記低域フィル
タ手段と前記複数の帯域通過フィルタ手段が同時に前記
フィルタ入力信号を受信することを特徴とする請求項５
記載のデジタル信号フィルタバンク装置。
【請求項９】前記入力信号選択手段は、第１の出力を
有する第１の３段切換バッファ手段アレイと、第２の出
力を有する第２の３段切換バッファ手段アレイとを備
え、前記第１の出力と前記第２の出力は相互に接続されて、
前記フィルタ入力信号を担う選択器出力を形成し、前記第１の３段切換バッファ手段アレイは前記低域フィ
ルタフィードバック信号を入力する第１の入力を有し、前記第２の３段切換バッファ手段アレイは前記低域フィ
ルタフィードバック信号を入力する第２の入力を有し、前記第１の３段切換バッファ手段アレイと前記第２の３
段切換バッファ手段アレイは、出力駆動入力を有し、前
記外部入力信号と前記低域フィルタフィードバック信号
のいずれかを選択し、前記フィルタ入力信号として入力
することを制御することを特徴とする請求項１記載のデ
ジタル信号フィルタバンク装置。
【請求項１０】前記低域フィルタフィードバック信号
は複数のフィードバック信号であり、前記入力信号選択手段は第１の複数の出力を有する第１
の３段切換バッファ手段の複数のアレイを備え、前記第１の３段切換バッファの複数のアレイは、第１の
出力を有する第１の３段切換バッファ手段のアレイと、
第２の複数の出力を有する第２の３段切換バッファ手段
の複数のアレイとを有し、前記第１の複数の出力は相互に接続され、前記フィルタ
入力信号を担う選択器出力を形成し、前記第１の３段切換バッファ手段のアレイは前記外部入
力信号を入力する第１の入力を有し、前記第２の３段切換バッファ手段の複数のアレイは、そ
れぞれ前記複数のフィードバック信号の内対応する信号
を入力する第２の入力を有し、前記第１の３段切換バッファ手段の複数のアレイは、出
力駆動入力を有し、前記外部入力信号と前記複数のフィ
ードバック信号のいずれかを選択し、前記フィルタ入力
信号として入力することを制御することを特徴とする請
求項１記載のデジタル信号フィルタバンク装置。
【請求項１１】前記周波数帯域選択手段は、第１の出
力を有する第１の３段切換バッファ手段アレイと、第２
の出力を有する第２の３段切換バッファ手段アレイとを
備え、前記第１の出力と前記第２の出力は相互に接続されて、
装置出力信号を担う装置出力を形成し、前記第１の３段切換バッファ手段アレイは前記高域フィ
ルタ信号を入力する第１の入力を有し、前記第２の３段切換バッファ手段アレイは前記低域フィ
ルタ信号を入力する第２の入力を有し、前記第１の３段切換バッファ手段アレイと前記第２の３
段切換バッファ手段アレイは、対応する第１の出力駆動
入力または第２の出力駆動入力を有し、前記高域フィル
タ信号と前記低域フィルタフィードバック信号のいずれ
かを選択し、前記装置出力に転送することを制御するこ
とを特徴とする請求項１記載のデジタル信号フィルタバ
ンク装置。
【請求項１２】前記低域フィルタ出力信号は低域フィ
ルタフィードバック信号の１つであり、前記第２の３段
切換バッファ手段の複数のアレイから入力される前記低
域フィルタ信号は、前記低域フィルタフィードバック信
号の最後の低域フィルタフィードバック信号であること
を特徴とする請求項１１記載のデジタル信号フィルタバ
ンク装置。
【請求項１３】前記周波数帯域選択手段は複数の出力
を有する第１の３段切換バッファ手段の複数のアレイを
備え、前記第１の３段切換バッファ手段の複数のアレイ
は、第１の３段切換バッファ手段のアレイと、第２の３
段切替バッファ手段のアレイと、第２の３段切換バッフ
ァ手段の複数のアレイとを有し、前記複数の出力は相互に接続されて、装置出力信号を担
う装置出力を形成し、前記第１の３段切換バッファ手段のアレイは、前記高域
フィルタ信号を入力する第１の入力を有し、前記第２の３段切換バッファ手段のアレイは、前記低域
フィルタ信号を入力する第２の入力を有し、前記第１の３段切換バッファ手段の複数のアレイは、対
応する複数の出力駆動入力を有し、前記高域フィルタ信
号と前記低域フィルタフィードバック信号と前記複数の
帯域通過フィルタ信号のいずれかを選択し、前記装置出
力に転送することを制御することを特徴とする請求項５
記載のデジタル信号フィルタバンク装置。
【請求項１４】前記低域フィルタ出力信号は、低域フ
ィルタフィードバック信号の１つであり、前記第２の３
段切換バッファ手段のアレイから入力される前記低域フ
ィルタ信号は、前記低域フィルタフィードバック信号の
最後の低域フィルタフィードバック信号であることを特
徴とする請求項１３記載のデジタル信号フィルタバンク
装置。
【請求項１５】前記フィルタ手段は第１信号選択手段
と、第２の信号選択手段と、極数信号処理手段と、並列
・直列変換手段と、シフトレジスタ手段と、第１の記憶
手段と、第２の記憶手段と、ゼロ信号処理器とを備え、前記第１の信号選択手段は、前記フィルタ入力信号を入
力する第１の入力と、前記第１の記憶手段から第１の記
憶データ出力を入力する第２の入力と、第１の選択信号
として第１の記憶データを選択的に送信する出力とを有
し、前記極数信号処理手段は、前記第１の選択信号を入力す
る第１の入力と、前記第２の信号選択手段から第２の選
択信号を入力する第２の入力を有し、前記極数信号処理
手段は、前記分散型演算アルゴリズムに従って、積の和
に含まれる極数信号を生成し、前記第２の信号選択手段は、前記極数信号を入力する第
１の入力と、前記第１の記憶データ出力を入力する第２
の入力と、第２の選択信号として選択された前記第１の
記憶データ出力を送信する出力とを有し、前記並列・直列変換手段は前記極数信号を入力する入力
を有し、前記並列・直列変換手段は前記極数信号を並列
形式から複数のビットのデータを有する直列形式に変換
し、前記シフトレジスタは、前記直列形式の前記極数信号を
入力する入力と、前記直列形式の極数信号のデータビッ
トを用いて、第１と第２の記憶アドレスを構成する手段
とを備え、前記第１の記憶手段は、前記シフトレジスタ手段に記憶
される第１のデジタルフィルタ特性の係数のデータを読
みだし、読みだした前記第１のデジタルフィルタ特性の
係数のデータを第１の記憶データとして記憶する第１の
アドレス手段を有し、前記第２の記憶手段は、前記シフトレジスタ手段に記憶
される第２のデジタルフィルタ特性の係数のデータを読
みだし、読みだした前記第２のデジタルフィルタ特性の
係数のデータを第２の記憶データとして記憶する第２の
アドレス手段を有し、前記ゼロ信号処理手段は、前記第２の記憶データを入力
する第１の入力と、前記分散型演算アルゴリズムに従っ
て、積の和として前記第２の記憶データを処理する手段
と、前記低域フィルタ信号と処理された前記第２の記憶
データを前記高域フィルタ信号として送信する手段を有
することを特徴とする請求項２記載のデジタル信号フィ
ルタバンク装置。
【請求項１６】前記ゼロ信号処理器手段は、前記処理
された第２の記憶データを前記高域フィルタ信号と前記
低域フィルタ信号と前記帯域フィルタ信号として送信す
る手段を備えることを特徴とする請求項１５記載のデジ
タル信号フィルタバンク装置。
【請求項１７】前記第１の信号選択手段は、第１の出
力を有する第１の３段切換バッファ手段のアレイと第２
の出力を有する第２の３段切換バッファ手段のアレイと
を備え、前記第１の出力と前記第２の出力とを相互に接
続して第１の選択出力を形成し、前記第１の３段切換バ
ッファ手段のアレイと前記第２の３段切換バッファ手段
のアレイは、対応する第１の出力駆動入力または第２の
出力駆動入力を有し、前記第１の選択信号を前記第１の
選択出力に入力することを制御することを特徴とする請
求項１６記載のデジタル信号フィルタバンク装置。
【請求項１８】前記第２の信号選択手段は、第１の出
力を有する第１の３段切換バッファ手段のアレイと第２
の出力を有する第２の３段切換バッファ手段のアレイと
を備え、前記第１の出力と前記第２の出力とを相互に接
続し、第１の選択出力を形成し、前記第１の３段切換バ
ッファ手段のアレイと前記第２の３段切換バッファ手段
のアレイは、対応する第１の出力駆動入力または第２の
出力駆動入力を有し、前記第２の選択信号を前記第２の
選択出力に入力することを制御することを特徴とする請
求項１６記載のデジタル信号フィルタバンク装置。
【請求項１９】前記極数信号処理手段は、レジスタの
アレイと、加算器のアレイと、１組のレジスタアレイ
と、ＡＮＤ／ＯＲロジックアレイを備え、前記１組のレジスタアレイは前記第２の選択信号を入力
し、前記ＡＮＤ／ＯＲロジックアレイに送信する前記第
２の選択信号をラッチする手段を有し、前記ＡＮＤ／ＯＲロジックアレイは、ラッチされた第２
の信号を入力する手段と、前記ラッチされた第２の選択
信号を調整する手段と、調整された第２の選択信号を前
記加算器のアレイに送信する手段とを有し、前記加算機のアレイは、前記調節された第２の選択信号
を入力する手段と、前記調節された第２の選択信号と前
記第１の選択信号を加算して、前記レジスタのアレイに
送信する選択信号の和を生成する手段とを備え、前記レジスタのアレイは、クロック信号に従って、前記
選択信号の和を入力し、前記選択信号の和を前記極数信
号としてラッチすることを特徴とする請求項１６記載の
デジタル信号フィルタバンク装置。
【請求項２０】前記第１の記憶手段は、読み出し専用
記憶素子であること特徴とする請求項１６記載のデジタ
ル信号フィルタバンク装置。
【請求項２１】前記第２の記憶手段は、読み出し専用
記憶素子であることを特徴とする請求項１６記載のデジ
タル信号フィルタバンク装置。
【請求項２２】前記第１の記憶手段は、プログラム可
能アレイ論理であることを特徴とする請求項１６記載の
デジタル信号フィルタバンク装置。
【請求項２３】前記第２の記憶手段は、プログラム可
能アレイ論理であることを特徴とする請求項１６記載の
デジタル信号フィルタバンク装置。
【請求項２４】前記ゼロ信号処理手段は、レジスタの
アレイと、加算器のアレイと、１組の階層レジスタアレ
イと、ＡＮＤ／ＯＲロジックのアレイとを備え、前記ＡＮＤ／ＯＲロジックのアレイは、前記１組の階層
レジスタのアレイからレジスタ出力を入力する手段と、
前記レジスタ出力を調節して、調節された極数信号を生
成する手段と、前記調節された極数信号を前記加算器の
アレイに入力する手段を有し、前記加算器のアレイは、前記調節された極数信号と前記
第２の記憶データを入力する手段と、前記調節された極
数信号と前記第２の記憶データを加算して和を形成する
手段と、前記和を前記レジスタのアレイに入力する手段
とを有し、前記レジスタのアレイは、前記和を入力してラッチする
手段と、クロック信号に従って前記和を前記１組の階層
レジスタのアレイに入力する手段とを有し、前記１組の階層レジスタのアレイは、ラッチされた前記
和を入力する手段と、前記ラッチされた和を前記高域フ
ィルタ信号と前記低域フィルタ信号として前記周波数帯
域選択手段に入力する手段とを有することを特徴とする
請求項１５記載のデジタル信号フィルタバンク装置。
【請求項２５】前記ゼロ信号処理手段はラッチされた
前記和を前記周波数帯域選択手段に帯域通過フィルタ信
号として入力する手段を更に備えることを特徴とする請
求項２４記載のデジタル信号フィルタバンク装置。
【請求項２６】外部入力信号をフィルタして、フィル
タデジタル出力信号を生成するデジタルフィルタバンク
装置の作動方法であって、前記外部入力信号または低域フィードバック信号からフ
ィルタ入力を選択する第１の工程と、分散型演算アルゴリズムに従って、第１の積の項の和と
しての前記フィルタ入力をフィルタして、高域フィルタ
信号を生成する第２の工程と、前記分散型演算アルゴリスムに従って、第２の積の項の
和としての前記フィルタ入力をフィルタして、低域フィ
ルタ信号を生成する第３の工程と、前記低域フィードバック信号として前記低域フィルタ信
号を用いて、前記第１の工程にて次の前記フィルタ入力
を選択する第４の工程と、前記フィルタデジタル出力信号として前記高域フィルタ
信号を送信する第５の工程とを備えることを特徴とする
デジタルフィルタバンク装置の作動方法。
【請求項２７】前記第２の工程と前記第３の工程は、
単一のフィルタのバンクとして構成された複数のフィル
タを有するフィルタバンクにより行われ、前記複数のフ
ィルタは複数の周波数帯域を有する複数のフィルタ出力
を生成し、前記複数の周波数帯域の最大幅が他の周波数
帯域に僅かに重なる幅であることを特徴とする求項２６
記載のデジタル信号フィルタバンク装置の作動方法。
【請求項２８】前記第２の工程と前記第３の工程は、
複数のフィルタのバンクとして構成された複数のフィル
タを有するフィルタバンクにより行われ、前記複数のフ
ィルタは複数の周波数帯域を有する複数のフィルタ出力
を生成し、前記複数の周波数帯域の最大幅が他の周波数
帯域に僅かに重なる幅であることを特徴とする求項２６
記載のデジタル信号フィルタバンク装置の作動方法。
【請求項２９】前記複数のフィルタは少なくとも前記
高域フィルタ信号を生成する高域フィルタと前記低域フ
ィルタ信号を生成する低域フィルタを備えることを特徴
とする請求項２７記載のデジタル信号フィルタバンク装
置の作動方法。
【請求項３０】前記複数のフィルタは、少なくとも前
記高域フィルタ信号を生成する高域フィルタと前記低域
フィルタ信号を生成する低域フィルタと複数の帯域通過
フィルタ信号を生成する複数の帯域通過フィルタとを備
え、前記高域フィルタ信号または前記帯域通過フィルタ信号
を選択して、フィルタデジタル出力信号とする工程を更
に備えることを特徴とする請求項２７記載のデジタル信
号フィルタバンク装置の作動方法。
【請求項３１】前記第２の工程と前記第３の工程は同
時に行われることを特徴とする請求項２９記載のデジタ
ル信号フィルタバンク装置の作動方法。
【請求項３２】分散型演算アルゴリズムに従って、第
３の積の項の和としての前記フィルタ入力をフィルタ
し、帯域通過フィルタ信号を生成する工程を更に備える
ことを特徴とする請求項３０記載のデジタル信号フィル
タバンク装置の作動方法。
【請求項３３】外部入力信号をフィルタして、フィル
タデジタル出力信号を生成するデジタルフィルタバンク
装置の作動方法であって、最初の積の項を保存する第１の工程と、前記外部入力信号を極数器に入力する第２の工程と、前記外部入力信号を前記最初の積の項に加算して、極数
信号を求める第３の工程と、前記極数信号を直列ビットの列に変換して、直列極数信
号とする第４の工程と、前記直列極数信号の第０次項のビットに従って、第１の
記憶領域をアドレスする第５の工程と、前記直列極数信号の第０次項のビットに従って、第２の
記憶領域をアドレスする第６の工程と、前記第１の記憶領域に対応する第０次項データを前記極
数器に入力する第７の工程と、前記第２の記憶領域に対応する第０次項データを前記ゼ
ロ器に入力する第８の工程と、前記直列極数信号の第１次項ビットに従って、第１のメ
モリ領域をアドレスする第９の工程と、前記直列極数信号の第１次項ビットに従って、第２のメ
モリ領域をアドレスする第１０の工程と、前記第１の記憶領域に対応する第１次項データを前記極
数器に入力する第１１の工程と、前記極数器に入力された前記０次項データを所定の回数
分割し、分割結果を求めて、前記分割結果を前記極数器
に入力された前記第１次項データに加算して新しい極数
信号を求める第１２の工程と、前記第２の記憶領域に対応する第１次項データを前記ゼ
ロ器に入力する第１３の工程と、前記極数器に入力された前記０次項データを所定の回数
分割し、分割結果を求めて、前記分割結果を前記第１次
項データに加算してフィルタデータ信号を求める第１４
の工程と、前記新しい極数信号を前記フィルタ信号データに加算す
る第１５の工程と、前記第１工程から前記第１４の工程をＮ−１次項が生成
されて加算されるまで繰り返す第１６の工程とを備え、
ここでＮは所定の数であることを特徴とするデジタル信
号フィルタバンク装置の作動方法。