JPH09284100A - レジスタ回路 - Google Patents
レジスタ回路Info
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- JPH09284100A JPH09284100A JP8097819A JP9781996A JPH09284100A JP H09284100 A JPH09284100 A JP H09284100A JP 8097819 A JP8097819 A JP 8097819A JP 9781996 A JP9781996 A JP 9781996A JP H09284100 A JPH09284100 A JP H09284100A
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Abstract
(57)【要約】
【課題】簡易な回路構成でかつ高速動作をするレジスタ
回路を実現する。 【解決手段】第１のインバータ回路（INV11)の出力を入
力とする第２のインバータ回路(INV12)、第２のインバ
ータ回路(INV12)の出力が第１のインバータ回路（INV1
1)に入力される第１のフリップフロップ回路と、第１の
インバータ回路（INV11)の出力をドレイン、第１の電源
(Vdd)をソース、第１の入力端子をゲートとするトラン
ジスタ(pMOS11)と第２のインバータ回路(INV12)の出力
をドレイン、上記第１の電源をソース、第２の入力端子
をゲートとする第２のトランジスタ(pMOS11)とをもつ。 【効果】従来型レジスタ回路に比べゲート容量による遅
延時間の短縮ができる。
回路を実現する。 【解決手段】第１のインバータ回路（INV11)の出力を入
力とする第２のインバータ回路(INV12)、第２のインバ
ータ回路(INV12)の出力が第１のインバータ回路（INV1
1)に入力される第１のフリップフロップ回路と、第１の
インバータ回路（INV11)の出力をドレイン、第１の電源
(Vdd)をソース、第１の入力端子をゲートとするトラン
ジスタ(pMOS11)と第２のインバータ回路(INV12)の出力
をドレイン、上記第１の電源をソース、第２の入力端子
をゲートとする第２のトランジスタ(pMOS11)とをもつ。 【効果】従来型レジスタ回路に比べゲート容量による遅
延時間の短縮ができる。
Description
【０００１】
【発明の属する技術分野】本発明はレジスタ回路、特に
回路を半導体集積回路で構成したレジスタ回路に関す
る。
回路を半導体集積回路で構成したレジスタ回路に関す
る。
【０００２】
【従来の技術】レジスタ回路は２値データを一時記憶す
るデータ記憶装置であり、電子計算機のメモリ装置の入
出力レジスタ等に使用される。レジスタ回路は、データ
を保持するラッチ回路とラッチ回路にデータの書き込
み、読み出しを制御する制御部を持つ。従来レジスタ回
路は低電圧、低消費電力として有利なＣＭＯＳトランジ
スタでの半導体集積回路に構成している。従来の半導体
素子で構成したレジスタ回路は図４（ａ）に示すよう
に、ＮＡＮＤ回路４１及び４２を組み合わせたフリップ
フロップ回路で構成され、入力信号号ＤＢＴ１とＤＢＢ
１の組み合わせで、２値のデータ、すなわち、“１”か
“０”を記憶する。ＣＭＯＳトランジスタで構成した具
体的回路としては、（ｂ）に示す回路で構成されてい
る。すなわち、電源Ｖｄｄとアース間に、直列にに接続
されたＰＭＯＳ４０、ＮＭＯＳ４１及びＮＭＯＳ４２と
ＰＭＯＳ４３、ＮＭＯＳ４４及びＮＭＯＳ４５をもち、
ＰＭＯＳ４０、ＮＭＯＳ４１のゲートには共通に入力信
号信号ＤＢＢ１が加えられ、ＰＭＯＳ４３、ＮＭＯＳ４
４のゲートには共通に入力信号信号ＤＢＴ１が加えられ
る。ＰＭＯＳ４０、ＮＭＯＳ４１（ＰＭＯＳ４３、ＮＭ
ＯＳ４４）のソースは出力信号ＲＢＴ１（ＲＢＢ１）を
発生すると共にＮＭＯＳ４５，ＰＭＯＳ４７（ＮＭＯＳ
４２、ＰＭＯＳ４６）のゲートに加えられる。
るデータ記憶装置であり、電子計算機のメモリ装置の入
出力レジスタ等に使用される。レジスタ回路は、データ
を保持するラッチ回路とラッチ回路にデータの書き込
み、読み出しを制御する制御部を持つ。従来レジスタ回
路は低電圧、低消費電力として有利なＣＭＯＳトランジ
スタでの半導体集積回路に構成している。従来の半導体
素子で構成したレジスタ回路は図４（ａ）に示すよう
に、ＮＡＮＤ回路４１及び４２を組み合わせたフリップ
フロップ回路で構成され、入力信号号ＤＢＴ１とＤＢＢ
１の組み合わせで、２値のデータ、すなわち、“１”か
“０”を記憶する。ＣＭＯＳトランジスタで構成した具
体的回路としては、（ｂ）に示す回路で構成されてい
る。すなわち、電源Ｖｄｄとアース間に、直列にに接続
されたＰＭＯＳ４０、ＮＭＯＳ４１及びＮＭＯＳ４２と
ＰＭＯＳ４３、ＮＭＯＳ４４及びＮＭＯＳ４５をもち、
ＰＭＯＳ４０、ＮＭＯＳ４１のゲートには共通に入力信
号信号ＤＢＢ１が加えられ、ＰＭＯＳ４３、ＮＭＯＳ４
４のゲートには共通に入力信号信号ＤＢＴ１が加えられ
る。ＰＭＯＳ４０、ＮＭＯＳ４１（ＰＭＯＳ４３、ＮＭ
ＯＳ４４）のソースは出力信号ＲＢＴ１（ＲＢＢ１）を
発生すると共にＮＭＯＳ４５，ＰＭＯＳ４７（ＮＭＯＳ
４２、ＰＭＯＳ４６）のゲートに加えられる。
【０００３】データの書き込み、読み出しが行われない
ときは、信号ＤＢＴ１、ＤＢＢ１は共に「高」レベルに
リセットされる。書き込まれるデータの値“１”、
“０”に対応して信号ＤＢＴ１、ＤＢＢ１の一方が
「高」レベル、他方が「低」レベルとなり、フリップフ
ロップ回路を駆動することによってデータの書き込みを
する。従来回路では、信号ＤＢＴ１、ＤＢＢ１が共に
「低」レベルの状態は存在せず、「高」レベル、「低」
レベルあるいは「低」レベル、「高」レベルの時のみＮ
ＡＮＤ回路４１、４２の状態は変化し、「高」レベル、
「高」レベルの時はそのままのデータを維持する機能を
有している。
ときは、信号ＤＢＴ１、ＤＢＢ１は共に「高」レベルに
リセットされる。書き込まれるデータの値“１”、
“０”に対応して信号ＤＢＴ１、ＤＢＢ１の一方が
「高」レベル、他方が「低」レベルとなり、フリップフ
ロップ回路を駆動することによってデータの書き込みを
する。従来回路では、信号ＤＢＴ１、ＤＢＢ１が共に
「低」レベルの状態は存在せず、「高」レベル、「低」
レベルあるいは「低」レベル、「高」レベルの時のみＮ
ＡＮＤ回路４１、４２の状態は変化し、「高」レベル、
「高」レベルの時はそのままのデータを維持する機能を
有している。
【０００４】
【発明が解決しようとする課題】図２に示す従来のレジ
スタ回路では、例えば、一方の入力信号ＤＢＴ１が
「低」レベルになったとき、ＮＡＮＤ回路４１の出力信
号ＲＢＴ１が「高」レベルに変化し、信号ＲＢＴ２を入
力するＮＡＮＤ回路４２の出力信号ＲＢＢ２が「低」レ
ベルに変化する。この時ＮＡＮＤ回路４１、４２がＣＭ
ＯＳトランジスタで構成されている場合、信号ＤＢＴ
１、ＤＢＢ１はＮＡＮＤ回路４１、４２を構成するＰＭ
ＯＳトランジスタとＮＭＯＳトランジスタのゲートに加
えられるため、このゲートの負荷容量が信号ＤＢＴ１、
ＤＢＢ１を遅延させる要因となっていた。また、ＮＡＮ
Ｄ回路を構成するＮＭＯＳトランジスタＮＭＯＳ４２が
直列で構成されるために抵抗成分が高くなり、出力信号
ＲＢＢ１の変化が遅くなっていた。
スタ回路では、例えば、一方の入力信号ＤＢＴ１が
「低」レベルになったとき、ＮＡＮＤ回路４１の出力信
号ＲＢＴ１が「高」レベルに変化し、信号ＲＢＴ２を入
力するＮＡＮＤ回路４２の出力信号ＲＢＢ２が「低」レ
ベルに変化する。この時ＮＡＮＤ回路４１、４２がＣＭ
ＯＳトランジスタで構成されている場合、信号ＤＢＴ
１、ＤＢＢ１はＮＡＮＤ回路４１、４２を構成するＰＭ
ＯＳトランジスタとＮＭＯＳトランジスタのゲートに加
えられるため、このゲートの負荷容量が信号ＤＢＴ１、
ＤＢＢ１を遅延させる要因となっていた。また、ＮＡＮ
Ｄ回路を構成するＮＭＯＳトランジスタＮＭＯＳ４２が
直列で構成されるために抵抗成分が高くなり、出力信号
ＲＢＢ１の変化が遅くなっていた。
【０００５】本発明の目的は、上記従来回路と同様のレ
ジスタ回路の機能を有し、入力時からフリップフロップ
回路のデータが確定されるまでの遅延時間が従来回路よ
り短縮されるレジスタ回路を提供することである。
ジスタ回路の機能を有し、入力時からフリップフロップ
回路のデータが確定されるまでの遅延時間が従来回路よ
り短縮されるレジスタ回路を提供することである。
【０００６】
【課題を解決するための手段】上記目的を達成するため
に、本発明のレジスタ回路では、ラッチ回路を第１のイ
ンバータ回路と上記第１のインバータ回路の出力を入力
とする第２のインバータ回路で構成し、上記第２のイン
バータ回路の出力が上記第１のインバータ回路に入力さ
れる第１のフリップフロップ回路で構成し、上記第１の
インバータ回路の出力をドレイン、第１の定電圧源をソ
ース、第１の入力端子をゲートとする第１のトランジス
タと上記第２のインバータ回路の出力をドレイン、上記
第１の定電圧源をソース、第２の入力端子をゲートとす
る第２のトランジスタとを設け、第１及び第２のＭＯＳ
トランジスタのゲートに保持すべきデータ信号を加える
ようにした。本発明のレジスタ回路は入力部が単一のＭ
ＯＳトランジスタとなり、ゲート容量の影響が軽減さ
れ、また直列接続のＮＭＯＳトランジスタを不要とし、
遅延を少なくできるため、レジスタ回路の動作速度を向
上できる。
に、本発明のレジスタ回路では、ラッチ回路を第１のイ
ンバータ回路と上記第１のインバータ回路の出力を入力
とする第２のインバータ回路で構成し、上記第２のイン
バータ回路の出力が上記第１のインバータ回路に入力さ
れる第１のフリップフロップ回路で構成し、上記第１の
インバータ回路の出力をドレイン、第１の定電圧源をソ
ース、第１の入力端子をゲートとする第１のトランジス
タと上記第２のインバータ回路の出力をドレイン、上記
第１の定電圧源をソース、第２の入力端子をゲートとす
る第２のトランジスタとを設け、第１及び第２のＭＯＳ
トランジスタのゲートに保持すべきデータ信号を加える
ようにした。本発明のレジスタ回路は入力部が単一のＭ
ＯＳトランジスタとなり、ゲート容量の影響が軽減さ
れ、また直列接続のＮＭＯＳトランジスタを不要とし、
遅延を少なくできるため、レジスタ回路の動作速度を向
上できる。
【０００７】
【発明の実施の形態】以下本発明の一実施例を、図面を
用いて説明する。図１は本発明によるレジスタ回路の一
実施例の回路図で、図２は上記実施例の動作説明のため
のタイムチャート図である。同図において、１はセンス
アンプで、メモリ等（図示せず）から読み出されたデー
タ信号を増幅する。センスアンプ１の出力は、データ信
号の“１”及び“０に”対応してそれぞれ信号ＳＢＴ１
及びＳＢＢ１が一方は「高」レベル、他方が「低」レベ
ルとなる。データ信号がないときは共に「低」レベルで
ある。定電圧源Ｖｄｄとアースとの間には、ＰＭＯＳト
ランジスタＰＭ１１とＮＭＯＳトランジスタＮＭ１２の
直列回路と、ＰＭＯＳトランジスタＰＭ１３とＮＭＯＳ
トランジスタＮＭ１４の直列回路とが設けられ、信号Ｓ
ＢＴ１及びＳＢＢ１はそれぞれＮＭＯＳトランジスタＮ
Ｍ１２及びＮＭＯＳトランジスタＮＭ１４のゲートに加
えられている。ＰＭＯＳトランジスタＰＭ１１のゲート
とＰＭＯＳトランジスタＰＭ１３のゲートは接続されて
いる。ＰＭＯＳトランジスタＰＭ１１とＮＭＯＳトラン
ジスタＮＭ１２の接続点と、ＰＭＯＳトランジスタＰＭ
１３とＮＭＯＳトランジスタＮＭ１４の接続点はＰＭＯ
ＳトランジスタＰＭ１５を介して接続されている。ＰＭ
ＯＳトランジスタＰＭ１１、ＰＭＯＳトランジスタＰＭ
１３及びＰＭＯＳトランジスタＰＭ１５のゲートには共
通にデータバスイコライズ信号２が加えられる。これら
の回路の出力、すなわちＰＭＯＳトランジスタＰＭ１５
のソース、ドレインの電圧はレジスタ回路３の入力信号
ＤＢＴ１及びＤＢＢ１となる。
用いて説明する。図１は本発明によるレジスタ回路の一
実施例の回路図で、図２は上記実施例の動作説明のため
のタイムチャート図である。同図において、１はセンス
アンプで、メモリ等（図示せず）から読み出されたデー
タ信号を増幅する。センスアンプ１の出力は、データ信
号の“１”及び“０に”対応してそれぞれ信号ＳＢＴ１
及びＳＢＢ１が一方は「高」レベル、他方が「低」レベ
ルとなる。データ信号がないときは共に「低」レベルで
ある。定電圧源Ｖｄｄとアースとの間には、ＰＭＯＳト
ランジスタＰＭ１１とＮＭＯＳトランジスタＮＭ１２の
直列回路と、ＰＭＯＳトランジスタＰＭ１３とＮＭＯＳ
トランジスタＮＭ１４の直列回路とが設けられ、信号Ｓ
ＢＴ１及びＳＢＢ１はそれぞれＮＭＯＳトランジスタＮ
Ｍ１２及びＮＭＯＳトランジスタＮＭ１４のゲートに加
えられている。ＰＭＯＳトランジスタＰＭ１１のゲート
とＰＭＯＳトランジスタＰＭ１３のゲートは接続されて
いる。ＰＭＯＳトランジスタＰＭ１１とＮＭＯＳトラン
ジスタＮＭ１２の接続点と、ＰＭＯＳトランジスタＰＭ
１３とＮＭＯＳトランジスタＮＭ１４の接続点はＰＭＯ
ＳトランジスタＰＭ１５を介して接続されている。ＰＭ
ＯＳトランジスタＰＭ１１、ＰＭＯＳトランジスタＰＭ
１３及びＰＭＯＳトランジスタＰＭ１５のゲートには共
通にデータバスイコライズ信号２が加えられる。これら
の回路の出力、すなわちＰＭＯＳトランジスタＰＭ１５
のソース、ドレインの電圧はレジスタ回路３の入力信号
ＤＢＴ１及びＤＢＢ１となる。
【０００８】レジスタ回路３は第１のインバータ回路Ｉ
ＮＶ１１と第１のインバータ回路ＩＮＶ１１の出力を入
力とする第２のインバータ回路ＩＮＶ１２、第２のイン
バータ回路ＩＮＶ１２の出力が第１のインバータ回路Ｉ
ＮＶ１１に入力されるフリップフロップ回路で構成さ
れ、第１のインバータ回路ＩＮＶ１１の出力をドレイ
ン、定電圧源Ｖｄｄをソース、入力ＤＢＴ１の入力端を
ゲートとする第１のＰＭＯＳトランジスタ１６と、第２
のインバータ回路ＩＮＶ１２の出力をドレイン、定電圧
源Ｖｄｄをソース、入力信号ＤＢＢ１の入力端をゲート
とする第２のＰＭＯＳトランジスタ１７とを有して構成
される。レジスタ回路３を除いては従来の回路と同じで
ある。
ＮＶ１１と第１のインバータ回路ＩＮＶ１１の出力を入
力とする第２のインバータ回路ＩＮＶ１２、第２のイン
バータ回路ＩＮＶ１２の出力が第１のインバータ回路Ｉ
ＮＶ１１に入力されるフリップフロップ回路で構成さ
れ、第１のインバータ回路ＩＮＶ１１の出力をドレイ
ン、定電圧源Ｖｄｄをソース、入力ＤＢＴ１の入力端を
ゲートとする第１のＰＭＯＳトランジスタ１６と、第２
のインバータ回路ＩＮＶ１２の出力をドレイン、定電圧
源Ｖｄｄをソース、入力信号ＤＢＢ１の入力端をゲート
とする第２のＰＭＯＳトランジスタ１７とを有して構成
される。レジスタ回路３を除いては従来の回路と同じで
ある。
【０００９】図２はレジスタ回路３の回路図である。定
電圧源Ｖｄｄとアースとの間に直列接続された回路ＰＭ
ＯＳトランジスタＰＭ１８とＮＭＯＳトランジスタＮＭ
１９とが設けられ、それぞれのゲートは共通に接続され
て第１のインバータ回路ＩＮＶ１１を構成する。また、
定電圧源Ｖｄｄとアースとの間に直列接続された回路Ｐ
ＭＯＳトランジスタＰＭ２０とＮＭＯＳトランジスタＮ
Ｍ２１とが設けられ、それぞれのゲートは共通に接続さ
れて第２のインバータ回路ＩＮＶ１２を構成する。第１
のインバータ回路ＩＮＶ１１のＰＭＯＳトランジスタＰ
Ｍ１８とＮＭＯＳトランジスタＮＭ１９のゲートは、Ｐ
ＭＯＳトランジスタＰＭ１６のドレイン及び出力端子に
接続されると共に、ＰＭＯＳトランジスタＰＭ２０とＮ
ＭＯＳトランジスタＮＭ２１の接続点であるドレインに
接続されている。第２のインバータ回路ＩＮＶ１２のＰ
ＭＯＳトランジスタＰＭ２０とＮＭＯＳトランジスタＮ
Ｍ２１のゲートは、ＰＭＯＳトランジスタＰＭ１７のド
レイン及び出力端子に接続されると共に、ＰＭＯＳトラ
ンジスタＰＭ１８とＮＭＯＳトランジスタＮＭ１９の接
続点であるドレインに接続されている。
電圧源Ｖｄｄとアースとの間に直列接続された回路ＰＭ
ＯＳトランジスタＰＭ１８とＮＭＯＳトランジスタＮＭ
１９とが設けられ、それぞれのゲートは共通に接続され
て第１のインバータ回路ＩＮＶ１１を構成する。また、
定電圧源Ｖｄｄとアースとの間に直列接続された回路Ｐ
ＭＯＳトランジスタＰＭ２０とＮＭＯＳトランジスタＮ
Ｍ２１とが設けられ、それぞれのゲートは共通に接続さ
れて第２のインバータ回路ＩＮＶ１２を構成する。第１
のインバータ回路ＩＮＶ１１のＰＭＯＳトランジスタＰ
Ｍ１８とＮＭＯＳトランジスタＮＭ１９のゲートは、Ｐ
ＭＯＳトランジスタＰＭ１６のドレイン及び出力端子に
接続されると共に、ＰＭＯＳトランジスタＰＭ２０とＮ
ＭＯＳトランジスタＮＭ２１の接続点であるドレインに
接続されている。第２のインバータ回路ＩＮＶ１２のＰ
ＭＯＳトランジスタＰＭ２０とＮＭＯＳトランジスタＮ
Ｍ２１のゲートは、ＰＭＯＳトランジスタＰＭ１７のド
レイン及び出力端子に接続されると共に、ＰＭＯＳトラ
ンジスタＰＭ１８とＮＭＯＳトランジスタＮＭ１９の接
続点であるドレインに接続されている。
【００１０】図３に示すように、図１の回路において、
イコライズ信号２はデータのレジスタ回路３への書き込
み及びレジスタ回路３からの読みだし時に「高」レベル
となる。例えば、センスアンプ１からのデータがないと
きは、信号ＳＢＴ１及びＳＢＢ１が共に「低」レベルで
あり、イコライズ信号２が「低」レベルのとき（ｔ
１）、信号ＤＢＴ１及びＤＢＢ１は共に「高」レベルに
なる。従って、ＰＭＯＳトランジスタＰＭ１６及び１７
はオフ状態となる。
イコライズ信号２はデータのレジスタ回路３への書き込
み及びレジスタ回路３からの読みだし時に「高」レベル
となる。例えば、センスアンプ１からのデータがないと
きは、信号ＳＢＴ１及びＳＢＢ１が共に「低」レベルで
あり、イコライズ信号２が「低」レベルのとき（ｔ
１）、信号ＤＢＴ１及びＤＢＢ１は共に「高」レベルに
なる。従って、ＰＭＯＳトランジスタＰＭ１６及び１７
はオフ状態となる。
【００１１】次いで、イコライズ信号１が「高」レベ
ル、信号ＳＢＢ１が「高」レベルになると（ｔ２）、信
号ＤＢＢ１が「低」レベルにセットされ、ＰＭＯＳトラ
ンジスタＰＭ１７がオンとなる。すると信号ＲＢＢ１が
「高」レベルとなり、フリップッフロップ回路３により
信号ＲＢＴ１が「低」レベルとなってデータが維持され
る。
ル、信号ＳＢＢ１が「高」レベルになると（ｔ２）、信
号ＤＢＢ１が「低」レベルにセットされ、ＰＭＯＳトラ
ンジスタＰＭ１７がオンとなる。すると信号ＲＢＢ１が
「高」レベルとなり、フリップッフロップ回路３により
信号ＲＢＴ１が「低」レベルとなってデータが維持され
る。
【００１２】その後、データ源の信号ＳＢＴ１、ＳＢＢ
１が「低」レベル、イコライズ信号２が「低」レベルに
なると（ｔ３）、信号ＤＢＴ１、ＤＢＢ１が「高」レベ
ルにリセットされるが、フリップッフロップ回路３によ
りデータは維持される、すなわちラッチ回路の出力信号
ＲＢＴ及びＲＢＢ１のレベルは変わらない。上述のよう
に、レジスタ回路は図４に示したの従来の回路と同じ機
能をもつ。フリップフロップ回路の入力部が単一のＰＭ
ＯＳトランジスタで構成され、また、従来の直列接続の
ＭＯＳトランジスタを必要としないので、信号の立上
り、立ち下がり時間が短縮され、書き込み、読みだしの
速度が向上する。
１が「低」レベル、イコライズ信号２が「低」レベルに
なると（ｔ３）、信号ＤＢＴ１、ＤＢＢ１が「高」レベ
ルにリセットされるが、フリップッフロップ回路３によ
りデータは維持される、すなわちラッチ回路の出力信号
ＲＢＴ及びＲＢＢ１のレベルは変わらない。上述のよう
に、レジスタ回路は図４に示したの従来の回路と同じ機
能をもつ。フリップフロップ回路の入力部が単一のＰＭ
ＯＳトランジスタで構成され、また、従来の直列接続の
ＭＯＳトランジスタを必要としないので、信号の立上
り、立ち下がり時間が短縮され、書き込み、読みだしの
速度が向上する。
【００１３】図５は本発明によるレジスタ回路を出力レ
ジスタとして使用したシンクロナスメモリの回路構成を
説明するブロック図である。図６はシンクロナスメモリ
装置の動作説明のためのタイミングチャートである。シ
ンクロナスメモリは入力レジスタ４、デコーダ回路５、
メモリ６、センスアンプ７、出力レジスタ８、出力回路
９により構成される。図５に示すシンクロナスメモリ装
置の場合、出力レジスタ９に本発明のレジスタ回路が使
用されている。
ジスタとして使用したシンクロナスメモリの回路構成を
説明するブロック図である。図６はシンクロナスメモリ
装置の動作説明のためのタイミングチャートである。シ
ンクロナスメモリは入力レジスタ４、デコーダ回路５、
メモリ６、センスアンプ７、出力レジスタ８、出力回路
９により構成される。図５に示すシンクロナスメモリ装
置の場合、出力レジスタ９に本発明のレジスタ回路が使
用されている。
【００１４】図５のシンクロナスメモリにおいて、ま
ず、クロック信号ＣＬｏｃｋが入力され、クロック信号
ＣＬｏｃｋの立ち上がりに合わせ外部からアドレス入
力、例えば、Ａ１が入力される。シンクロナスメモリで
は、スイッチＳＷ１１がクロック信号の立ち上がりでオ
ンになり、アドレスが入力レジスタ４に取り込まれる。
個の取り込まれたアドレスに応じてデコーダ回路５でデ
コード信号が出力され、データが格納されたメモリ６内
のメモリセルが選択される。メモリセルから選択された
データはセンスアンプ７で増幅され、出力レジスタ８に
格納される。出力レジスタ８に格納されたデータはクロ
ック信号ＣＬｏｃｋの立ち上がりでスイッチＳＷ２１、
ＳＷ２２がオンとなり、出力回路へ伝送され、データに
応じた出力信号Ｄ（Ａ１）が変化する。本発明のレジス
タ回路をこのシンクロナスメモリの出力レジスタ８ニ適
用することによりセンスアンプ７から出力レジスタ８ま
での遅延時間を短縮することができ、シンクロナスメモ
リの動作周波数を向上させることができる。
ず、クロック信号ＣＬｏｃｋが入力され、クロック信号
ＣＬｏｃｋの立ち上がりに合わせ外部からアドレス入
力、例えば、Ａ１が入力される。シンクロナスメモリで
は、スイッチＳＷ１１がクロック信号の立ち上がりでオ
ンになり、アドレスが入力レジスタ４に取り込まれる。
個の取り込まれたアドレスに応じてデコーダ回路５でデ
コード信号が出力され、データが格納されたメモリ６内
のメモリセルが選択される。メモリセルから選択された
データはセンスアンプ７で増幅され、出力レジスタ８に
格納される。出力レジスタ８に格納されたデータはクロ
ック信号ＣＬｏｃｋの立ち上がりでスイッチＳＷ２１、
ＳＷ２２がオンとなり、出力回路へ伝送され、データに
応じた出力信号Ｄ（Ａ１）が変化する。本発明のレジス
タ回路をこのシンクロナスメモリの出力レジスタ８ニ適
用することによりセンスアンプ７から出力レジスタ８ま
での遅延時間を短縮することができ、シンクロナスメモ
リの動作周波数を向上させることができる。
【００１５】
【発明の効果】本発明によれば、従来の２個のＮＡＮＤ
と２個のラッチ回路を持つレジスタにに比べ、ＣＭＯＳ
トランジスタのゲート容量の影響を軽減し、また、フリ
ップフロップ回路のＮＭＯＳトランジスタの直列回路を
除くことができレジスタ回路の高速化ができる。
と２個のラッチ回路を持つレジスタにに比べ、ＣＭＯＳ
トランジスタのゲート容量の影響を軽減し、また、フリ
ップフロップ回路のＮＭＯＳトランジスタの直列回路を
除くことができレジスタ回路の高速化ができる。
【図１】本発明によるレジスタ回路の一実施例の構成図
である。
である。
【図２】図１のレジスタ回路３の回路図である。
【図３】図１の動作説明のためのタイムチャートであ
る。
る。
【図４】従来のレジスタ回路の構成図である。
【図５】本発明によるレジスタ回路を出力レジスタとし
て使用したシンクロナスメモリ装置の構成を示すブロッ
ク図である。
て使用したシンクロナスメモリ装置の構成を示すブロッ
ク図である。
【図６】図５のシンクロナスメモリ装置の動作説明のた
めのタイミングチャートである。
めのタイミングチャートである。
１……センスアンプ、２……イコライズ信号、３……レ
ジスタ回路、４……入力レジスタ、５……デコーダ回
路、６……メモリ、７……センスアンプ、８……シュツ
リョクレジスタ、９……出力回路、ＰＭ１１、１３、１
５、１６、１７、１８、２０、４０、４３、４６、４７
……ＰＭＯＳトランジスタ、ＮＭ１２、１４、１９、２
１、４１、４２、４４、４５…ＮＭＯＳトランジスタＮ
ＡＮＤ４１、４２……２入力ＮＡＮＤ回路、ＩＮＶ１
１、１２、……インバータ。
ジスタ回路、４……入力レジスタ、５……デコーダ回
路、６……メモリ、７……センスアンプ、８……シュツ
リョクレジスタ、９……出力回路、ＰＭ１１、１３、１
５、１６、１７、１８、２０、４０、４３、４６、４７
……ＰＭＯＳトランジスタ、ＮＭ１２、１４、１９、２
１、４１、４２、４４、４５…ＮＭＯＳトランジスタＮ
ＡＮＤ４１、４２……２入力ＮＡＮＤ回路、ＩＮＶ１
１、１２、……インバータ。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０３Ｋ 19/0948 Ｈ０３Ｋ 19/094 Ｂ (72)発明者 豊嶋 博 東京都小平市上水本町５丁目20番１号 日 立超エル・エス・アイ・エンジニアリング 株式会社内 (72)発明者 長野 知博 東京都小平市上水本町５丁目20番１号 日 立超エル・エス・アイ・エンジニアリング 株式会社内 (72)発明者 西尾 洋二 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体事業部内 (72)発明者 平石 厚 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体事業部内 (72)発明者 小宮路 邦広 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体事業部内 (72)発明者 矢幡 秀治 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体事業部内
Claims (4)
- 【請求項１】第１のインバータ回路と上記第１のインバ
ータ回路の出力を入力とする第２のインバータ回路で構
成され、上記第２のインバータ回路の出力が上記第１の
インバータ回路に入力される第１のフリップフロップ回
路と、上記第１のインバータ回路の出力をドレイン、第
１の定電圧源をソース、第１の入力端子をゲートとする
第１のトランジスタと上記第２のインバータ回路の出力
をドレイン、上記第１の定電圧源をソース、第２の入力
端子をゲートとする第２のトランジスタとを有して構成
されることを特徴とするレジスタ回路。 - 【請求項２】請求項１記載のレジスタ回路であって、上
記第１及び第２のトランジスタはＰＭＯＳトランジスタ
であり、上記第１及び第２の入力端子に入力される入力
信号のレベルは共に低レベル状態は存在せず、一方の入
力信号のレベルが高レベル、他方の入力信号のレベルが
低レベルのとき時のみ上記第１のフリップフロップ回路
のデータが反転し、両方の入力信号が高レベルの時は上
記第１のフリップフロップ回路のデータタを維持するよ
うに構成されたことを特徴とするレジスタ回路。 - 【請求項３】請求項１記載のレジスタ回路であって、上
記第１及び第２のトランジスタはＰＭＯＳトランジスタ
であり、上記第１及び第２のインバータ回路がいずれも
定電圧源とアース間に接続されたＰＭＯＳトランジスタ
とＮＭＯＳトランジスタを直列接続したＣＭＯＳトラン
ジスタで構成され、上記第１のインバータ回路の上記Ｃ
ＭＯＳトランジスタのゲートが上記第１のＰＭＯＳトラ
ンジスタのドレインに接続され、上記第２のインバータ
回路の上記ＣＭＯＳトランジスタのゲートが上記第２の
ＰＭＯＳトランジスタのドレインに接続されたことを特
徴とするレジスタ回路。 - 【請求項４】請求項１、２又は３記載のレジスタ回路を
含み、上記第１のフリップフロップ回路、上記第１及び
第２のトランジスタが半導体半導体集積回路で構成され
たことを特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8097819A JPH09284100A (ja) | 1996-04-19 | 1996-04-19 | レジスタ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8097819A JPH09284100A (ja) | 1996-04-19 | 1996-04-19 | レジスタ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09284100A true JPH09284100A (ja) | 1997-10-31 |
Family
ID=14202356
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8097819A Pending JPH09284100A (ja) | 1996-04-19 | 1996-04-19 | レジスタ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09284100A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6707751B2 (en) | 2002-01-29 | 2004-03-16 | Renesas Technology Corporation | Semiconductor integrated circuit device |
| JP2006523360A (ja) * | 2003-04-11 | 2006-10-12 | フリースケール セミコンダクター インコーポレイテッド | センス・アンプおよびセルフタイム式ラッチを備えるメモリ装置 |
-
1996
- 1996-04-19 JP JP8097819A patent/JPH09284100A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6707751B2 (en) | 2002-01-29 | 2004-03-16 | Renesas Technology Corporation | Semiconductor integrated circuit device |
| US6795368B2 (en) | 2002-01-29 | 2004-09-21 | Renesas Technology Corp. | Semiconductor integrated circuit device |
| US7012848B2 (en) | 2002-01-29 | 2006-03-14 | Renesas Technology Corporation | Semiconductor integrated circuit device |
| JP2006523360A (ja) * | 2003-04-11 | 2006-10-12 | フリースケール セミコンダクター インコーポレイテッド | センス・アンプおよびセルフタイム式ラッチを備えるメモリ装置 |
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