JPH08255487A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH08255487A JPH08255487A JP7059438A JP5943895A JPH08255487A JP H08255487 A JPH08255487 A JP H08255487A JP 7059438 A JP7059438 A JP 7059438A JP 5943895 A JP5943895 A JP 5943895A JP H08255487 A JPH08255487 A JP H08255487A
- Authority
- JP
- Japan
- Prior art keywords
- sense amplifier
- power supply
- line pair
- data line
- supply load
- Prior art date
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1048—Data bus control circuits, e.g. precharging, presetting, equalising
Landscapes
- Static Random-Access Memory (AREA)
- Dram (AREA)
Abstract
(57)【要約】
【目的】本発明は待機状態から読み出し動作に移行する
際のセル情報の読み出し速度を向上させ得る半導体記憶
装置を提供することを目的とする。 【構成】データ線対ＤＬ，バーＤＬには読み出し動作時
にセル情報ＩＮ，バーＩＮが入力される。センスアンプ
３は、読み出し動作時にデータ線対ＤＬ，バーＤＬの電
位に基づく出力データＤout を出力する。電源負荷回路
４は、読み出し動作の待機時にデータ線対ＤＬ，バーＤ
Ｌをリセット電位にリセットする。電源負荷回路４は、
センスアンプ３の動作時における各データ線対ＤＬ，バ
ーＤＬの電位の中間電位に各データ線対ＤＬ，バーＤＬ
をリセットする。
際のセル情報の読み出し速度を向上させ得る半導体記憶
装置を提供することを目的とする。 【構成】データ線対ＤＬ，バーＤＬには読み出し動作時
にセル情報ＩＮ，バーＩＮが入力される。センスアンプ
３は、読み出し動作時にデータ線対ＤＬ，バーＤＬの電
位に基づく出力データＤout を出力する。電源負荷回路
４は、読み出し動作の待機時にデータ線対ＤＬ，バーＤ
Ｌをリセット電位にリセットする。電源負荷回路４は、
センスアンプ３の動作時における各データ線対ＤＬ，バ
ーＤＬの電位の中間電位に各データ線対ＤＬ，バーＤＬ
をリセットする。
Description
【０００１】
【産業上の利用分野】この発明は、半導体記憶装置のデ
ータ読み出し回路に関するものである。近年の半導体記
憶装置は、高集積化及び動作速度の高速化が益々要請さ
れている。このため、読みだされたセル情報を出力する
ためのデータ読み出し回路の動作速度を高速化すること
が必要となっている。
ータ読み出し回路に関するものである。近年の半導体記
憶装置は、高集積化及び動作速度の高速化が益々要請さ
れている。このため、読みだされたセル情報を出力する
ためのデータ読み出し回路の動作速度を高速化すること
が必要となっている。
【０００２】
【従来の技術】半導体記憶装置のデータ読み出し回路の
従来例を図６に従って説明する。データバスＤＢ，バー
ＤＢにはスイッチ回路１が接続され、選択された記憶セ
ルから読みだされたセル情報が同スイッチ回路１を介し
て一対の相補データとして入力される。
従来例を図６に従って説明する。データバスＤＢ，バー
ＤＢにはスイッチ回路１が接続され、選択された記憶セ
ルから読みだされたセル情報が同スイッチ回路１を介し
て一対の相補データとして入力される。
【０００３】前記データバスＤＢ，バーＤＢにはＰチャ
ネルＭＯＳトランジスタＴr1〜Ｔr5及び抵抗Ｒ１，Ｒ２
から構成される電源負荷回路２が接続される。前記トラ
ンジスタＴr1は、そのソースが電源Ｖccに接続され、同
トランジスタＴr1のドレインは、前記トランジスタＴr3
を介して前記データバスＤＢに接続される。前記トラン
ジスタＴr3のゲートは、同トランジスタＴr3のドレイン
に接続される。
ネルＭＯＳトランジスタＴr1〜Ｔr5及び抵抗Ｒ１，Ｒ２
から構成される電源負荷回路２が接続される。前記トラ
ンジスタＴr1は、そのソースが電源Ｖccに接続され、同
トランジスタＴr1のドレインは、前記トランジスタＴr3
を介して前記データバスＤＢに接続される。前記トラン
ジスタＴr3のゲートは、同トランジスタＴr3のドレイン
に接続される。
【０００４】前記トランジスタＴr2は、そのソースが電
源Ｖccに接続され、同トランジスタＴr2のドレインは、
前記トランジスタＴr4を介して前記データバス・バーＤ
Ｂに接続される。前記トランジスタＴr4のゲートは、同
トランジスタＴr4のドレインに接続される。
源Ｖccに接続され、同トランジスタＴr2のドレインは、
前記トランジスタＴr4を介して前記データバス・バーＤ
Ｂに接続される。前記トランジスタＴr4のゲートは、同
トランジスタＴr4のドレインに接続される。
【０００５】前記データバスＤＢ，バーＤＢは、前記ト
ランジスタＴr5を介して接続され、前記トランジスタＴ
r1，Ｔr2，Ｔr5のゲートにはセンスアンプ活性化信号Ｌ
Ｅが入力される。
ランジスタＴr5を介して接続され、前記トランジスタＴ
r1，Ｔr2，Ｔr5のゲートにはセンスアンプ活性化信号Ｌ
Ｅが入力される。
【０００６】また、前記データバスＤＢ，バーＤＢはそ
れぞれ抵抗Ｒ１，Ｒ２を介してグランドＧＮＤに接続さ
れる。なお、前記抵抗Ｒ１，Ｒ２は前記トランジスタＴ
r1〜Ｔr5のオン抵抗に対し、十分に大きい抵抗値に設定
される。
れぞれ抵抗Ｒ１，Ｒ２を介してグランドＧＮＤに接続さ
れる。なお、前記抵抗Ｒ１，Ｒ２は前記トランジスタＴ
r1〜Ｔr5のオン抵抗に対し、十分に大きい抵抗値に設定
される。
【０００７】前記データバスＤＢ，バーＤＢには、Ｐチ
ャネルＭＯＳトランジスタＴr6，Ｔr7及びＮチャネルＭ
ＯＳトランジスタＴr8〜Ｔr11 からなるカレントミラー
回路で構成されるセンスアンプ３が接続される。
ャネルＭＯＳトランジスタＴr6，Ｔr7及びＮチャネルＭ
ＯＳトランジスタＴr8〜Ｔr11 からなるカレントミラー
回路で構成されるセンスアンプ３が接続される。
【０００８】前記トランジスタＴr6は、そのソースが電
源Ｖccに接続され、そのドレインは前記トランジスタＴ
r8，Ｔr9のゲート及びトランジスタＴr8のドレインに接
続される。前記トランジスタＴr8のソースは、前記デー
タバスＤＢに接続される。
源Ｖccに接続され、そのドレインは前記トランジスタＴ
r8，Ｔr9のゲート及びトランジスタＴr8のドレインに接
続される。前記トランジスタＴr8のソースは、前記デー
タバスＤＢに接続される。
【０００９】前記トランジスタＴr7は、そのソースが電
源Ｖccに接続され、そのドレインは前記トランジスタＴ
r9のドレインに接続される。前記トランジスタＴr9のソ
ースは、前記データバス・バーＤＢに接続される。
源Ｖccに接続され、そのドレインは前記トランジスタＴ
r9のドレインに接続される。前記トランジスタＴr9のソ
ースは、前記データバス・バーＤＢに接続される。
【００１０】前記データバスＤＢは、前記トランジスタ
Ｔr10 のドレインに接続され、同トランジスタＴr10 の
ソースはグランドＧＮＤに接続される。前記データバス
・バーＤＢは、前記トランジスタＴr11 のドレインに接
続され、同トランジスタＴr11 のソースはグランドＧＮ
Ｄに接続される。
Ｔr10 のドレインに接続され、同トランジスタＴr10 の
ソースはグランドＧＮＤに接続される。前記データバス
・バーＤＢは、前記トランジスタＴr11 のドレインに接
続され、同トランジスタＴr11 のソースはグランドＧＮ
Ｄに接続される。
【００１１】前記トランジスタＴr6，Ｔr7のゲートに
は、前記センスアンプ活性化信号ＬＥの反転信号である
センスアンプ活性化信号・バーＬＥが入力され、前記ト
ランジスタＴr10 ，Ｔr11 のゲートには、前記センスア
ンプ活性化信号ＬＥが入力される。
は、前記センスアンプ活性化信号ＬＥの反転信号である
センスアンプ活性化信号・バーＬＥが入力され、前記ト
ランジスタＴr10 ，Ｔr11 のゲートには、前記センスア
ンプ活性化信号ＬＥが入力される。
【００１２】前記トランジスタＴr7，Ｔr9のドレインは
出力端子Ｔo に接続され、その出力端子Ｔo から出力デ
ータＤout が出力される。前記トランジスタＴr6，Ｔr
8，Ｔr10 のオン抵抗比と、前記トランジスタＴr7，Ｔr
9，Ｔr11 のオン抵抗比とは一致するように構成され
る。
出力端子Ｔo に接続され、その出力端子Ｔo から出力デ
ータＤout が出力される。前記トランジスタＴr6，Ｔr
8，Ｔr10 のオン抵抗比と、前記トランジスタＴr7，Ｔr
9，Ｔr11 のオン抵抗比とは一致するように構成され
る。
【００１３】このように構成されたセンスアンプ３は、
センスアンプ活性化信号ＬＥがＨレベル、同・バーＬＥ
がＬレベルとなると、トランジスタＴr6，Ｔr7，Ｔr10
，Ｔr11 がオンされて活性化される。そして、、デー
タバスＤＢ，バーＤＢはトランジスタＴr6，Ｔr8，Ｔr1
0 及びトランジスタＴr7，Ｔr9，Ｔr11 のオン抵抗比に
より電源ＶccとグランドＧＮＤとの電位差を抵抗分割し
た電位となり、この状態でセル情報が読みだされると、
データバスＤＢ，バーＤＢに僅かな電位差が生じる。
センスアンプ活性化信号ＬＥがＨレベル、同・バーＬＥ
がＬレベルとなると、トランジスタＴr6，Ｔr7，Ｔr10
，Ｔr11 がオンされて活性化される。そして、、デー
タバスＤＢ，バーＤＢはトランジスタＴr6，Ｔr8，Ｔr1
0 及びトランジスタＴr7，Ｔr9，Ｔr11 のオン抵抗比に
より電源ＶccとグランドＧＮＤとの電位差を抵抗分割し
た電位となり、この状態でセル情報が読みだされると、
データバスＤＢ，バーＤＢに僅かな電位差が生じる。
【００１４】そして、例えばデータバスＤＢの電位が同
・バーＤＢより高くなると、トランジスタＴr8のドレイ
ン電流が減少するとともに、トランジスタＴr10 のドレ
イン電流が増大して、出力データＤout はＬレベルとな
る。
・バーＤＢより高くなると、トランジスタＴr8のドレイ
ン電流が減少するとともに、トランジスタＴr10 のドレ
イン電流が増大して、出力データＤout はＬレベルとな
る。
【００１５】また、データバスＤＢの電位が同・バーＤ
Ｂより高くなると、トランジスタＴr8のドレイン電流が
増大するとともに、トランジスタＴr10 のドレイン電流
が減少して、出力データＤout はＨレベルとなる。
Ｂより高くなると、トランジスタＴr8のドレイン電流が
増大するとともに、トランジスタＴr10 のドレイン電流
が減少して、出力データＤout はＨレベルとなる。
【００１６】上記のように構成された読み出し回路で
は、読み出し動作の待機時にはセンスアンプ活性化信号
ＬＥがＬレベルとなり、同・バーＬＥはＨレベルとな
る。すると、センスアンプ３のトランジスタＴr6，Ｔr
7，Ｔr10 ，Ｔr11 はオフされ、同センスアンプ３は不
活性状態となる。
は、読み出し動作の待機時にはセンスアンプ活性化信号
ＬＥがＬレベルとなり、同・バーＬＥはＨレベルとな
る。すると、センスアンプ３のトランジスタＴr6，Ｔr
7，Ｔr10 ，Ｔr11 はオフされ、同センスアンプ３は不
活性状態となる。
【００１７】また、電源負荷回路２ではトランジスタＴ
r1，Ｔr2，Ｔr5がオンされる。すると、データバスＤ
Ｂ，バーＤＢは電源ＶccからトランジスタＴr3，Ｔr4の
しきい値分低下した電位にリセットされる。
r1，Ｔr2，Ｔr5がオンされる。すると、データバスＤ
Ｂ，バーＤＢは電源ＶccからトランジスタＴr3，Ｔr4の
しきい値分低下した電位にリセットされる。
【００１８】一方、センスアンプ活性化信号ＬＥがＨレ
ベル、同・バーＬＥがＬレベルとなると、電源負荷回路
２はトランジスタＴr1，Ｔr2，Ｔr5がオフされ、不活性
状態となる。
ベル、同・バーＬＥがＬレベルとなると、電源負荷回路
２はトランジスタＴr1，Ｔr2，Ｔr5がオフされ、不活性
状態となる。
【００１９】また、センスアンプ３はトランジスタＴr
6，Ｔr7，Ｔr10 ，Ｔr11 がオンされて活性化され、こ
の状態でデータバスＤＢ，バーＤＢにセル情報が読みだ
されると、そのセル情報に基づいた出力データＤout が
出力される。
6，Ｔr7，Ｔr10 ，Ｔr11 がオンされて活性化され、こ
の状態でデータバスＤＢ，バーＤＢにセル情報が読みだ
されると、そのセル情報に基づいた出力データＤout が
出力される。
【００２０】
【発明が解決しようとする課題】上記のような読み出し
回路では、セル情報を連続して読みだす場合には電源負
荷回路２は不活性状態に維持されるとともに、センスア
ンプ３は活性状態に維持される。
回路では、セル情報を連続して読みだす場合には電源負
荷回路２は不活性状態に維持されるとともに、センスア
ンプ３は活性状態に維持される。
【００２１】そして、図７に示すように、データバスＤ
Ｂ，バーＤＢに読み出されるセル情報の切り換わりに基
づいて、センスアンプ３の動作により出力データＤout
が出力される。このとき、データバスＤＢ，バーＤＢに
セル情報が読みだされて、例えば出力データＤout がＬ
レベルからＨレベルに切り換わるまでに読み出し動作時
間ｔ１を要する。
Ｂ，バーＤＢに読み出されるセル情報の切り換わりに基
づいて、センスアンプ３の動作により出力データＤout
が出力される。このとき、データバスＤＢ，バーＤＢに
セル情報が読みだされて、例えば出力データＤout がＬ
レベルからＨレベルに切り換わるまでに読み出し動作時
間ｔ１を要する。
【００２２】一方、電源負荷回路２が活性状態に維持さ
れるとともに、センスアンプ３が不活性状態に維持され
る読み出し動作の待機状態から、読み出し動作に移行す
る場合には、電源ＶccからＰチャネルＭＯＳトランジス
タＴr3, Ｔr4のしきい値Ｖthp 分低下した電位にリセッ
トされているデータバスＤＢ，バーＤＢの電位が、セン
スアンプ３を構成する各トランジスタのオン抵抗による
抵抗分割で生成される電位に低下する。
れるとともに、センスアンプ３が不活性状態に維持され
る読み出し動作の待機状態から、読み出し動作に移行す
る場合には、電源ＶccからＰチャネルＭＯＳトランジス
タＴr3, Ｔr4のしきい値Ｖthp 分低下した電位にリセッ
トされているデータバスＤＢ，バーＤＢの電位が、セン
スアンプ３を構成する各トランジスタのオン抵抗による
抵抗分割で生成される電位に低下する。
【００２３】そして、データバスＤＢ，バーＤＢセル情
報が読みだされて、同データバスＤＢ，バーＤＢの電位
に電位差が生じると、その電位差に基づいてセンスアン
プ３が動作して、読みだされたセル情報に基づく出力デ
ータＤout が出力される。
報が読みだされて、同データバスＤＢ，バーＤＢの電位
に電位差が生じると、その電位差に基づいてセンスアン
プ３が動作して、読みだされたセル情報に基づく出力デ
ータＤout が出力される。
【００２４】このとき、データバスＤＢ，バーＤＢにセ
ル情報が読みだされて、例えば出力データＤout がＬレ
ベルからＨレベルに切り換わるまでに読み出し動作時間
ｔ２を要する。
ル情報が読みだされて、例えば出力データＤout がＬレ
ベルからＨレベルに切り換わるまでに読み出し動作時間
ｔ２を要する。
【００２５】この読み出し動作時間ｔ２は、前記読み出
し動作時間ｔ１より長くなり、その時間差ｔ３は、デー
タバスＤＢ，バーＤＢの電位を、リセット電位からセン
スアンプ３の動作時の電位まで下降させるために要する
時間に相当する。
し動作時間ｔ１より長くなり、その時間差ｔ３は、デー
タバスＤＢ，バーＤＢの電位を、リセット電位からセン
スアンプ３の動作時の電位まで下降させるために要する
時間に相当する。
【００２６】従って、待機状態から読み出し動作に移行
する際のセル情報の読み出し速度が遅いという問題点が
ある。この発明の目的は、待機状態から読み出し動作に
移行する際のセル情報の読み出し速度を向上させ得る半
導体記憶装置を提供することにある。
する際のセル情報の読み出し速度が遅いという問題点が
ある。この発明の目的は、待機状態から読み出し動作に
移行する際のセル情報の読み出し速度を向上させ得る半
導体記憶装置を提供することにある。
【００２７】
【課題を解決するための手段】図１は請求項１の発明の
原理説明図である。すなわち、データ線対ＤＬ，バーＤ
Ｌには読み出し動作時にセル情報ＩＮ，バーＩＮが入力
される。センスアンプ３は、読み出し動作時に前記デー
タ線対ＤＬ，バーＤＬの電位に基づく出力データＤout
を出力する。電源負荷回路４は、読み出し動作の待機時
にデータ線対ＤＬ，バーＤＬをリセット電位にリセット
する。前記電源負荷回路４は、前記センスアンプ３の動
作時における各データ線対ＤＬ，バーＤＬの電位の中間
電位に各データ線対ＤＬ，バーＤＬをリセットする。
原理説明図である。すなわち、データ線対ＤＬ，バーＤ
Ｌには読み出し動作時にセル情報ＩＮ，バーＩＮが入力
される。センスアンプ３は、読み出し動作時に前記デー
タ線対ＤＬ，バーＤＬの電位に基づく出力データＤout
を出力する。電源負荷回路４は、読み出し動作の待機時
にデータ線対ＤＬ，バーＤＬをリセット電位にリセット
する。前記電源負荷回路４は、前記センスアンプ３の動
作時における各データ線対ＤＬ，バーＤＬの電位の中間
電位に各データ線対ＤＬ，バーＤＬをリセットする。
【００２８】請求項２では、前記電源負荷回路は、前記
データ線対と高電位側電源及び低電位側電源との間に接
続されるトランジスタのオン抵抗の比に基づいて前記リ
セット電位を設定し、そのオン抵抗の比は、前記センス
アンプにおいて前記データ線対と高電位側電源及び低電
位側電源との間に接続されるトランジスタのオン抵抗の
比と等しく設定される。
データ線対と高電位側電源及び低電位側電源との間に接
続されるトランジスタのオン抵抗の比に基づいて前記リ
セット電位を設定し、そのオン抵抗の比は、前記センス
アンプにおいて前記データ線対と高電位側電源及び低電
位側電源との間に接続されるトランジスタのオン抵抗の
比と等しく設定される。
【００２９】請求項３では、前記電源負荷回路は、前記
センスアンプを不活性化させる信号と、クロック信号と
の論理積に基づいて、センスアンプの不活性時に間欠的
に動作する。
センスアンプを不活性化させる信号と、クロック信号と
の論理積に基づいて、センスアンプの不活性時に間欠的
に動作する。
【００３０】請求項４では、前記センスアンプは、複数
のカレントミラー回路を並列に接続して構成され、前記
電源負荷回路は、前記カレントミラー回路と同数の電源
負荷回路を並列に接続して構成される。
のカレントミラー回路を並列に接続して構成され、前記
電源負荷回路は、前記カレントミラー回路と同数の電源
負荷回路を並列に接続して構成される。
【００３１】
【作用】請求項１では、読み出し動作の待機時に電源負
荷回路４の動作により、データ線対ＤＬ，バーＤＬはセ
ンスアンプ３の動作時における中間電位にリセットされ
る。
荷回路４の動作により、データ線対ＤＬ，バーＤＬはセ
ンスアンプ３の動作時における中間電位にリセットされ
る。
【００３２】請求項２では、電源負荷回路を構成するト
ランジスタのオン抵抗の比に基づいて、データ線対はセ
ンスアンプの動作時における中間電位にリセットされ
る。請求項３では、センスアンプの不活性時に、電源負
荷回路は間欠的に動作する。
ランジスタのオン抵抗の比に基づいて、データ線対はセ
ンスアンプの動作時における中間電位にリセットされ
る。請求項３では、センスアンプの不活性時に、電源負
荷回路は間欠的に動作する。
【００３３】請求項４では、センスアンプの特性変動
と、電源負荷回路の特性変動とがバランスする。
と、電源負荷回路の特性変動とがバランスする。
【００３４】
【実施例】図２は、本発明を具体化したＤＲＡＭの読み
出し制御回路の第一の実施例を示す。なお、前記従来例
と同一構成部分は同一符号を付して説明する。
出し制御回路の第一の実施例を示す。なお、前記従来例
と同一構成部分は同一符号を付して説明する。
【００３５】データバスＤＢ，バーＤＢは、それぞれス
イッチ回路を構成するＮチャネルＭＯＳトランジスタＴ
r12 ，Ｔr13 のドレインに接続され、同トランジスタＴ
r12，Ｔr13 のソースはグランドＧＮＤに接続される。
イッチ回路を構成するＮチャネルＭＯＳトランジスタＴ
r12 ，Ｔr13 のドレインに接続され、同トランジスタＴ
r12，Ｔr13 のソースはグランドＧＮＤに接続される。
【００３６】前記トランジスタＴr12 ，Ｔr13 のゲート
は、例えばビット線に接続されて、選択された記憶セル
から読みだされたセル情報が入力信号ＩＮ，バーＩＮと
して入力される。
は、例えばビット線に接続されて、選択された記憶セル
から読みだされたセル情報が入力信号ＩＮ，バーＩＮと
して入力される。
【００３７】前記データバスＤＢ，バーＤＢには、前記
従来例と同一構成のセンスアンプ３が接続される。前記
データバスＤＢ，バーＤＢには、ＰチャネルＭＯＳトラ
ンジスタＴr14 ，Ｔr15 と、ＮチャネルＭＯＳトランジ
スタＴr16 〜Ｔr19 とから構成される電源負荷回路４が
接続される。前記トランジスタＴr14 〜Ｔr19 のサイズ
は、前記センスアンプ３を構成するトランジスタのサイ
ズに比して、十分小さく設定される。
従来例と同一構成のセンスアンプ３が接続される。前記
データバスＤＢ，バーＤＢには、ＰチャネルＭＯＳトラ
ンジスタＴr14 ，Ｔr15 と、ＮチャネルＭＯＳトランジ
スタＴr16 〜Ｔr19 とから構成される電源負荷回路４が
接続される。前記トランジスタＴr14 〜Ｔr19 のサイズ
は、前記センスアンプ３を構成するトランジスタのサイ
ズに比して、十分小さく設定される。
【００３８】前記トランジスタＴr14 ，Ｔr15 のソース
は電源Ｖccに接続され、同トランジスタＴr14 ，Ｔr15
のゲートには、前記センスアンプ活性化信号ＬＥが入力
される。
は電源Ｖccに接続され、同トランジスタＴr14 ，Ｔr15
のゲートには、前記センスアンプ活性化信号ＬＥが入力
される。
【００３９】前記トランジスタＴr14 のドレインは、前
記トランジスタＴr16 のドレイン及びゲートに接続さ
れ、同トランジスタＴr16 のソースは前記データバスＤ
Ｂに接続される。
記トランジスタＴr16 のドレイン及びゲートに接続さ
れ、同トランジスタＴr16 のソースは前記データバスＤ
Ｂに接続される。
【００４０】前記トランジスタＴr15 のドレインは、前
記トランジスタＴr17 のドレイン及びゲートに接続さ
れ、同トランジスタＴr17 のソースは前記データバス・
バーＤＢに接続される。
記トランジスタＴr17 のドレイン及びゲートに接続さ
れ、同トランジスタＴr17 のソースは前記データバス・
バーＤＢに接続される。
【００４１】前記トランジスタＴr18 のドレインは、前
記データバスＤＢに接続され、同トランジスタＴr18 の
ソースはグランドＧＮＤに接続される。前記トランジス
タＴr19 のドレインは、前記データバス・バーＤＢに接
続され、同トランジスタＴr19 のソースはグランドＧＮ
Ｄに接続される。
記データバスＤＢに接続され、同トランジスタＴr18 の
ソースはグランドＧＮＤに接続される。前記トランジス
タＴr19 のドレインは、前記データバス・バーＤＢに接
続され、同トランジスタＴr19 のソースはグランドＧＮ
Ｄに接続される。
【００４２】前記データバスＤＢ，バーＤＢは、Ｎチャ
ネルＭＯＳトランジスタＴr20 を介して接続される。前
記トランジスタＴr18 〜Ｔr20 のゲートにはセンスアン
プ活性化信号・バーＬＥが入力される。
ネルＭＯＳトランジスタＴr20 を介して接続される。前
記トランジスタＴr18 〜Ｔr20 のゲートにはセンスアン
プ活性化信号・バーＬＥが入力される。
【００４３】このような電源負荷回路４では、前記セン
スアンプ３と同様に、電源ＶccとデータバスＤＢ，バー
ＤＢとの間にＰチャネルＭＯＳトランジスタとＮチャネ
ルＭＯＳトランジスタとが直列に接続され、データバス
ＤＢ，バーＤＢとグランドＧＮＤとの間にＮチャネルＭ
ＯＳトランジスタが接続される。また、各トランジスタ
のオン抵抗比は、前記センスアンプ３の各トランジスタ
のオン抵抗比と一致するように構成される。
スアンプ３と同様に、電源ＶccとデータバスＤＢ，バー
ＤＢとの間にＰチャネルＭＯＳトランジスタとＮチャネ
ルＭＯＳトランジスタとが直列に接続され、データバス
ＤＢ，バーＤＢとグランドＧＮＤとの間にＮチャネルＭ
ＯＳトランジスタが接続される。また、各トランジスタ
のオン抵抗比は、前記センスアンプ３の各トランジスタ
のオン抵抗比と一致するように構成される。
【００４４】次に、上記のように構成された読み出し回
路の動作を図３に従って説明する。上記のような読み出
し回路では、セル情報を連続して読みだす場合には電源
負荷回路４にＨレベルのセンスアンプ活性化信号ＬＥ
と、Ｌレベルのセンスアンプ活性化信号・バーＬＥが入
力される。すると、電源負荷回路４はトランジスタＴr1
4 , Ｔr15 , Ｔr18 , Ｔr19 , Ｔr20 がオフされて、不
活性状態に維持される。また、センスアンプ３はトラン
ジスタＴr6, Ｔr7, Ｔr10 , Ｔr11 がオンされて、活性
状態に維持される。
路の動作を図３に従って説明する。上記のような読み出
し回路では、セル情報を連続して読みだす場合には電源
負荷回路４にＨレベルのセンスアンプ活性化信号ＬＥ
と、Ｌレベルのセンスアンプ活性化信号・バーＬＥが入
力される。すると、電源負荷回路４はトランジスタＴr1
4 , Ｔr15 , Ｔr18 , Ｔr19 , Ｔr20 がオフされて、不
活性状態に維持される。また、センスアンプ３はトラン
ジスタＴr6, Ｔr7, Ｔr10 , Ｔr11 がオンされて、活性
状態に維持される。
【００４５】そして、図３に示すように、データバスＤ
Ｂ，バーＤＢに読み出されるセル情報の切り換わりに基
づいて、センスアンプ３の動作により出力データＤout
が出力される。このとき、データバスＤＢ，バーＤＢに
セル情報が読みだされて、例えば出力データＤout がＬ
レベルからＨレベルに切り換わるまでに読み出し動作時
間ｔ４を要する。
Ｂ，バーＤＢに読み出されるセル情報の切り換わりに基
づいて、センスアンプ３の動作により出力データＤout
が出力される。このとき、データバスＤＢ，バーＤＢに
セル情報が読みだされて、例えば出力データＤout がＬ
レベルからＨレベルに切り換わるまでに読み出し動作時
間ｔ４を要する。
【００４６】一方、読み出し動作の待機時には、センス
アンプ活性化信号ＬＥ，バーＬＥは、それぞれＬレベ
ル、Ｈレベルとなり、電源負荷回路４が活性化されると
ともに、センスアンプ３が不活性状態となる。
アンプ活性化信号ＬＥ，バーＬＥは、それぞれＬレベ
ル、Ｈレベルとなり、電源負荷回路４が活性化されると
ともに、センスアンプ３が不活性状態となる。
【００４７】すると、データバスＤＢ，バーＤＢはトラ
ンジスタＴr14 〜Ｔr17 と同Ｔr18, Ｔr19 のオン抵抗
比により電源ＶccとグランドＧＮＤとの電位差を抵抗分
割した電位にリセットされる。この電位は、センスアン
プ３の活性時にセル情報が読みだされたデータバスＤ
Ｂ，バーＤＢの中間電位に等しい。
ンジスタＴr14 〜Ｔr17 と同Ｔr18, Ｔr19 のオン抵抗
比により電源ＶccとグランドＧＮＤとの電位差を抵抗分
割した電位にリセットされる。この電位は、センスアン
プ３の活性時にセル情報が読みだされたデータバスＤ
Ｂ，バーＤＢの中間電位に等しい。
【００４８】読み出し動作の待機状態から、読み出し動
作に移行する場合には、センスアンプ活性化信号ＬＥ，
バーＬＥが反転されて、電源負荷回路４が不活性化さ
れ、センスアンプ３が活性化される。
作に移行する場合には、センスアンプ活性化信号ＬＥ，
バーＬＥが反転されて、電源負荷回路４が不活性化さ
れ、センスアンプ３が活性化される。
【００４９】このとき、データバスＤＢ，バーＤＢのリ
セット電位と、センスアンプ３の動作電位とは等しいの
で、データバスＤＢ，バーＤＢの電位は変動しない。そ
して、データバスＤＢ，バーＤＢに直ちにセル情報が読
みだされて、同データバスＤＢ，バーＤＢの電位に電位
差が生じると、その電位差に基づいてセンスアンプ３が
動作して、読みだされたセル情報に基づく出力データＤ
out が出力される。
セット電位と、センスアンプ３の動作電位とは等しいの
で、データバスＤＢ，バーＤＢの電位は変動しない。そ
して、データバスＤＢ，バーＤＢに直ちにセル情報が読
みだされて、同データバスＤＢ，バーＤＢの電位に電位
差が生じると、その電位差に基づいてセンスアンプ３が
動作して、読みだされたセル情報に基づく出力データＤ
out が出力される。
【００５０】このとき、データバスＤＢ，バーＤＢにセ
ル情報が読みだされて、例えば出力データＤout がＬレ
ベルからＨレベルに切り換わるまでに読み出し動作時間
ｔ５を要する。
ル情報が読みだされて、例えば出力データＤout がＬレ
ベルからＨレベルに切り換わるまでに読み出し動作時間
ｔ５を要する。
【００５１】この読み出し動作時間ｔ５は、前記読み出
し動作時間ｔ４と等しくなる。従って、待機状態から読
み出し動作に移行する際のセル情報の読み出し速度を向
上させることができる。
し動作時間ｔ４と等しくなる。従って、待機状態から読
み出し動作に移行する際のセル情報の読み出し速度を向
上させることができる。
【００５２】また、前記実施例では１つのカレントミラ
ー回路でセンスアンプ３を構成し、そのセンスアンプ３
の動作電位の中間電位に等しいリセット電位を出力する
１つの電源負荷回路４をデータバスＤＢ，バーＤＢに接
続したが、図４に示すように、２つのカレントミラー回
路で相補出力信号Ｄout ，バーＤout を出力可能とした
センスアンプ３をデータバスＤＢ，バーＤＢに接続する
場合には、前記電源負荷回路４をデータバスＤＢ，バー
ＤＢに対し並列に２つ接続して電源負荷回路４ａを構成
することにより、プロセスのばらつきによるセンスアン
プ３の動作特性の変動と、電源負荷回路４ａの動作特性
の変動とをバランスさせて、センスアンプ３の動作時の
中間電位の変動と、電源負荷回路４ａのリセット電位の
変動とをバランスさせることができる。
ー回路でセンスアンプ３を構成し、そのセンスアンプ３
の動作電位の中間電位に等しいリセット電位を出力する
１つの電源負荷回路４をデータバスＤＢ，バーＤＢに接
続したが、図４に示すように、２つのカレントミラー回
路で相補出力信号Ｄout ，バーＤout を出力可能とした
センスアンプ３をデータバスＤＢ，バーＤＢに接続する
場合には、前記電源負荷回路４をデータバスＤＢ，バー
ＤＢに対し並列に２つ接続して電源負荷回路４ａを構成
することにより、プロセスのばらつきによるセンスアン
プ３の動作特性の変動と、電源負荷回路４ａの動作特性
の変動とをバランスさせて、センスアンプ３の動作時の
中間電位の変動と、電源負荷回路４ａのリセット電位の
変動とをバランスさせることができる。
【００５３】また、前記各実施例では電源負荷回路４，
４ａにセンスアンプ活性化信号ＬＥ，バーＬＥを入力し
て、同電源負荷回路４，４ａをセンスアンプ３の不活性
時に常時活性化させる構成としたが、図５に示すように
センスアンプ活性化信号・バーＬＥとクロック信号ＣＬ
ＫをＡＮＤ回路５に入力し、そのＡＮＤ回路から出力さ
れる活性化信号ＬＥａと、同活性化信号ＬＥａを反転さ
せた活性化信号・バーＬＥａとで電源負荷回路４，４ａ
を間欠的に活性化する構成としてもよい。
４ａにセンスアンプ活性化信号ＬＥ，バーＬＥを入力し
て、同電源負荷回路４，４ａをセンスアンプ３の不活性
時に常時活性化させる構成としたが、図５に示すように
センスアンプ活性化信号・バーＬＥとクロック信号ＣＬ
ＫをＡＮＤ回路５に入力し、そのＡＮＤ回路から出力さ
れる活性化信号ＬＥａと、同活性化信号ＬＥａを反転さ
せた活性化信号・バーＬＥａとで電源負荷回路４，４ａ
を間欠的に活性化する構成としてもよい。
【００５４】このような構成により、データバスＤＢ，
バーＤＢをリセット電位に維持しながら、電源負荷回路
４，４ａの消費電力を低減することができる。また、電
源負荷回路４，４ａの負荷駆動能力は、センスアンプ３
に比して十分に小さいので、電源負荷回路４，４ａにセ
ンスアンプ活性化信号ＬＥに換えてグランドＧＮＤを供
給し、センスアンプ活性化信号・バーＬＥに換えて電源
Ｖccを供給して、同電源負荷回路４，４ａをセンスアン
プ３の活性及び不活性に関わらず常時オンさせる構成と
してもよい。
バーＤＢをリセット電位に維持しながら、電源負荷回路
４，４ａの消費電力を低減することができる。また、電
源負荷回路４，４ａの負荷駆動能力は、センスアンプ３
に比して十分に小さいので、電源負荷回路４，４ａにセ
ンスアンプ活性化信号ＬＥに換えてグランドＧＮＤを供
給し、センスアンプ活性化信号・バーＬＥに換えて電源
Ｖccを供給して、同電源負荷回路４，４ａをセンスアン
プ３の活性及び不活性に関わらず常時オンさせる構成と
してもよい。
【００５５】この場合には、電源負荷回路４，４ａを間
欠動作させる場合に比して消費電力は大きくなる。な
お、前記各実施例ではセンスアンプ３及び電源負荷回路
４，４ａをＭＯＳトランジスタで構成したが、バイポー
ラトランジスタで構成してもよい。
欠動作させる場合に比して消費電力は大きくなる。な
お、前記各実施例ではセンスアンプ３及び電源負荷回路
４，４ａをＭＯＳトランジスタで構成したが、バイポー
ラトランジスタで構成してもよい。
【００５６】上記実施例から把握できる請求項以外の技
術思想について、以下にその効果とともに記載する。 （１）請求項１において、電源負荷回路を構成するトラ
ンジスタは、センスアンプを構成するトランジスタより
十分に小さいサイズとし、前記電源負荷回路をセンスア
ンプの不活性時に間欠動作させる。電源負荷回路の消費
電力を低減することができる。
術思想について、以下にその効果とともに記載する。 （１）請求項１において、電源負荷回路を構成するトラ
ンジスタは、センスアンプを構成するトランジスタより
十分に小さいサイズとし、前記電源負荷回路をセンスア
ンプの不活性時に間欠動作させる。電源負荷回路の消費
電力を低減することができる。
【００５７】
【発明の効果】以上詳述したように、請求項１〜４の発
明では、待機状態から読み出し動作に移行する際のセル
情報の読み出し速度を向上させ得る半導体記憶装置を提
供することができる。
明では、待機状態から読み出し動作に移行する際のセル
情報の読み出し速度を向上させ得る半導体記憶装置を提
供することができる。
【００５８】また、請求項３の発明では、上記効果に加
えて電源負荷回路の消費電力を低減することができる。
また、請求項４の発明では、上記効果に加えてセンスア
ンプと電源負荷回路の特性変動をバランスさせることが
できる。
えて電源負荷回路の消費電力を低減することができる。
また、請求項４の発明では、上記効果に加えてセンスア
ンプと電源負荷回路の特性変動をバランスさせることが
できる。
【図１】 本発明の原理説明図である。
【図２】 一実施例を示す回路図である。
【図３】 一実施例の動作を示す波形図である。
【図４】 別例を示す回路図である。
【図５】 電源負荷回路の活性化信号生成回路を示す回
路図である。
路図である。
【図６】 従来例を示す回路図である。
【図７】 従来例の動作を示す波形図である。
３ センスアンプ ４ 電源負荷回路 ＤＬ，バーＤＬ データ線対 ＩＮ，バーＩＮ セル情報 Ｄout 出力データ
Claims (4)
- 【請求項１】 読み出し動作時にセル情報が入力される
データ線対と、 読み出し動作時に前記データ線対の電位に基づく出力デ
ータを出力するセンスアンプと、 読み出し動作の待機時にデータ線対をリセット電位にリ
セットする電源負荷回路とを備えた半導体記憶装置であ
って、 前記電源負荷回路は、前記センスアンプの動作時におけ
る各データ線対の電位の中間電位に各データ線対をリセ
ットすることを特徴とする半導体記憶装置。 - 【請求項２】 前記電源負荷回路は、前記データ線対と
高電位側電源及び低電位側電源との間に接続されるトラ
ンジスタのオン抵抗の比に基づいて前記リセット電位を
設定し、そのオン抵抗の比を、前記センスアンプにおい
て前記データ線対と高電位側電源及び低電位側電源との
間に接続されるトランジスタのオン抵抗の比と等しく設
定したことを特徴とする請求項１記載の半導体記憶装
置。 - 【請求項３】 前記電源負荷回路は、前記センスアンプ
を不活性化させる信号と、クロック信号との論理積に基
づいて、センスアンプの不活性時に間欠的に動作するこ
とを特徴とする請求項１記載の半導体記憶装置。 - 【請求項４】 前記センスアンプは、複数のカレントミ
ラー回路を並列に接続して構成し、前記電源負荷回路
は、前記カレントミラー回路と同数の電源負荷回路を並
列に接続して構成したことを特徴とする請求項２記載の
半導体記憶装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7059438A JPH08255487A (ja) | 1995-03-17 | 1995-03-17 | 半導体記憶装置 |
| US08/562,745 US5631865A (en) | 1995-03-17 | 1995-11-27 | Data outputting circuit for semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7059438A JPH08255487A (ja) | 1995-03-17 | 1995-03-17 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08255487A true JPH08255487A (ja) | 1996-10-01 |
Family
ID=13113292
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7059438A Pending JPH08255487A (ja) | 1995-03-17 | 1995-03-17 | 半導体記憶装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5631865A (ja) |
| JP (1) | JPH08255487A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6597229B1 (en) | 1999-08-16 | 2003-07-22 | Nec Electronics Corporation | Interface circuit and, electronic device and communication system provided with same |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0788111B1 (en) * | 1996-02-05 | 2002-11-13 | STMicroelectronics S.r.l. | Drive circuit for memory line decoder driver |
| KR100221629B1 (ko) * | 1996-12-28 | 1999-09-15 | 구본준 | 디알에이엠의 데이터 억세스 장치 |
| KR100343290B1 (ko) * | 2000-03-21 | 2002-07-15 | 윤종용 | 반도체 메모리 장치의 입출력 감지 증폭기 회로 |
| US6600690B1 (en) * | 2002-06-28 | 2003-07-29 | Motorola, Inc. | Sense amplifier for a memory having at least two distinct resistance states |
| KR100618840B1 (ko) * | 2004-06-29 | 2006-09-01 | 삼성전자주식회사 | 저 전원전압 플래쉬 메모리장치의 감지회로 |
| US7283418B2 (en) * | 2005-07-26 | 2007-10-16 | Micron Technology, Inc. | Memory device and method having multiple address, data and command buses |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62102499A (ja) * | 1985-10-28 | 1987-05-12 | Nec Corp | メモリ回路 |
-
1995
- 1995-03-17 JP JP7059438A patent/JPH08255487A/ja active Pending
- 1995-11-27 US US08/562,745 patent/US5631865A/en not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6597229B1 (en) | 1999-08-16 | 2003-07-22 | Nec Electronics Corporation | Interface circuit and, electronic device and communication system provided with same |
Also Published As
| Publication number | Publication date |
|---|---|
| US5631865A (en) | 1997-05-20 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20040323 |