JPH09284111A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH09284111A JPH09284111A JP8092583A JP9258396A JPH09284111A JP H09284111 A JPH09284111 A JP H09284111A JP 8092583 A JP8092583 A JP 8092583A JP 9258396 A JP9258396 A JP 9258396A JP H09284111 A JPH09284111 A JP H09284111A
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- Japan
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- output stage
- output
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Abstract
(57)【要約】
【課題】ＡＣ特性とＤＣ特性の両者の仕様を満足し、ス
イッチング時に貫通電流が流れず、占有面積の小さい出
力回路を具備した半導体集積回路装置を提供する。 【解決手段】ＤＣ特性を満足できるサイズのＮＭＯＳト
ランジスタを複数の小ＮＭＯＳトランジスタ２、３に分
割し、遅延回路１３によって、これら小ＮＭＯＳトラン
ジスタ２、３を駆動するタイミングをずらしてＡＣ特性
を満足させる。また、スイッチング時に、出力段のＭＯ
Ｓトランジスタ１、２、３がオフするタイミングをオン
より速めて貫通電流を防止する。さらに、出力段のプル
アップ側に、ＮＭＯＳトランジスタ１５を並列接続し
て、出力回路のサイズを小さくする。 【効果】ＡＣ特性とＤＣ特性の両者の仕様を満足し、ス
イッチング時に貫通電流が流れず、占有面積の小さい出
力回路が得られる。
イッチング時に貫通電流が流れず、占有面積の小さい出
力回路を具備した半導体集積回路装置を提供する。 【解決手段】ＤＣ特性を満足できるサイズのＮＭＯＳト
ランジスタを複数の小ＮＭＯＳトランジスタ２、３に分
割し、遅延回路１３によって、これら小ＮＭＯＳトラン
ジスタ２、３を駆動するタイミングをずらしてＡＣ特性
を満足させる。また、スイッチング時に、出力段のＭＯ
Ｓトランジスタ１、２、３がオフするタイミングをオン
より速めて貫通電流を防止する。さらに、出力段のプル
アップ側に、ＮＭＯＳトランジスタ１５を並列接続し
て、出力回路のサイズを小さくする。 【効果】ＡＣ特性とＤＣ特性の両者の仕様を満足し、ス
イッチング時に貫通電流が流れず、占有面積の小さい出
力回路が得られる。
Description
【０００１】
【発明の属する技術分野】本発明は半導体集積回路装置
に関し、詳しくはＡＣ特性とＤＣ特性を両立させること
ができ、消費電力と所要面積が小さい出力回路を有する
半導体集積回路装置に関する。
に関し、詳しくはＡＣ特性とＤＣ特性を両立させること
ができ、消費電力と所要面積が小さい出力回路を有する
半導体集積回路装置に関する。
【０００２】
【従来の技術】従来の出力回路の一例を図５に示す。こ
の出力回路は、出力部のＰＭＯＳトランジスタ（Ｐチャ
ネルＭＯＳトランジスタ）５１、ＮＭＯＳ（Ｎチャネル
ＭＯＳトランジスタ）５２、およびこれらＰＭＯＳ５１
とＮＭＯＳ５２を制御するインバータ５４、５５、５８
と２入力ＮＡＮＤ５６、５９から構成されている。
の出力回路は、出力部のＰＭＯＳトランジスタ（Ｐチャ
ネルＭＯＳトランジスタ）５１、ＮＭＯＳ（Ｎチャネル
ＭＯＳトランジスタ）５２、およびこれらＰＭＯＳ５１
とＮＭＯＳ５２を制御するインバータ５４、５５、５８
と２入力ＮＡＮＤ５６、５９から構成されている。
【０００３】電源電圧ＶＣＣ１は例えば３．３Ｖであ
り、上記ＰＭＯＳトランジスタ５１のソースも電源電圧
ＶＣＣ１に接続されている。このような出力回路におい
ては、イネーブル信号ＥＮがＬＯＷレベルの時は、ＰＭ
ＯＳトランジスタ５１およびＮＭＯＳトランジスタ５２
はオフになり、出力ＤＯＵＴはハイインピーダンス状態
になる。
り、上記ＰＭＯＳトランジスタ５１のソースも電源電圧
ＶＣＣ１に接続されている。このような出力回路におい
ては、イネーブル信号ＥＮがＬＯＷレベルの時は、ＰＭ
ＯＳトランジスタ５１およびＮＭＯＳトランジスタ５２
はオフになり、出力ＤＯＵＴはハイインピーダンス状態
になる。
【０００４】一方、イネーブル信号（出力回路を動作さ
せるか否かの信号）ＥＮがＨＩＧＨレベル（“１”レベ
ル）の時は、活性化状態（入力信号に応じて“１”また
は“０”を出力できる状態）であり、この場合はＤがＨ
ＩＧＨレベルに、ＤＢがＬＯＷレベル（“０”レベル）
にそれぞれ変化した時は、ＰＭＯＳトランジスタ５１が
オン、ＮＭＯＳトランジスタ５２がオフになり、ＤＯＵ
ＴはＨＩＧＨレベルになる。
せるか否かの信号）ＥＮがＨＩＧＨレベル（“１”レベ
ル）の時は、活性化状態（入力信号に応じて“１”また
は“０”を出力できる状態）であり、この場合はＤがＨ
ＩＧＨレベルに、ＤＢがＬＯＷレベル（“０”レベル）
にそれぞれ変化した時は、ＰＭＯＳトランジスタ５１が
オン、ＮＭＯＳトランジスタ５２がオフになり、ＤＯＵ
ＴはＨＩＧＨレベルになる。
【０００５】これとは逆に、ＤがＬＯＷレベルに、ＤＢ
がＨＩＧＨレベルに変化した時は、ＰＭＯＳトランジス
タ５１がオフ、ＮＭＯＳトランジスタ５２がオンにな
り、ＤＯＵＴはＬＯＷレベルになる。
がＨＩＧＨレベルに変化した時は、ＰＭＯＳトランジス
タ５１がオフ、ＮＭＯＳトランジスタ５２がオンにな
り、ＤＯＵＴはＬＯＷレベルになる。
【０００６】
【発明が解決しようとする課題】図５に示した上記従来
の出力回路では、ＡＣ特性仕様とＤＣ特性仕様に厳しい
条件が付いている場合、両特性仕様を共に満足させるこ
とは困難であった。例えば、図３に示したように、ＤＣ
特性の１つであるＶＯＬ−ＩＯＬ特性Ａが二つの破線
ａ、ｂ内に入るという仕様を満足させるためには、上記
ＮＭＯＳトランジスタ５２のチャネル幅をある程度以上
に大きくしなければならない。しかし、ＮＭＯＳトラン
ジスタ５２のチャネル幅がこのように大きいと、電流駆
動力が大き過ぎるため、この大きさのＮＭＯＳトランジ
スタ５２を用いると、出力ＤＯＵＴの立下がりが過度に
急俊になり、ＡＣ特性の一つである立下がり時間の仕様
を満足できない場合が生ずる。
の出力回路では、ＡＣ特性仕様とＤＣ特性仕様に厳しい
条件が付いている場合、両特性仕様を共に満足させるこ
とは困難であった。例えば、図３に示したように、ＤＣ
特性の１つであるＶＯＬ−ＩＯＬ特性Ａが二つの破線
ａ、ｂ内に入るという仕様を満足させるためには、上記
ＮＭＯＳトランジスタ５２のチャネル幅をある程度以上
に大きくしなければならない。しかし、ＮＭＯＳトラン
ジスタ５２のチャネル幅がこのように大きいと、電流駆
動力が大き過ぎるため、この大きさのＮＭＯＳトランジ
スタ５２を用いると、出力ＤＯＵＴの立下がりが過度に
急俊になり、ＡＣ特性の一つである立下がり時間の仕様
を満足できない場合が生ずる。
【０００７】また、ＤがＬＯＷレベルに、ＤＢがＨＩＧ
Ｈレベルにそれぞれ変化してスイッチング動作を行い、
ＰＭＯＳトランジスタ５１がオフ、ＮＭＯＳトランジス
タ５２がオンにそれぞれなる際に、ＰＭＯＳトランジス
タ５１がオフにならないうちにＮＭＯＳトランジスタ５
２がオンになり、電源からＧＮＤまで貫通電流が流れて
しまうという問題がある。
Ｈレベルにそれぞれ変化してスイッチング動作を行い、
ＰＭＯＳトランジスタ５１がオフ、ＮＭＯＳトランジス
タ５２がオンにそれぞれなる際に、ＰＭＯＳトランジス
タ５１がオフにならないうちにＮＭＯＳトランジスタ５
２がオンになり、電源からＧＮＤまで貫通電流が流れて
しまうという問題がある。
【０００８】さらに、出力段プルアップ側は、駆動力が
小さいＰＭＯＳトランジスタ５１のみであるため、必要
な駆動力を得るためには、ＰＭＯＳトランジスタ５１の
サイズを大きくしなければならず、所要面積が大きくな
ってしまうという問題があり、また、出力段のＰＭＯＳ
トランジスタ５１とＮＭＯＳトランジスタ５２の部分に
おいて、上記電源電圧ＶＣＣ１（図５では３．３Ｖ）の
２乗に比例する電力が消費されていた。
小さいＰＭＯＳトランジスタ５１のみであるため、必要
な駆動力を得るためには、ＰＭＯＳトランジスタ５１の
サイズを大きくしなければならず、所要面積が大きくな
ってしまうという問題があり、また、出力段のＰＭＯＳ
トランジスタ５１とＮＭＯＳトランジスタ５２の部分に
おいて、上記電源電圧ＶＣＣ１（図５では３．３Ｖ）の
２乗に比例する電力が消費されていた。
【０００９】本発明の目的は、従来の出力回路の有する
上記問題を解決し、ＤＣ特性とＡＣ特性の両仕様を満足
することができる出力回路を有する半導体集積回路装置
を提供することである。
上記問題を解決し、ＤＣ特性とＡＣ特性の両仕様を満足
することができる出力回路を有する半導体集積回路装置
を提供することである。
【００１０】本発明の他の目的は、スイッチング時にお
ける、電源からＧＮＤまでの貫通電流が極めて少ない出
力回路を有する半導体集積装置を提供することである。
ける、電源からＧＮＤまでの貫通電流が極めて少ない出
力回路を有する半導体集積装置を提供することである。
【００１１】本発明の他の目的は、占有面積の小さい出
力回路を有する半導体集積回路装置を提供することであ
る。
力回路を有する半導体集積回路装置を提供することであ
る。
【００１２】本発明のさらに他の目的は、消費電力が極
めて少ない出力回路を有する半導体集積回路装置を提供
することである。
めて少ない出力回路を有する半導体集積回路装置を提供
することである。
【００１３】
【課題を解決するための手段】上記目的を達成するため
の本発明の半導体集積回路装置は、出力段プルアップＰ
ＭＯＳトランジスタと、当該プルアップＰＭＯＳのドレ
インにドレインがそれぞれ接続された複数の出力段プル
ダウンＮＭＯＳトランジスタと、上記出力段プルアップ
ＰＭＯＳトランジスタおよび上記出力段プルダウンＮＭ
ＯＳトランジスタを動作させるための前段駆動回路を少
なくとも具備し、上記複数の出力段プルダウンＮＭＯＳ
トランジスタのチャネル幅の和は所望のＶＯＬ−ＩＯＬ
特性を満足し得る大きさを有し、第１の上記出力段プル
ダウンＮＭＯＳトランジスタのゲートと第２の上記出力
段プルダウンＮＭＯＳトランジスタのゲートは、遅延回
路を介して互いに接続して出力回路を具備することを特
徴とする。
の本発明の半導体集積回路装置は、出力段プルアップＰ
ＭＯＳトランジスタと、当該プルアップＰＭＯＳのドレ
インにドレインがそれぞれ接続された複数の出力段プル
ダウンＮＭＯＳトランジスタと、上記出力段プルアップ
ＰＭＯＳトランジスタおよび上記出力段プルダウンＮＭ
ＯＳトランジスタを動作させるための前段駆動回路を少
なくとも具備し、上記複数の出力段プルダウンＮＭＯＳ
トランジスタのチャネル幅の和は所望のＶＯＬ−ＩＯＬ
特性を満足し得る大きさを有し、第１の上記出力段プル
ダウンＮＭＯＳトランジスタのゲートと第２の上記出力
段プルダウンＮＭＯＳトランジスタのゲートは、遅延回
路を介して互いに接続して出力回路を具備することを特
徴とする。
【００１４】すなわち、所望ＤＣ特性を得るのに必要な
出力段プルダウンＮＭＯＳトランジスタのチャネル幅を
まず決定し、次に複数のＮＭＯＳトランジスタを形成し
て、これら複数のＮＭＯＳトランジスタのチャネル幅の
和が、上記必要なチャネル幅になるようにして所望ＶＯ
Ｉ−ＩＯＬ特性を得る。次に、所要ＡＣ特性が満足させ
るために、これら複数のＮＭＯＳトランジスタを、遅延
回路によってタイミングをずらしながら順次駆動させ
る。このように複数のＮＭＯＳトランジスタを、タイミ
ングをずらせて順次オンさせることによって、合計のチ
ャネル幅は大きいにもかかわらず、出力電位の立下がり
が緩和されてＡＣ特性は満足される。さらにスイッチン
グの際における貫通電流は著しく減少して、上記目的は
達成される。
出力段プルダウンＮＭＯＳトランジスタのチャネル幅を
まず決定し、次に複数のＮＭＯＳトランジスタを形成し
て、これら複数のＮＭＯＳトランジスタのチャネル幅の
和が、上記必要なチャネル幅になるようにして所望ＶＯ
Ｉ−ＩＯＬ特性を得る。次に、所要ＡＣ特性が満足させ
るために、これら複数のＮＭＯＳトランジスタを、遅延
回路によってタイミングをずらしながら順次駆動させ
る。このように複数のＮＭＯＳトランジスタを、タイミ
ングをずらせて順次オンさせることによって、合計のチ
ャネル幅は大きいにもかかわらず、出力電位の立下がり
が緩和されてＡＣ特性は満足される。さらにスイッチン
グの際における貫通電流は著しく減少して、上記目的は
達成される。
【００１５】また、半導体集積回路装置の出力回路にお
いて、出力段のプルップＰＭＯＳトランジスタとプルダ
ウンＮＭＯＳトランジスタの他に、プルアップＮＭＯＳ
トランジスタを具備することによって、上記目的は達成
される。
いて、出力段のプルップＰＭＯＳトランジスタとプルダ
ウンＮＭＯＳトランジスタの他に、プルアップＮＭＯＳ
トランジスタを具備することによって、上記目的は達成
される。
【００１６】さらにまた、半導体集積回路装置の出力回
路において、出力段のプルップＰＭＯＳトランジスタと
プルダウンＮＭＯＳトランジスタの他に、プルアップＮ
ＭＯＳトランジスタを具備し、上記プルップＰＭＯＳト
ランジスタとプルアップＮＭＯＳトランジスタの電源電
圧を内部回路の電源電圧より低くすることによって極め
て好ましい結果が得られ、上記目的は達成される。
路において、出力段のプルップＰＭＯＳトランジスタと
プルダウンＮＭＯＳトランジスタの他に、プルアップＮ
ＭＯＳトランジスタを具備し、上記プルップＰＭＯＳト
ランジスタとプルアップＮＭＯＳトランジスタの電源電
圧を内部回路の電源電圧より低くすることによって極め
て好ましい結果が得られ、上記目的は達成される。
【００１７】上記前段駆動回路の有するインバータにゲ
ートが接続され、ドレインが電源電圧ＶＣＣ２に接続さ
れた出力段プルアップＮＭＯＳトランジスタをさらに具
備することができる。このようにすることによって、出
力部のプルアップ側の駆動力が大きくなり、出力回路の
所要面積を小さくすることができる。出力電位の立ち下
がりが緩和され、さらにＤＣ特性のＶＯＬ−ＩＯＬ特性
を所望の範囲内にすることができると共に、貫通電流の
防止および消費電流の低減も同時に達成されて、極めて
好ましい結果が得られる。
ートが接続され、ドレインが電源電圧ＶＣＣ２に接続さ
れた出力段プルアップＮＭＯＳトランジスタをさらに具
備することができる。このようにすることによって、出
力部のプルアップ側の駆動力が大きくなり、出力回路の
所要面積を小さくすることができる。出力電位の立ち下
がりが緩和され、さらにＤＣ特性のＶＯＬ−ＩＯＬ特性
を所望の範囲内にすることができると共に、貫通電流の
防止および消費電流の低減も同時に達成されて、極めて
好ましい結果が得られる。
【００１８】上記出力段プルアップＰＭＯＳトランジス
タおよび上記出力段プルアップＮＭＯＳトランジスタの
電源電圧を、上記前段駆動回路の電源電圧より低くする
ことができる。これによって出力部における消費電力は
著しく低減され、好ましい結果が得られる。
タおよび上記出力段プルアップＮＭＯＳトランジスタの
電源電圧を、上記前段駆動回路の電源電圧より低くする
ことができる。これによって出力部における消費電力は
著しく低減され、好ましい結果が得られる。
【００１９】遅延回路は、出力段プルアップＰＭＯＳト
ランジスタおよび出力段プルダウンＮＭＯＳトランジス
タがスイッチングする際に、当該出力段プルアップＰＭ
ＯＳトランジスタおよび出力段プルダウンＮＭＯＳトラ
ンジスタのいずれか一方がオフするタイミングが、他方
がオンするタイミングより速くなるように、上記出力段
プルアップＰＭＯＳトランジスタ若しくは出力段プルダ
ウンＮＭＯＳトランジスタをオンさせる信号の経路に配
置することができる。
ランジスタおよび出力段プルダウンＮＭＯＳトランジス
タがスイッチングする際に、当該出力段プルアップＰＭ
ＯＳトランジスタおよび出力段プルダウンＮＭＯＳトラ
ンジスタのいずれか一方がオフするタイミングが、他方
がオンするタイミングより速くなるように、上記出力段
プルアップＰＭＯＳトランジスタ若しくは出力段プルダ
ウンＮＭＯＳトランジスタをオンさせる信号の経路に配
置することができる。
【００２０】遅延回路をこのように配置して、上記プル
アップＰＭＯＳトランジスタとプルダウンＮＭＯＳトラ
ンジスタのオン、オフのタイミングにずれを生じさせる
ことによって貫流電流の発生を防止される。
アップＰＭＯＳトランジスタとプルダウンＮＭＯＳトラ
ンジスタのオン、オフのタイミングにずれを生じさせる
ことによって貫流電流の発生を防止される。
【００２１】上記前段の駆動回路は、インバータ、ＮＡ
ＮＤ回路および上記遅延回路から構成することができ、
それによって極めて好ましい結果が得られる。
ＮＤ回路および上記遅延回路から構成することができ、
それによって極めて好ましい結果が得られる。
【００２２】
【発明の実施の形態】上記必要なチャネル幅は、ＡＣ特
性やＤＣ特性の所要仕様によって選択され、チャネル幅
が小さい複数のＭＯＳトランジスタからの和として得る
ことができる。これら複数のＭＯＳトランジスタのチャ
ネル幅は、上記必要なチャネル幅に応じて任意に選択で
きる。例えば上記必要なチャネル幅が１００μｍの場
合、例えばチャネル幅５０μｍのＭＯＳトランジスタを
２個用いることができる。
性やＤＣ特性の所要仕様によって選択され、チャネル幅
が小さい複数のＭＯＳトランジスタからの和として得る
ことができる。これら複数のＭＯＳトランジスタのチャ
ネル幅は、上記必要なチャネル幅に応じて任意に選択で
きる。例えば上記必要なチャネル幅が１００μｍの場
合、例えばチャネル幅５０μｍのＭＯＳトランジスタを
２個用いることができる。
【００２３】上記電源電圧ＶＣＣ１としては例えば３．
３Ｖとし、上記電源電圧ＶＣＣ２しては、上記３．３Ｖ
より低い２．５Ｖとすることができる。これらの値は、
必要とされる回路の特性などに応じて選択すればよい。
３Ｖとし、上記電源電圧ＶＣＣ２しては、上記３．３Ｖ
より低い２．５Ｖとすることができる。これらの値は、
必要とされる回路の特性などに応じて選択すればよい。
【００２４】上記前段の駆動回路におけるＮＡＮＤ回路
やインバータは、周知の回路構成にしたがって接続すれ
ばよい。
やインバータは、周知の回路構成にしたがって接続すれ
ばよい。
【００２５】
〈実施例１〉図１は、本発明の一実施例である出力回路
を示す図である。図１から明らかなように、この出力回
路は出力部のＰＭＯＳトランジスタ１、ＮＭＯＳトラン
ジスタ２、３、およびこれらのＰＭＯＳトランジスタ１
とＮＭＯＳトランジスタ２、３を制御するためのインバ
ータ４、５、８、１２、１４、３入力ＮＡＮＤ６、９、
遅延回路７、１０、１３および２入力ＮＡＮＤ１１とか
ら構成されている。
を示す図である。図１から明らかなように、この出力回
路は出力部のＰＭＯＳトランジスタ１、ＮＭＯＳトラン
ジスタ２、３、およびこれらのＰＭＯＳトランジスタ１
とＮＭＯＳトランジスタ２、３を制御するためのインバ
ータ４、５、８、１２、１４、３入力ＮＡＮＤ６、９、
遅延回路７、１０、１３および２入力ＮＡＮＤ１１とか
ら構成されている。
【００２６】出力部の上記ＰＭＯＳトランジスタ１およ
びＮＭＯＳトランジスタ２、３を制御するための上記イ
ンバータ４、５、８、１２、１４などからなる回路（図
１では破線で方位された部分）は、電源電圧ＶＣＣ１に
接続され、上記ＰＭＯＳトランジスタ１のソースは他の
電源電圧ＶＣＣ２に接続されている。本実施例では、上
記ＶＣＣ１＝３．３Ｖ、ＶＣＣ２＝２．５Ｖであり、Ｖ
ＣＣ２の方がＶＣＣ１より低い。
びＮＭＯＳトランジスタ２、３を制御するための上記イ
ンバータ４、５、８、１２、１４などからなる回路（図
１では破線で方位された部分）は、電源電圧ＶＣＣ１に
接続され、上記ＰＭＯＳトランジスタ１のソースは他の
電源電圧ＶＣＣ２に接続されている。本実施例では、上
記ＶＣＣ１＝３．３Ｖ、ＶＣＣ２＝２．５Ｖであり、Ｖ
ＣＣ２の方がＶＣＣ１より低い。
【００２７】イネーブル信号ＥＮがＬＯＷレベルの時
は、上記ＰＭＯＳトランジスタ１およびＮＭＯＳトラン
ジスタ２、３はオフになり、出力ＤＯＵＴはハイインピ
ーダンス状態になる。
は、上記ＰＭＯＳトランジスタ１およびＮＭＯＳトラン
ジスタ２、３はオフになり、出力ＤＯＵＴはハイインピ
ーダンス状態になる。
【００２８】イネーブル信号ＥＮがＨＩＧＨレベルの場
合は活性化状態であり、ＤをＨＩＧＨレベルに、ＤＢを
ＬＯＷレベルにそれぞれ変化させると、ＤＢ信号が３入
力ＮＡＮＤ９とインバータ８を経由してＮＭＯＳトラン
ジスタ２のゲートに達し、ＮＭＯＳトランジスタ２を速
やかにオフにする。
合は活性化状態であり、ＤをＨＩＧＨレベルに、ＤＢを
ＬＯＷレベルにそれぞれ変化させると、ＤＢ信号が３入
力ＮＡＮＤ９とインバータ８を経由してＮＭＯＳトラン
ジスタ２のゲートに達し、ＮＭＯＳトランジスタ２を速
やかにオフにする。
【００２９】また、Ｄ信号はインバータ１２、２入力Ｎ
ＡＮＤ１１およびインバータ１４を経てＮＭＯＳトラン
ジスタ３のゲートに達し、このＮＭＯＳトランジスタ３
を速やかにオフにする。なお、上記インバータ１２を除
いて、ＤＢ信号を上記２入力ＮＡＮＤ回路１１に直接入
力させてもよい。
ＡＮＤ１１およびインバータ１４を経てＮＭＯＳトラン
ジスタ３のゲートに達し、このＮＭＯＳトランジスタ３
を速やかにオフにする。なお、上記インバータ１２を除
いて、ＤＢ信号を上記２入力ＮＡＮＤ回路１１に直接入
力させてもよい。
【００３０】一方、ＰＭＯＳトランジスタ１をオンにす
る信号は、ＬＯＷレベルになるＤＢ信号が遅延回路７、
３入力ＮＡＮＤ６およびインバータ５、４を経由して、
ＰＭＯＳトランジスタ１のゲートに到達するので、ＮＭ
ＯＳトランジスタ２、３がオフになった後にＰＭＯＳト
ランジスタ１がオンになる。従って、貫通電流は流れず
に、ＤＯＵＴはＨＩＧＨレベルになる。これとは逆に、
ＤがＬＯＷレベルに、ＤＢがＨＩＧＨレベルにそれぞれ
変化した時は、Ｄ信号が３入力ＮＡＮＤ６とインバータ
５、４を経由して、ＰＭＯＳトランジスタ１を迅速にオ
フにする。
る信号は、ＬＯＷレベルになるＤＢ信号が遅延回路７、
３入力ＮＡＮＤ６およびインバータ５、４を経由して、
ＰＭＯＳトランジスタ１のゲートに到達するので、ＮＭ
ＯＳトランジスタ２、３がオフになった後にＰＭＯＳト
ランジスタ１がオンになる。従って、貫通電流は流れず
に、ＤＯＵＴはＨＩＧＨレベルになる。これとは逆に、
ＤがＬＯＷレベルに、ＤＢがＨＩＧＨレベルにそれぞれ
変化した時は、Ｄ信号が３入力ＮＡＮＤ６とインバータ
５、４を経由して、ＰＭＯＳトランジスタ１を迅速にオ
フにする。
【００３１】一方、ＮＭＯＳトランジスタ２をオンにす
る信号は、ＬＯＷレベルになるＤ信号が遅延回路１０、
３入力ＮＡＮＤ９およびインバータ８を経由して、ＮＭ
ＯＳトランジスタ２のゲートに到達する。ＮＭＯＳトラ
ンジスタ３をオンにする信号は、ＬＯＷレベルになるＤ
信号が遅延回路１０、３入力ＮＡＮＤ９、遅延回路１
３、２入力ＮＡＮＤ１１およびインバータ１４を経由し
て、ＮＭＯＳトランジスタ３のゲートに到達するので、
ＮＭＯＳトランジスタ２よりさらに遅れて、ＮＭＯＳト
ランジスタ３がオンになる。すなわち、ＰＭＯＳ１がオ
フした後にＮＭＯＳトランジスタ２がオンになり、さら
にしばらく遅れてＮＭＯＳトランジスタ３がオンにな
る。従って、貫通電流は流れずに、ＤＯＵＴはＬＯＷレ
ベルになる。
る信号は、ＬＯＷレベルになるＤ信号が遅延回路１０、
３入力ＮＡＮＤ９およびインバータ８を経由して、ＮＭ
ＯＳトランジスタ２のゲートに到達する。ＮＭＯＳトラ
ンジスタ３をオンにする信号は、ＬＯＷレベルになるＤ
信号が遅延回路１０、３入力ＮＡＮＤ９、遅延回路１
３、２入力ＮＡＮＤ１１およびインバータ１４を経由し
て、ＮＭＯＳトランジスタ３のゲートに到達するので、
ＮＭＯＳトランジスタ２よりさらに遅れて、ＮＭＯＳト
ランジスタ３がオンになる。すなわち、ＰＭＯＳ１がオ
フした後にＮＭＯＳトランジスタ２がオンになり、さら
にしばらく遅れてＮＭＯＳトランジスタ３がオンにな
る。従って、貫通電流は流れずに、ＤＯＵＴはＬＯＷレ
ベルになる。
【００３２】この場合の出力ＤＯＵＴ電位の波形と、Ｎ
ＭＯＳトランジスタ２およびＮＭＯＳトランジスタ３が
それぞれオンになるタイミングを図２に示した。図２か
ら明らかなように、ＮＭＯＳトランジスタ２がオンにな
って、ＤＯＵＴがある程度低下した後に、ＮＭＯＳトラ
ンジスタ３はオンになる。このようにすることによっ
て、ＤＯＵＴの立下がり波形を鈍らせる（ＤＯＵＴの低
下をゆるやかにする）ことができ、ＡＣ特性の立下がり
時間の仕様を満足される。
ＭＯＳトランジスタ２およびＮＭＯＳトランジスタ３が
それぞれオンになるタイミングを図２に示した。図２か
ら明らかなように、ＮＭＯＳトランジスタ２がオンにな
って、ＤＯＵＴがある程度低下した後に、ＮＭＯＳトラ
ンジスタ３はオンになる。このようにすることによっ
て、ＤＯＵＴの立下がり波形を鈍らせる（ＤＯＵＴの低
下をゆるやかにする）ことができ、ＡＣ特性の立下がり
時間の仕様を満足される。
【００３３】また、出力ＤＯＵＴがＬＯＷレベルの時
は、ＮＭＯＳトランジスタ２およびＮＭＯＳトランジス
タ３の両者がいずれもオンの状態にあるため、駆動力が
十分大きく、図３に示すＤＣ特性のＶＯＬ−ＩＯＬ特性
Ａを、二つの破線ａ、ｂ内に収めて、仕様を満足させる
ことができる。
は、ＮＭＯＳトランジスタ２およびＮＭＯＳトランジス
タ３の両者がいずれもオンの状態にあるため、駆動力が
十分大きく、図３に示すＤＣ特性のＶＯＬ−ＩＯＬ特性
Ａを、二つの破線ａ、ｂ内に収めて、仕様を満足させる
ことができる。
【００３４】本実施例によれば、ＡＣ特性とＤＣ特性の
両仕様を満足し、スイッチング時の貫通電流のない出力
回路が実現された。また、出力部のＰＭＯＳ１のソース
電位ＶＣＣ２が２．５Ｖと低いので、出力ＭＯＳトラン
ジスタ部における消費電力を、図５に示した従来の出力
回路（出力ＰＭＯＳトランジスタ１のソース電位ＶＣＣ
１が３．３Ｖ）にくらべて、（２．５／３．３）の２乗
倍に低減できた。これによって安価なプラスチックパッ
ケージが使用できる。さらに、出力部のＰＭＯＳトラン
ジスタ１のソース電位ＶＣＣ２が２．５Ｖと低いので、
出力ＭＯＳトランジスタが負荷容量を充放電する際のノ
イズを低減させることができた。また、この出力回路を
ＳＲＡＭに適用した場合、メモリセルに高い電源電圧Ｖ
ＣＣ１（３．３Ｖ）を印加できるので、ＰＭＯＳトラン
ジスタを負荷抵抗として用いたフルＣＭＯＳメモリセル
より寸法が小さい高抵抗メモリセルを使用することがで
き、チップサイズの増加を抑制できた。
両仕様を満足し、スイッチング時の貫通電流のない出力
回路が実現された。また、出力部のＰＭＯＳ１のソース
電位ＶＣＣ２が２．５Ｖと低いので、出力ＭＯＳトラン
ジスタ部における消費電力を、図５に示した従来の出力
回路（出力ＰＭＯＳトランジスタ１のソース電位ＶＣＣ
１が３．３Ｖ）にくらべて、（２．５／３．３）の２乗
倍に低減できた。これによって安価なプラスチックパッ
ケージが使用できる。さらに、出力部のＰＭＯＳトラン
ジスタ１のソース電位ＶＣＣ２が２．５Ｖと低いので、
出力ＭＯＳトランジスタが負荷容量を充放電する際のノ
イズを低減させることができた。また、この出力回路を
ＳＲＡＭに適用した場合、メモリセルに高い電源電圧Ｖ
ＣＣ１（３．３Ｖ）を印加できるので、ＰＭＯＳトラン
ジスタを負荷抵抗として用いたフルＣＭＯＳメモリセル
より寸法が小さい高抵抗メモリセルを使用することがで
き、チップサイズの増加を抑制できた。
【００３５】〈実施例２〉図４は、本発明の他の実施例
である出力回路を示す図である。図１と構成上異なる点
は、ドレインが電源電位ＶＣＣ２（２．５Ｖ）に接続さ
れたＮＭＯＳトランジスタ１５を出力部のプルアップ部
に追加し、そのゲートをインバータ５の出力に接続した
ことである。
である出力回路を示す図である。図１と構成上異なる点
は、ドレインが電源電位ＶＣＣ２（２．５Ｖ）に接続さ
れたＮＭＯＳトランジスタ１５を出力部のプルアップ部
に追加し、そのゲートをインバータ５の出力に接続した
ことである。
【００３６】イネーブル信号ＥＮがＬＯＷレベルの時
は、ＰＭＯＳトランジスタ１およびＮＭＯＳトランジス
タ２、３、１５はオフになり、出力ＤＯＵＴはハイイン
ピーダンス状態になる。イネーブル信号ＥＮがＨＩＧＨ
レベルの時は、活性化状態であり、ＤがＨＩＧＨレベル
に、ＤＢがＬＯＷレベルに変化すると、ＤＢ信号は３入
力ＮＡＮＤ９およびインバータ８を経て、ＮＭＯＳトラ
ンジスタ２のゲートに達し、このＮＭＯＳトランジスタ
２を速やかにオフにする。
は、ＰＭＯＳトランジスタ１およびＮＭＯＳトランジス
タ２、３、１５はオフになり、出力ＤＯＵＴはハイイン
ピーダンス状態になる。イネーブル信号ＥＮがＨＩＧＨ
レベルの時は、活性化状態であり、ＤがＨＩＧＨレベル
に、ＤＢがＬＯＷレベルに変化すると、ＤＢ信号は３入
力ＮＡＮＤ９およびインバータ８を経て、ＮＭＯＳトラ
ンジスタ２のゲートに達し、このＮＭＯＳトランジスタ
２を速やかにオフにする。
【００３７】また、Ｄ信号はインバータ１２、２入力Ｎ
ＡＮＤ１１およびインバータ１４を経て、ＮＭＯＳトラ
ンジスタ３のゲートに達し、このＮＭＯＳトランジスタ
３を速やかにオフにする。
ＡＮＤ１１およびインバータ１４を経て、ＮＭＯＳトラ
ンジスタ３のゲートに達し、このＮＭＯＳトランジスタ
３を速やかにオフにする。
【００３８】一方、ＰＭＯＳトランジスタ１をオンにす
る信号は、ＬＯＷレベルになるＤＢ信号が遅延回路７、
３入力ＮＡＮＤ６およびインバータ５、４を経て、ＰＭ
ＯＳトランジスタ１のゲートに到達するので、ＮＭＯＳ
トランジスタ２、３がオフになった後に、ＰＭＯＳトラ
ンジスタ１がオンになる。また、ＮＭＯＳトランジスタ
１５をオンにする信号は、ＬＯＷレベルになるＤＢ信号
が遅延回路７、３入力ＮＡＮＤ６およびインバータ５を
経て、ＮＭＯＳトランジスタ１５のゲートに到達するの
で、ＮＭＯＳトランジスタ２、３がオフになった後にＮ
ＭＯＳトランジスタ１５がオンになる。従って、貫通電
流は流れずに、ＤＯＵＴはＨＩＧＨレベルになる。
る信号は、ＬＯＷレベルになるＤＢ信号が遅延回路７、
３入力ＮＡＮＤ６およびインバータ５、４を経て、ＰＭ
ＯＳトランジスタ１のゲートに到達するので、ＮＭＯＳ
トランジスタ２、３がオフになった後に、ＰＭＯＳトラ
ンジスタ１がオンになる。また、ＮＭＯＳトランジスタ
１５をオンにする信号は、ＬＯＷレベルになるＤＢ信号
が遅延回路７、３入力ＮＡＮＤ６およびインバータ５を
経て、ＮＭＯＳトランジスタ１５のゲートに到達するの
で、ＮＭＯＳトランジスタ２、３がオフになった後にＮ
ＭＯＳトランジスタ１５がオンになる。従って、貫通電
流は流れずに、ＤＯＵＴはＨＩＧＨレベルになる。
【００３９】これとは逆に、ＤがＬＯＷレベルに、ＤＢ
がＨＩＧＨレベルにそれぞれ変化した時は、Ｄ信号が３
入力ＮＡＮＤ６およびインバータ５、４を経て、ＰＭＯ
Ｓトランジスタ１のゲートに達し、このＰＭＯＳトラン
ジスタ１を速やかにオフにする。また、Ｄ信号が３入力
ＮＡＮＤ６およびインバータ５を経て、ＮＭＯＳトラン
ジスタ１５のゲートに達し、このＮＭＯＳトランジスタ
１５を速やかにオフにする。
がＨＩＧＨレベルにそれぞれ変化した時は、Ｄ信号が３
入力ＮＡＮＤ６およびインバータ５、４を経て、ＰＭＯ
Ｓトランジスタ１のゲートに達し、このＰＭＯＳトラン
ジスタ１を速やかにオフにする。また、Ｄ信号が３入力
ＮＡＮＤ６およびインバータ５を経て、ＮＭＯＳトラン
ジスタ１５のゲートに達し、このＮＭＯＳトランジスタ
１５を速やかにオフにする。
【００４０】一方、ＮＭＯＳトランジスタ２をオンにす
る信号は、ＬＯＷレベルになるＤ信号が遅延回路１０、
３入力ＮＡＮＤ９およびインバータ８を経て、ＮＭＯＳ
トランジスタ２のゲートに到達する。ＮＭＯＳトランジ
スタ３をオンにする信号は、ＬＯＷレベルになるＤ信号
が遅延回路１０と、３入力ＮＡＮＤ９、遅延回路１３、
２入力ＮＡＮＤ１１およびインバータ１４を経て、ＮＭ
ＯＳトランジスタ３のゲートに到達するので、ＮＭＯＳ
トランジスタ２より更に遅れて、ＮＭＯＳトランジスタ
３がオンになる。
る信号は、ＬＯＷレベルになるＤ信号が遅延回路１０、
３入力ＮＡＮＤ９およびインバータ８を経て、ＮＭＯＳ
トランジスタ２のゲートに到達する。ＮＭＯＳトランジ
スタ３をオンにする信号は、ＬＯＷレベルになるＤ信号
が遅延回路１０と、３入力ＮＡＮＤ９、遅延回路１３、
２入力ＮＡＮＤ１１およびインバータ１４を経て、ＮＭ
ＯＳトランジスタ３のゲートに到達するので、ＮＭＯＳ
トランジスタ２より更に遅れて、ＮＭＯＳトランジスタ
３がオンになる。
【００４１】すなわち、ＮＭＯＳトランジスタ１５およ
びＰＭＯＳトランジスタ１がオフになった後でＮＭＯＳ
トランジスタ２がオンになり、さらにしばらく遅れてＮ
ＭＯＳトランジスタ３がオンになる。従って、貫通電流
は流れず、ＤＯＵＴはＬＯＷレベルになる。
びＰＭＯＳトランジスタ１がオフになった後でＮＭＯＳ
トランジスタ２がオンになり、さらにしばらく遅れてＮ
ＭＯＳトランジスタ３がオンになる。従って、貫通電流
は流れず、ＤＯＵＴはＬＯＷレベルになる。
【００４２】この際の出力電位ＤＯＵＴの波形およびＮ
ＭＯＳトランジスタ２とＮＭＯＳトランジスタ３がオン
になるタイミングを図２に示した。図２から明らかなよ
うに、上記実施例１の場合と同様に、ＮＭＯＳトランジ
スタ２がオンになってＤＯＵＴがある程度下がった後
に、ＮＭＯＳトランジスタ３がオンになる。このように
することによって、ＤＯＵＴの低下をゆるやかにして、
ＡＣ特性の立下がり時間の仕様を満足させることができ
た。また、出力ＤＯＵＴがＬＯＷレベルの時は、ＮＭＯ
Ｓトランジスタ２およびＮＭＯＳトランジスタ３の両者
がいずれもオンの状態であり、十分に駆動力があるの
で、図３に示すＤＣ特性のＶＯＬ−ＩＯＬ特性Ａを、二
つの破線ａ、ｂ内に収めて所要仕様を満足させることが
できた。
ＭＯＳトランジスタ２とＮＭＯＳトランジスタ３がオン
になるタイミングを図２に示した。図２から明らかなよ
うに、上記実施例１の場合と同様に、ＮＭＯＳトランジ
スタ２がオンになってＤＯＵＴがある程度下がった後
に、ＮＭＯＳトランジスタ３がオンになる。このように
することによって、ＤＯＵＴの低下をゆるやかにして、
ＡＣ特性の立下がり時間の仕様を満足させることができ
た。また、出力ＤＯＵＴがＬＯＷレベルの時は、ＮＭＯ
Ｓトランジスタ２およびＮＭＯＳトランジスタ３の両者
がいずれもオンの状態であり、十分に駆動力があるの
で、図３に示すＤＣ特性のＶＯＬ−ＩＯＬ特性Ａを、二
つの破線ａ、ｂ内に収めて所要仕様を満足させることが
できた。
【００４３】また、プルアップ側に、ＮＭＯＳトランジ
スタ１５が配置されているので、ＰＭＯＳトランジスタ
１のサイズを小さくすることができ、全体として、所要
面積を小さくすることができた。
スタ１５が配置されているので、ＰＭＯＳトランジスタ
１のサイズを小さくすることができ、全体として、所要
面積を小さくすることができた。
【００４４】このＮＭＯＳトランジスタ１５は、本実施
例の場合のように、ドレイン電圧が２.５Ｖで、ゲート
に加わる電圧のＨＩＧＨレベルが３.３Ｖのような場合
に、ソース電圧、すなわちＤＯＵＴを２．５Ｖまでプル
アップできるので、小サイズで大きな駆動力が得られる
という顕著な効果が認められた。
例の場合のように、ドレイン電圧が２.５Ｖで、ゲート
に加わる電圧のＨＩＧＨレベルが３.３Ｖのような場合
に、ソース電圧、すなわちＤＯＵＴを２．５Ｖまでプル
アップできるので、小サイズで大きな駆動力が得られる
という顕著な効果が認められた。
【００４５】本実施例によれば、ＡＣ特性とＤＣ特性の
両者の仕様が満足され、スイッチング時の貫通電流がな
く、所要面積が小さい出力回路が実現された。また、出
力のＰＭＯＳトランジスタ１のソース電位とＮＭＯＳト
ランジスタ１５のドレイン電位ＶＣＣ２が低いので、出
力部における消費電力を、図５に示した従来の出力回路
にくらべて、（２．５／３．３）の２乗倍に低減でき
た。これにより安価なプラスチックパッケージを使用で
きる。さらに、出力部のＰＭＯＳトランジスタ１のソー
ス電位とＮＭＯＳトランジスタ１５のドレイン電位ＶＣ
Ｃ２が、いずれも２．５Ｖと低いので、出力ＭＯＳトラ
ンジスタが負荷容量を充放電する際におけるノイズの発
生が低減された。また、本実施例の出力回路をＳＲＡＭ
に適用した場合、メモリセルには高い電源電圧（ＶＣＣ
１；３．３Ｖ）を印加できるので、フルＣＭＯＳメモリ
セルより小さな高抵抗メモリセルが得られ、チップサイ
ズの増大を抑制できる。
両者の仕様が満足され、スイッチング時の貫通電流がな
く、所要面積が小さい出力回路が実現された。また、出
力のＰＭＯＳトランジスタ１のソース電位とＮＭＯＳト
ランジスタ１５のドレイン電位ＶＣＣ２が低いので、出
力部における消費電力を、図５に示した従来の出力回路
にくらべて、（２．５／３．３）の２乗倍に低減でき
た。これにより安価なプラスチックパッケージを使用で
きる。さらに、出力部のＰＭＯＳトランジスタ１のソー
ス電位とＮＭＯＳトランジスタ１５のドレイン電位ＶＣ
Ｃ２が、いずれも２．５Ｖと低いので、出力ＭＯＳトラ
ンジスタが負荷容量を充放電する際におけるノイズの発
生が低減された。また、本実施例の出力回路をＳＲＡＭ
に適用した場合、メモリセルには高い電源電圧（ＶＣＣ
１；３．３Ｖ）を印加できるので、フルＣＭＯＳメモリ
セルより小さな高抵抗メモリセルが得られ、チップサイ
ズの増大を抑制できる。
【００４６】
【発明の効果】上記説明から明らかなように、本発明に
よれば、出力段のＮＭＯＳトランジスタを複数のＭＯＳ
トランジスタに分割すると共に、各ＭＯＳトランジスタ
を駆動するタイミングをずらしたので、ＡＣ特性とＤＣ
特性の両方の仕様を満足できる出力回路を得ることがで
きる。
よれば、出力段のＮＭＯＳトランジスタを複数のＭＯＳ
トランジスタに分割すると共に、各ＭＯＳトランジスタ
を駆動するタイミングをずらしたので、ＡＣ特性とＤＣ
特性の両方の仕様を満足できる出力回路を得ることがで
きる。
【００４７】また、本発明によれば、出力段のオンにな
るＭＯＳトランジスタのタイミングを適切に遅らせたの
で、スイッチング時の貫通電流を防止できる、出力段の
プルアップ側にＮＭＯＳトランジスタが並列接続されて
いるので、占有面積の小さい出力回路を得ることができ
る、出力段のＭＯＳトランジスタの電源電圧が駆動回路
の電源電圧より低いので、消費電力やノイズの小さな出
力回路を得ることができ、また、フルＣＭＯＳメモリセ
ルよりサイズが小さい高抵抗メモリセルが使用でき、Ｓ
ＲＡＭのチップサイズの増大を抑制できるなど、多くの
効果が得られた。
るＭＯＳトランジスタのタイミングを適切に遅らせたの
で、スイッチング時の貫通電流を防止できる、出力段の
プルアップ側にＮＭＯＳトランジスタが並列接続されて
いるので、占有面積の小さい出力回路を得ることができ
る、出力段のＭＯＳトランジスタの電源電圧が駆動回路
の電源電圧より低いので、消費電力やノイズの小さな出
力回路を得ることができ、また、フルＣＭＯＳメモリセ
ルよりサイズが小さい高抵抗メモリセルが使用でき、Ｓ
ＲＡＭのチップサイズの増大を抑制できるなど、多くの
効果が得られた。
【図１】本発明の一実施例の出力回路を示す図、
【図２】本発明の一実施例の出力回路のＡＣ動作を説明
するための図、
するための図、
【図３】本発明の一実施例の出力回路のＤＣ特性を説明
するための図、
するための図、
【図４】本発明の他の実施例の出力回路を示す図、
【図５】従来の出力回路を示す図。
１……ＰＭＯＳトランジスタ、２、３、１５……ＮＭＯ
Ｓトランジスタ、７、１０、１３……遅延回路、６、
９、１１……ＮＡＮＤ回路、４、５、８、１２、１４…
…インバータ。
Ｓトランジスタ、７、１０、１３……遅延回路、６、
９、１１……ＮＡＮＤ回路、４、５、８、１２、１４…
…インバータ。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 小宮路 邦広 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体事業部内 (72)発明者 平石 厚 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体事業部内 (72)発明者 豊嶋 博 東京都小平市上水本町５丁目20番１号 日 立超エル・エス・アイ・エンジニアリング 株式会社内 (72)発明者 矢幡 秀治 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体事業部内
Claims (5)
- 【請求項１】出力段プルアップＰＭＯＳトランジスタ
と、当該プルアップＰＭＯＳのドレインにドレインがそ
れぞれ接続された複数の出力段プルダウンＮＭＯＳトラ
ンジスタと、上記出力段プルアップＰＭＯＳトランジス
タおよび上記出力段プルダウンＮＭＯＳトランジスタを
動作させるための前段駆動回路を少なくとも具備し、上
記複数の出力段プルダウンＮＭＯＳトランジスタのチャ
ネル幅の和は所望のＶＯＬ−ＩＯＬ特性を満足し得る大
きさを有し、第１の上記出力段プルダウンＮＭＯＳトラ
ンジスタのゲートと第２の上記出力段プルダウンＮＭＯ
Ｓトランジスタのゲートは、遅延回路を介して互いに接
続された出力回路を具備することを特徴とする半導体集
積回路装置。 - 【請求項２】半導体集積回路装置の出力回路において、
出力段のプルップＰＭＯＳトランジスタとプルダウンＮ
ＭＯＳトランジスタの他に、プルアップＮＭＯＳトラン
ジスタを具備したことを特徴とする半導体集積回路装
置。 - 【請求項３】半導体集積回路装置の出力回路において、
出力段のプルップＰＭＯＳトランジスタとプルダウンＮ
ＭＯＳトランジスタの他に、プルアップＮＭＯＳトラン
ジスタを具備し、上記プルップＰＭＯＳトランジスタと
プルアップＮＭＯＳトランジスタの電源電圧が内部回路
の電源電圧より低いことを特徴とする半導体集積回路装
置。 - 【請求項４】出力段プルアップＰＭＯＳトランジスタお
よび出力段プルダウンＮＭＯＳトランジスタがスイッチ
ングする際に、当該出力段プルアップＰＭＯＳトランジ
スタおよび出力段プルダウンＮＭＯＳトランジスタのい
ずれか一方がオフするタイミングが、他方がオンするタ
イミングより速くなるように、上記出力段プルアップＰ
ＭＯＳトランジスタ若しくは出力段プルダウンＮＭＯＳ
トランジスタをオンさせる信号の経路に遅延回路が配置
されていることを特徴とする半導体集積回路装置。 - 【請求項５】上記前段の駆動回路は、インバータ、ＮＡ
ＮＤ回路および上記遅延回路から構成されていることを
特徴とする請求項４に記載の半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8092583A JPH09284111A (ja) | 1996-04-15 | 1996-04-15 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8092583A JPH09284111A (ja) | 1996-04-15 | 1996-04-15 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09284111A true JPH09284111A (ja) | 1997-10-31 |
Family
ID=14058466
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8092583A Pending JPH09284111A (ja) | 1996-04-15 | 1996-04-15 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09284111A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6992511B2 (en) | 2002-03-04 | 2006-01-31 | Fujitsu Limited | Output buffer circuit |
| JP2009141396A (ja) * | 2007-12-03 | 2009-06-25 | Fujitsu Microelectronics Ltd | ハザード対策回路、出力回路および半導体装置 |
-
1996
- 1996-04-15 JP JP8092583A patent/JPH09284111A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6992511B2 (en) | 2002-03-04 | 2006-01-31 | Fujitsu Limited | Output buffer circuit |
| JP2009141396A (ja) * | 2007-12-03 | 2009-06-25 | Fujitsu Microelectronics Ltd | ハザード対策回路、出力回路および半導体装置 |
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